JP2011040790A - 半導体装置およびその作製方法 - Google Patents

Abstract

【課題】高い開口率を得ながら十分な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷（画素書き込み電流）を時間的に分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供する。
【解決手段】ゲート電極１０４と異なる層に走査線１０７を形成し、容量配線１１１が信号線１０９と平行になるよう配置する。各画素はそれぞれ独立した容量配線１１１に誘電体を介して接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。
【選択図】図３

Description

本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチング素子として開発が急がれている。

液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリクス型液晶表示装置が注目を集めている。

このアクティブマトリクス型液晶表示装置において、良好な品質の表示を行わせるには、ＴＦＴに接続された各画素電極に映像信号の電位を次回の書き込み時まで保持できるようにする必要がある。一般的には、画素内に保持容量（Ｃｓ）
を備えることで映像信号の電位を保持している。

上記保持容量（Ｃｓ）の構造やその形成法として様々な提案がなされているが、製造工程の簡素さ、また信頼性の観点から、画素を構成する絶縁膜のうち、最も質の高い絶縁膜であるＴＦＴのゲート絶縁膜を保持容量（Ｃｓ）の誘電体として利用することが望ましい。従来では、図９に示したように走査線を用いて上部電極となる容量配線を設け、上部電極（容量配線）／誘電体層（ゲート絶縁膜）
／下部電極（半導体膜）により保持容量（Ｃｓ）を構成することが行われていた。

また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求められている。各画素が高い開口率を持つことによりバックライトの光利用効率が向上し、所定の表示輝度を得るためのバックライト容量が抑制できる結果、表示装置の省電力化および小型化が達成できる。また、各画素が大きな保持容量を備えることにより、各画素の表示データ保持特性が向上して表示品質が向上する。加えて、表示装置を点順次駆動する場合には、各信号線の駆動回路側にも信号保持容量（サンプルホールド容量）が必要になるが各画素が大きな保持容量を備えることで、このサンプルホールド容量の占める面積を縮小でき、表示装置を小型化することができる。

こうした要求は、液晶表示装置の高精細化(画素数の増大)・小型化に伴う各表示画素ピッチの微細化を進める上で大きな課題となっている。

加えて、上述に示した従来の画素構成では高開口率と大きな保持容量の両立が難しいという問題がある。

従来の画素構成を表１のデザインルールに従い１９．２μｍ□の画素サイズで実施した従来例を図９に示す。

走査線と容量配線の２本を各々連続的に形成する関係上、配線を２本（走査線と容量配線）平行に配置していることが特徴である。図９において、１０は半導体膜、１１は走査線、１２は信号線、１３は電極、１４は容量配線である。なお、図９は、画素の上面図を簡略化したものであり、電極１３に接続する画素電極及び電極１３に達するコンタクトホールは図示していない。

こうした上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）による保持容量構成とした場合、画素の回路構成に必要な回路要素(画素ＴＦＴ, 保持容量, コンタクトホール等)は全てゲート絶縁膜関連のものとなり、これらの要素素子は各画素中にほぼ平面的に配置される。

このことから、規定の画素サイズの中で各画素の高開口率と大きな保持容量とを両方得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。このことは、回路要素が全てゲート絶縁膜関連のものであることからゲート絶縁膜の利用効率を向上することが不可欠と言い換えることができる。

こうした観点から図９の例において画素の回路構成における平面レイアウト効率を表したものが図１０である。図１０中、２１は単体画素領域、２２は画素開口領域、２３は保持容量領域、２４はＡ領域、２５はＴＦＴの一部及びコンタクト領域を示している。

図１０では画素開口領域２２の面積２１６．７μｍ² (開口率５８．８％)に対し、保持容量領域２３の面積６４．２μｍ²、ＴＦＴ部及びコンタクト領域２５の面積４２．２μｍ²、Ａ領域２４の面積３４．１μｍ²で構成されている。

このＡ領域２４はＴＦＴのゲート電極として働いている領域を相互に接続する配線部及び走査線及び容量配線を平行に配置していることに起因する走査線及び容量配線の分離領域であり、Ａ領域のゲート絶縁膜は本来の機能を与えられておらず、レイアウト効率を低下させる原因となっている。

さらに、上記構造の場合、容量配線抵抗に対する要求が厳しくなる問題がある。

通常の液晶表示装置駆動では、各走査線に接続されている複数の各画素に走査線方向で連続的に（点順次駆動の場合）、または同時に(線順次駆動の場合)映像信号の電位の書き込みが行われる。

この際、上記の画素構成では容量配線が走査線に平行に配置されている関係上、各走査線に接続されている複数の画素が共通の容量配線に接続されているため、該当する容量配線には画素書き込み電流に対応する対向電流が複数画素分、連続的にまたは同時に流れることになり、容量配線の電位変動による表示品質の低下を避けるためには容量配線抵抗を十分に下げておく必要がある。

しかし、容量配線抵抗の低抵抗化のために線幅を広げることは保持容量の占める面積を拡大する一方、画素の開口率を損なってしまっていた。

本発明は上述の問題に設計側から解決策を与えるものであり、高い開口率を得ながら十分な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供するものである。

本明細書で開示する発明の構成は、絶縁表面上に半導体膜と、前記半導体膜上に第１絶縁膜（ゲート絶縁膜）と、前記第１絶縁膜上にゲート電極及び第１配線（容量配線）と、前記ゲート電極及び前記第１配線上に第２絶縁膜と、前記第２絶縁膜上に前記ゲート電極と接続する第２配線（走査線）と、前記第２配線上に第３絶縁膜とを有した半導体装置であり、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっていることを特徴とし、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっている領域には、前記第２の絶縁膜を誘電体とする保持容量が形成される。

また、他の発明の構成は、絶縁表面上に半導体膜と、前記半導体膜上に第１絶縁膜（ゲート絶縁膜）と、前記第１絶縁膜上にゲート電極及び第１配線（容量配線）と、前記ゲート電極及び前記第１配線上に第２絶縁膜と、前記第２絶縁膜上に前記ゲート電極と接続する第２配線（走査線）と、前記第２配線上に第３絶縁膜とを有した半導体装置であり、前記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっていることを特徴とし、前記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっている領域には、前記第１の絶縁膜を誘電体とする保持容量が形成される。

また、上記構成においても前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっており、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっている領域には、前記第２の絶縁膜を誘電体とする保持容量が形成される。

また、上記各構成において、前記半導体膜のうち、前記第１絶縁膜を介して前記第１配線と重なる領域には、導電型を付与する不純物元素が添加されている。

また、上記各構成において、前記第１配線は、前記第２配線とは直交する方向に配置されていることを特徴としている。

また、上記各構成において、前記第３絶縁膜上に前記半導体膜と接する第３配線（信号線）が設けられていることを特徴とし、前記半導体膜のうち、前記第３配線と接する領域は、ソース領域またはドレイン領域である。

また、上記各構成において、前記半導体膜と電気的に接続する画素電極が設けられている。

また、上記各構成において、前記第１配線は、前記第３配線と平行な方向に配置されている。

また、上記各構成において、前記ゲート電極は、前記走査線と異なる層に形成されている。

また、上記各構成において、前記ゲート電極は、島状にパターニングされている。

また、上記構造を実現するための発明の構成は、基板上に島状の半導体膜を形成し、前記島状の半導体膜上に第１絶縁膜（ゲート絶縁膜）を形成し、島状のゲート電極及び容量配線を形成し、前記ゲート電極及び容量配線を覆う第２絶縁膜を形成し、前記第２絶縁膜に選択的なエッチングを施して、前記ゲート電極に達する第１コンタクトホールを形成し、前記第２絶縁膜上に前記ゲート電極と接する走査線を形成し、前記走査線上に第３絶縁膜を形成し、前記第３絶縁膜に選択的なエッチングを施して、前記半導体膜に達する第２コンタクトホールを形成し、前記半導体膜と電気的に接続する信号線を形成することを特徴とする半導体装置の作製方法である。

上記構成において、前記半導体膜上に第１絶縁膜を形成した後、前記走査線と重なる前記第２絶縁膜を部分的に薄くすることが好ましい。

本発明により、従来では走査線内の配線領域及び走査線・容量配線分離領域として使われていた領域(図１０中のＡ領域に相当する)を保持容量として使うことができること、また各走査線に接続されている複数の画素が各々独立した容量配線を持つ構成になることにより各画素は隣接画素と連続的、又は同時に信号書き込みが行われる場合にも隣接画素の書き込み電流の影響を受けず、さらに各容量配線は電流負荷が時間的に分散される事から実効負荷が低減、容量配線抵抗への要求が緩和される。

従って、本発明を用いた液晶表示装置によれば、高い開口率と各画素内に十分な表示信号電位保持容量を併せ持つ液晶表示素子が得られ、装置の小型化、省電力化を達成しながら良好な表示画像を得る事ができる。

アクティブマトリクス型液晶表示装置の断面構造図を示す図。 ＴＦＴ基板の回路を示す図。 画素上面図及び画素開口領域を示す図。 画素断面図を示す図。 画素上面図及び断面図を示す図。（実施例２） ＡＭ−ＬＣＤの外観を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 従来の画素上面図。 従来の画素開口領域を示す図。

本願発明の実施形態について、以下に説明する。

本発明は、開口率を向上させるとともに保持容量の増大を図るため、ゲート電極と異なる層に走査線を形成し、その走査線を上部電極として保持容量を形成することを特徴としている。

本明細書中において、ゲート電極は、島状にパターニングされており、第２絶縁膜に形成されたコンタクトホールを通じて第２絶縁膜上の走査線と接続している。

本発明において、保持容量は、下部電極を半導体膜とし、誘電体を第１絶縁膜（ゲート絶縁膜）とし、上部電極を容量配線とした構成となっている。第１絶縁膜を介して容量配線と重なる領域は、ソース領域やドレイン領域と同様にして低抵抗化することが望ましい。また、容量配線と接して重なる第１絶縁膜の一部を薄膜化して保持容量の増大を図るとよい。

また、本発明において、図１に示したようにゲート電極１０４の上層に走査線１０７を形成し、ゲート電極上に接する第２絶縁膜１０６を誘電体として容量を形成する。この容量は、下部電極を容量配線１０５とし、誘電体を第２絶縁膜１０６とし、上部電極を走査線１０７とした構成となっている。

また、本発明は従来（容量配線が走査線と平行）と異なり、図３（ａ）に示したように容量配線１０５が信号線１０９、１１１と平行になるよう配置されている。従って、駆動方式から各走査線に対応する画素には連続的に映像信号の書き込みが行われるが、この際該当する各画素はそれぞれ独立した容量配線に（容量的に）接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。

また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサイズ、膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計上の難度及び製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。

以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。

以下、本発明の実施例を投写型の点順次駆動の液晶表示装置を一例にとり図１を用いて説明する。

ＴＦＴをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素電極がマトリクス状に配置された基板（ＴＦＴ基板）と、対向電極が形成された対向基板とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ等を介して所定の間隔に制御され、表示領域の外周部にシール材を用いることで液晶層を封入している。

図１は、本実施例の液晶表示装置の概略を示す断面構造図である。図１において、１０１は基板（ＴＦＴ基板）、１０２は半導体膜、１０３はゲート絶縁膜（第１絶縁膜）、１０４はゲート電極、１０５は容量配線、１０６は第２絶縁膜、１０７は走査線、１０８は第３絶縁膜、１０９、１１１は信号線から分岐された電極及び信号線、１１０は画素電極に接続する電極である。

なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」という文言に「配線」は常に含められているものとする。

なお、本明細書中では、ＴＦＴ（スイッチング素子）を、１０２〜１１０で示した部分と定義している。また、１０９及び１１０においては、配線から分岐された電極であっても、配線であってもよい。

また、１１２はＴＦＴを覆う第４絶縁膜、１１３はＴＦＴの光劣化を防ぐ遮光膜、１１４は第５絶縁膜、１１５は、ＴＦＴと接続された画素電極、１１６は液晶層１１７を配向させる配向膜である。

また、図１においては、対向基板１２０に、対向電極１１９と、配向膜１１８とを設けたが、必要に応じて遮光膜やカラーフィルタを設けてもよい。

この基板(ＴＦＴ基板)１０１は、図２に示されるように表示領域２０１と、その周辺に形成される走査線駆動回路２０２、信号線駆動回路２０３を備えている。

走査線駆動回路２０２は、走査信号を順次転送するシフトレジスタによって主に構成されている。また、信号線駆動回路２０３は、シフトレジスタとシフトレジスタ出力に基づいて入力される映像信号をサンプリングした後、保持し信号線を駆動するサンプルホールド回路により主に構成されている。

表示領域２０１には走査線駆動回路２０２に接続され互いに平行に所定の間隔で配置された複数の走査線（ゲート配線）２０７と、信号線駆動回路２０３に接続され互いに平行に所定の間隔で配置された複数の信号線２０８とが交差して配置されており、その交差するそれぞれの位置にＴＦＴを配置するとともに、走査線と信号線とで区画される各領域に画素電極が配置されている。この構成から各画素電極はマトリクス状の配置となる。また、ＧＮＤ（接地）または固定電位に接続された複数の容量配線２０９が、信号線２０８と平行に設けられている。なお、図２においては、簡略化のため信号線、走査線、及び容量配線を数本しか図示していない。

以下、図１に示した半導体装置の作製工程を簡略に示す。なお、説明には図３（ａ）、図３（ｂ）、及び図４も用いる。

まず、基板１０１にはガラス基板の他に、石英基板、プラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。また、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成するとよい。

次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さの半導体膜をプラズマＣＶＤ法やスパッタ法等の公知の方法で形成し、所望の形状にパターニングされた半導体膜１０３を形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５０ｎｍ程度の厚さに成膜し、公知の方法により結晶化の工程を行って結晶質シリコン膜（ｐｏｌｙ−Ｓｉ）を形成した後、島状にパターニングを施した。本実施例では、結晶質シリコン膜（ｐｏｌｙ−Ｓｉ）を用いたが、半導体膜であれば特に限定されない。

なお、本明細書中において、「半導体膜」とは、単結晶半導体膜、結晶質半導体膜（ｐｏｌｙ−Ｓｉ等）、非晶質半導体膜（ａ−Ｓｉ等）、または微結晶半導体膜を指しており、さらにシリコンゲルマニウム膜などの化合物半導体膜をも含められている。

次いで、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜、又は半導体膜（Ｓｉ膜等）の熱酸化で形成される酸化膜を用いて第１絶縁膜（ゲート絶縁膜）１０３を形成する。この第１絶縁膜１０３は、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。

次いで、第１絶縁膜１０３上に導電膜を形成し、パターニングを施すことによりゲート電極１０４及び容量配線１０５を形成する。ゲート電極１０４及び容量配線１０５は、導電型を付与する不純物元素がドープされたｐｏｌｙ−ＳｉやＷＳｉ_X（Ｘ＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びその積層構造により３００ｎｍ程度の膜厚で形成される。また、ゲート電極１０４及び容量配線１０５は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。

次いで、各島状の半導体膜１０４を用いて映像信号書き込みスイッチの機能を得るＴＦＴを構成するため、半導体膜１０４に選択的にｎ型またはｐ型を付与する不純物元素（リンまたはボロン等）を公知の技術（イオンドープ法、イオン注入法等）を用いて添加して、低抵抗のソース領域及びドレイン領域と、低抵抗領域を形成する。この低抵抗領域はドレイン領域と同様に不純物元素（代表的にはリンまたはボロン）を添加して低抵抗化されている半導体膜の一部である。なお、選択的に不純物元素を添加する工程順序は特に限定されず、例えば、第１絶縁膜形成前、ゲート電極形成前、またはゲート電極形成後であればよい。加えて、ＬＤＤ領域やオフセット領域を回路に応じて形成する構成としてもよい。なお、簡略化のために、各領域の図示は行っていない。

こうして、ソース領域とドレイン領域とに挟まれたチャネル形成領域が形成される。各画素のチャネル形成領域上には第１絶縁膜１０２を介してゲート電極１０４が島状に配置される。低抵抗領域上には容量配線がそれぞれ配置されている。また、容量配線は信号線方向に各画素連続的に配置されており、表示領域外で電気的に接地、または固定電位に接続されている。また、本実施例においては、容量の増加を図るため、容量配線を形成する前に容量配線と接する第１絶縁膜１０２の一部を薄膜化した。

次いで、ゲート電極及び容量配線を覆う第２絶縁膜１０６を形成する。この第２絶縁膜１０６は、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜を用いる。また、この第２絶縁膜１０６は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。

次いで、第２絶縁膜１０６に選択的なエッチングを施して島状のゲート電極に達する第１コンタクトホールを形成する。

次いで、第２絶縁膜１０６上に導電膜を形成し、パターニングを施すことにより走査線１０７を形成する。この走査線１０７は、第２絶縁膜１０６に形成された第１コンタクトホールを通じて各島状のゲート電極と接続され、チャネル形成領域の周辺を遮光するように配置する。走査線１０７は、ＷＳｉ_X、Ｗ、Ｃｒ、Ａｌ等の遮光性を持つ導電性材料膜、又はＷＳｉ_X／ｐｏｌｙ−Ｓｉの積層膜を用いて１００ｎｍ程度の膜厚で形成する。また、走査線１０７は走査線駆動回路に接続される。

次いで、走査線を覆う第３絶縁膜１０８を形成する。この第３絶縁膜１０８は、有機絶縁物材料膜、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。

次いで、第１絶縁膜１０３、第２絶縁膜１０６、及び第３絶縁膜１０８に選択的なエッチングを施して半導体膜（ソース領域、またはドレイン領域）に達する第２コンタクトホールを形成する。

次いで、第３絶縁膜１０８上にＡｌ、Ｗ、Ｔｉ、ＴｉＮを主成分とする膜、またはそれらの積層構造を有する導電膜（膜厚：５００μｍ）を形成し、パターニングを施すことにより信号線１０９、１１１と、後に形成される画素電極と接続するための島状の電極１１０を形成する。信号線１０９は、半導体膜に達する第２コンタクトホールを通じてソース領域あるいはドレイン領域と接続する。同様に島状の電極１１０は、半導体膜に達する第２コンタクトホールを通じてソース領域あるいはドレイン領域と接続する。また、島状の電極１１０は、信号線１０９、１１１と隔離して配置される。ただし、信号線と島状の電極とがどちらもソース領域に接続されることはない。同様に、信号線と島状の電極とがどちらもドレイン領域に接続されることはない。

この段階での画素上面図が図３（ａ）に相当し、図３（ａ）中のＡ−Ａ’点線に沿って切断した概略断面構造図が図４（ａ）に相当し、図３（ａ）中のＢ−Ｂ’点線に沿って切断した概略断面構造図が図４（ｂ）に相当する。各図の同一の部位においては同じ符号を用いている。

次いで、信号線及び島状の電極を覆う第４絶縁膜１１２を形成する。この第４絶縁膜１１２は、有機絶縁物材料膜、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。

次いで、第４絶縁膜１１２上にＴｉ、Ａｌ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして遮光膜１１３を形成する。この遮光膜１１３は画素の開口部以外を遮光するように網目状に配置される。

本実施例において、遮光膜１１３は電気的にフローティングとなるが遮光膜材料に低抵抗膜を選んだ場合、表示部の外側で遮光膜を任意の電位に制御する事も可能である。

次いで、遮光膜１１３上に第５絶縁膜１１４を形成する。この第５絶縁膜１１４は、有機絶縁物材料膜で形成すれば良い。なお、第５絶縁膜１１４を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さないので、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせた積層構造としても良い。

次いで、第４絶縁膜１１２及び第５絶縁膜１１４に選択的なエッチングを行ない、島状の電極１１０に達する第３コンタクトホールを形成する。

次いで、ＩＴＯ等の透明導電体膜を形成し、パターニングを施すことにより画素電極１１５を形成する。画素電極１１５は、島状の電極１１０に達する第３コンタクトホールを通じて島状の電極１１０と接続する。各画素電極はそれぞれ独立に且つ画素開口部を覆うように配置される。

以上のような作製工程を用い、さらに従来とほぼ同じ表１のデザインルール及び画素サイズに従い、図３（ｂ）に示したように配線、半導体膜、コンタクトホール等を配置することによって、２２６．８μｍ²の画素開口領域３００の面積(開口率６１．５％)と保持容量領域３０１ａ、３０１ｂの面積８３．４μｍ²が得られた。なお、図３（ｂ）には、画素電極との第３コンタクトホール３０３の配置を示した。

ＴＦＴ部及びコンタクト領域３０２の面積は従来例ともほとんど同じであり、従来、走査線／信号線分離領域及びＴＦＴのゲート接続配線領域として無駄に使われていた面積（Ａ領域）が本構成では画素開口部と保持容量部に転換された事が分かる。

このように限られた画素領域を効率よく利用することにより高い開口率と大きな保持容量面積が両立できた。

また、本構成によれば、駆動方式から各走査線に対応する画素には連続的に映像信号の書き込みが行われるが、この際該当する各画素はそれぞれ独立した容量配線に（容量的に）接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。

また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサイズ,膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計／製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。

また、本実施例では便宜上、遮光膜を備えた構成としたが、走査線に高い遮光性を持つ材料を適用することで本来遮光するべき画素開口部以外の領域及び島状Ｓｉ膜のチャネル形成領域周辺部を走査線と信号線で完全に遮光するようレイアウトできることから、上部遮光膜を備えない構造として製造工程を簡略化することもできる。

本実施例は、上述の実施例１の構成において第１絶縁膜上に形成される走査線の形成工程と同時に各画素に島状の電極（第２電極）を走査線と分離された配置で追加形成したものである。図５（ａ）に本実施例の画素上面図を示し、図５（ａ）中のＣ―Ｃ’点線での断面図を図５（ｂ）に示した。なお、実施例１とは、第２電極の有無が異なるだけであるので同じ部位には同じ符号を使っている。

図５（ａ）及び図５（ｂ）に示すように、この第２電極５０１は第１絶縁膜に開口されたコンタクトホールを介して島状Ｓｉ膜１０２に形成されたソース領域に電気的に接続する。また、第２電極５０１が容量配線と重なるように配置されている。

こうした構成とすることで、上部電極を第２電極５０１とし、誘電体を第１絶縁膜とし、下部電極を容量配線とすることで第２の保持容量を形成でき、より映像信号保持特性を向上できる。また、表示装置の小型化を進めることもできる。

また、本実施例において形成した第２電極５０１と容量配線とが重なる領域は、平面上では第１の容量電極領域に重なっており、また島状Ｓｉへのコンタクトホール領域は画素電極線とソース領域を接続するコンタクトホール領域に平面上重なるように配置することができるため、開口率を損なうことはない。

こうした構成により本実施例では実施例１と同じ２２６．８μｍ²の画素開口部(開口率６１．５％)と第１保持容量面積８３．４μｍ²に加えて第２の保持容量面積４５．０μｍ²を得ている。

本実施例では、実施例１に示したアクティブマトリクス型液晶表示装置の構成を図６の斜視図を用いて説明する。なお、実施例１と対応する部分は、同じ符号を用いている。

図６においてアクティブマトリクス基板は、基板１０１上に形成された、画素部８０１と、走査線駆動回路８０２と、信号線駆動回路８０３とその他の信号処理回路とで構成される。画素部には画素電極１１５と接続する画素ＴＦＴ８００と第１の保持容量２００及び第２の保持容量２０１が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。

また、容量線は信号線と平行な方向に設けられ、第１の保持容量２００の上部電極、または第２の保持容量２０１の下部電極として機能している。また、容量線は接地または固定電位に接続する。

走査線駆動回路８０２と信号線駆動回路８０３からは、それぞれ走査線１０７と信号線１０９が画素部に延在し、画素ＴＦＴ８００に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）８０４が外部入力端子８０５に接続していて画像信号などを入力するのに用いる。ＦＰＣ８０４は補強樹脂によって強固に接着されている。そして接続配線８０６、８０７でそれぞれの駆動回路に接続している。また、対向基板８０８には図示していないが、遮光膜や透明電極が設けられている。

また、本実施例は実施例２と組み合わせることができる。

本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）を表示部として用いた電子機器に適用することができる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図７及び図８に示す。

図７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。

図７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。

図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の信号制御回路に適用できる。

図７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の信号制御回路に適用することができる。

図７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。

図７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。

図８（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２で構成される。本発明は投射装置やその他の信号制御回路に適用することができる。

図８（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置内部に設けられた液晶表示装置やその他の信号制御回路に適用することができる。

なお、図８（Ｃ）は、図８（Ａ）及び図８（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。

また、図８（Ｄ）は、図８（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。

Claims (20)

1. 絶縁表面上に半導体膜と、
   前記半導体膜上に第１絶縁膜と、
   前記第１絶縁膜上にゲート電極及び第１配線と、
   前記ゲート電極及び前記第１配線上に第２絶縁膜と、
   前記第２絶縁膜上に前記ゲート電極と接続する第２配線と、
   前記第２配線上に第３絶縁膜と、を有し、
   前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっていることを特徴とする半導体装置。
2. 絶縁表面上に半導体膜と、
   前記半導体膜上に第１絶縁膜と、
   前記第１絶縁膜上にゲート電極及び第１配線と、
   前記ゲート電極及び前記第１配線上に第２絶縁膜と、
   前記第２絶縁膜上に前記ゲート電極と接続する第２配線と、
   前記第２配線上に第３絶縁膜と、を有し、
   前記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっていることを特徴とする半導体装置。
3. 請求項２において、前記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっている領域には、前記第１絶縁膜を誘電体とする保持容量が形成されることを特徴とする半導体装置。
4. 請求項２または請求項３において、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっていることを特徴とする半導体装置。
5. 請求項１または請求項４において、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっている領域には、前記第２絶縁膜を誘電体とする保持容量が形成されることを特徴とする半導体装置。
6. 請求項２乃至５のいずれか一において、前記半導体膜のうち、前記第１絶縁膜を介して前記第１配線と重なる領域には、導電型を付与する不純物元素が添加されていることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、前記第１配線は、前記第２配線とは直交する方向に配置されていることを特徴とする半導体装置。
8. 請求項１乃至７のいずれか一において、前記第３絶縁膜上に前記半導体膜と接する第３配線が設けられていることを特徴とする半導体装置。
9. 請求項８において、前記半導体膜のうち、前記第３配線と接する領域は、ソース領域またはドレイン領域であることを特徴とする半導体装置。
10. 請求項１乃至９のいずれか一において、前記半導体膜と電気的に接続する画素電極が設けられていることを特徴とする半導体装置。
11. 請求項１乃至１０のいずれか一において、前記第１配線は、前記第３配線と平行な方向に配置されていることを特徴とする半導体装置。
12. 請求項１乃至１１のいずれか一において、前記第１配線は、容量配線であることを特徴とする半導体装置。
13. 請求項１乃至１２のいずれか一において、前記第２配線は、走査線であることを特徴とする半導体装置。
14. 請求項１乃至１３のいずれか一において、前記第３配線は、信号線であることを特徴とする半導体装置。
15. 請求項１乃至１４のいずれか一において、前記第１絶縁膜は、ゲート絶縁膜であることを特徴とする半導体装置。
16. 請求項１乃至１５のいずれか一において、前記ゲート電極は、前記走査線と異なる層に形成されていることを特徴とする半導体装置。
17. 請求項１乃至１６のいずれか一において、前記ゲート電極は、島状にパターニングされていることを特徴とする半導体装置。
18. 基板上に島状の半導体膜を形成し、
    前記島状の半導体膜上に第１絶縁膜を形成し、
    島状のゲート電極及び容量配線を形成し、
    前記ゲート電極及び前記容量配線を覆う第２絶縁膜を形成し、
    前記第２絶縁膜に選択的なエッチングを施して、前記ゲート電極に達する第１コンタクトホールを形成し、
    前記第２絶縁膜上に前記ゲート電極と接する走査線を形成し、
    前記走査線上に第３絶縁膜を形成し、
    前記第３絶縁膜に選択的なエッチングを施して、前記半導体膜に達する第２コンタクトホールを形成し、
    前記半導体膜と電気的に接続する信号線を形成することを特徴とする半導体装置の作製方法。
19. 請求項１８において、前記半導体膜上に前記第１絶縁膜を形成した後、前記走査線と重なる前記第２絶縁膜を部分的に薄くすることを特徴とする半導体装置の作製方法。
20. 請求項１８または請求項１９において、前記第１絶縁膜は、ゲート絶縁膜であることを特徴とする半導体装置の作製方法。

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