JP5249325B2 - 表示装置およびその駆動方法 - Google Patents

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Description

本発明は、表示装置およびその駆動方法に関し、特に電流駆動型の発光素子を用いた表示装置およびその駆動方法に関する。
従来より、表示装置には、明るく、鮮やかに、薄く、軽く、および大面積へという進歩が求められており、技術開発も着実に進められてきている。薄く、軽く、大面積へという要求を満足させるものとして、液晶ディスプレイやプラズマディスプレイが商品化されており、その開始から１０年以上が経過した今もなお進化中である。
このような環境の中、近年は電流量に応じて発光強度が制御され、応答速度が非常に速いエレクトロルミネッセンス（以下ＥＬと記す）を用いたディスプレイも商品化され、技術開発が著しく進んでいる。その中でも、有機ＥＬ素子を用いた有機ＥＬディスプレイは、視野角特性が良好で明るく、鮮やかであり、消費電力が小さいという利点を有する次世代のフラットパネルディスプレイとして注目されている。
しかし、上述したような電流駆動型の有機ＥＬディスプレイの場合、有機ＥＬ素子への電流印加につれ進行する輝度劣化が特に顕著である。この輝度劣化した有機ＥＬ素子を回復させるために、有機ＥＬ素子に逆バイアス電圧を印加するという手法がよく用いられ、特許文献１では、ＥＬ素子に逆バイアス電圧を印加するための回路構成が開示されている。
図１２は、特許文献１に記載された従来の表示装置における発光画素の回路図である。同図における表示装置５００は、発光素子５０１と、ＦＥＴ５０２、５０３、５０４および５０５と、容量素子５０６と、データ線５０７と、制御線５０８、５０９、５１０および５１１とを備える。
図示していないデータドライバ回路からデータ線５０７を介して、信号電圧が発光画素へ供給される。このとき、制御線５０８からの電圧制御によりＦＥＴ５０３がオン状態であれば、信号電圧はＦＥＴ５０２のゲートに印加され、ＦＥＴ５０２により、発光素子５０１には当該信号電圧に応じた信号電流が流れる。次に、ＦＥＴ５０３がオフ状態となっても、発光素子５０１は、容量素子５０６の両端子間に充電された電圧に応じた輝度で発光を継続する。このように、表示装置５００の基本的な表示動作は、発光素子５０１、ＦＥＴ５０２および５０３、容量素子５０６、データ線５０７および制御線５０８で実行される。
上記基本動作に加えて、発光素子５０１の輝度劣化を回復させるためには、発光素子５０１に信号電流が流れていない間に、発光素子５０１のアノードに逆バイアス電圧が印加される。例えば、制御線５０９からの電圧制御により容量素子５０６の両端子間がショートされるとＦＥＴ５０２のゲート電圧はＶｓｓとなり、ＦＥＴ５０２はオフ状態となる。この間に、制御線５１０からの電圧制御により、ＦＥＴ５０５がオン状態となる。ＦＥＴ５０５のオン状態と同時に制御線５１１を介して逆バイアス電圧が発光素子５０１のアノードに印加されることにより、発光素子５０１の輝度劣化の回復措置がとられている。
特許第３９９３１１７号公報
しかしながら、特許文献１では、発光素子５０１に逆バイアスを印加するために、発光素子５０１に流す順方向電流を切断するためのＦＥＴ５０４およびその制御線５０９、ならびに、逆バイアスを印加するためのＦＥＴ５０５とその制御線５１０および５１１が付加されている。つまり、合計２個のトランジスタと３本の制御線が発光動作のための基本画素回路に追加されている。
上述した回路構成の場合、発光素子への逆バイアス電圧印加は可能であるが、画素回路の構成要素の増加は製造歩留まりの低下を招くことになる。加えて、制御線が増加すると、データ線が複数の制御線と交差するため、それらの間での相互干渉が増大する。この相互干渉は、配線負荷の増加をもたらしてしまう結果、データ線の信号波形の劣化による表示ムラの原因となる。
上記課題に鑑み、本発明は、簡単な画素回路構成で製造歩留まりの低下がなく、表示品質を維持しつつＥＬ素子の輝度劣化の回復を実現できる表示装置およびその駆動方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の発光画素と、当該複数の発光画素の発光を決定する複数のデータ線とを有する表示装置であって、前記複数の発光画素のそれぞれは、前記複数のデータ線のうち一のデータ線を介して供給された信号電圧を信号電流に変換する第１のトランジスタと、前記第１のトランジスタによって変換された前記信号電流が流れることにより発光する発光素子と、前記データ線と前記発光素子のアノード及びカソードの一方との間に挿入され、前記データ線と前記発光素子との導通及び非導通を切り換えるスイッチ素子とを備え、前記表示装置は、前記信号電圧を前記データ線に供給するデータ駆動回路と、所定のバイアス電圧を前記データ線に供給するバイアス供給回路と、前記信号電流を前記発光素子に流さない期間内に、前記データ線と前記データ駆動回路とを非導通にし、前記データ線と前記バイアス供給回路とを導通にし、かつ、前記スイッチ素子をオンにすることにより、前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加する制御手段とを備えることを特徴とする。
これにより、素子発光のための信号電圧と素子劣化回復のためのバイアス電圧とを同じデータ線を用いて発光画素へ供給できるので、発光素子へのバイアス印加に伴う制御線の本数増加が抑制される。よって、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので、輝度劣化の回復が可能となる。
また、前記表示装置は、さらに、前記複数の発光画素への信号電圧の書き込みを制御する複数の書き込み制御線と、前記複数の発光画素への所定のバイアス電圧の印加を制御する複数のバイアス制御線とを備え、前記発光画素のそれぞれは、さらに、ゲートが前記複数の書き込み制御線のうち第１の書き込み制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記第１のトランジスタのゲートに接続され、前記データ線と前記第１のトランジスタのゲートとの導通及び非導通を切り換える第２のトランジスタと、一方の端子が前記第１のトランジスタのゲート端子に接続され、他方の端子が一行前段の発光画素への信号電圧の書き込みを制御する第２の書き込み制御線に接続された容量素子とを備え、前記第１のトランジスタは、ソース及びドレインの他方が、第１の電源端子に接続され、ソース及びドレインの一方が、前記発光素子のアノード及びカソードの一方に接続され、前記発光素子は、アノード及びカソードの他方が、第２の電源端子に接続され、前記スイッチ素子は、ゲートが前記複数のバイアス制御線のうち第１のバイアス制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記発光素子のアノード及びカソードの一方に接続され、前記データ線と前記発光素子との導通及び非導通を切り換える第３のトランジスタであり、前記制御手段は、前記第２の書き込み制御線を電圧変化させることで前記第１のトランジスタをオフ状態とし前記信号電流を前記発光素子に流さない期間に、前記第１のバイアス制御線を電圧変化させることで前記スイッチ素子をオン状態とし前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加してもよい。
これにより、駆動トランジスタである第１のトランジスタのオンオフ状態を制御する容量素子の電圧レベルが、基本回路構成要素である前段の発光画素の書き込み制御線により制御されるので、当該容量素子の電圧レベルを制御するためのスイッチングトランジスタや専用の制御線を設ける必要がない。よって、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので、発光素子の輝度劣化の回復が可能となる。
また、前記表示装置は、さらに、前記複数の発光画素への前記信号電圧の書き込みを制御する複数の書き込み制御線と、前記複数の発光画素への前記所定のバイアス電圧の印加を制御する複数のバイアス制御線と、前記発光素子の発光を制御する複数の発光制御線とを備え、前記発光画素のそれぞれは、さらに、ゲートが前記複数の書き込み制御線のうち第１の書き込み制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記第１のトランジスタのゲートに接続され、前記データ線と前記第１のトランジスタのゲートとの導通及び非導通を切り換える第２のトランジスタと、一方の端子が前記第１のトランジスタのゲート端子に接続され、他方の端子が前記複数の発光制御線のうち第１の発光制御線に接続された容量素子とを備え、前記第１のトランジスタは、ソース及びドレインの他方が、第１の電源端子に接続され、ソース及びドレインの一方が、前記発光素子のアノード及びカソードの一方に接続され、前記発光素子は、アノード及びカソードの他方が、第２の電源端子に接続され、前記スイッチ素子は、ゲートが前記複数のバイアス制御線のうち第１のバイアス制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記発光素子のアノード及びカソードの一方に接続され、前記データ線と前記発光素子との導通及び非導通を切り換える第３のトランジスタであり、前記制御手段は、前記第１の発光制御線を電圧変化させることで前記第１のトランジスタをオフ状態とし前記信号電流を前記発光素子に流さない期間に、前記第１のバイアス制御線を電圧変化させることで前記スイッチ素子をオン状態とし前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加してもよい。
これにより、駆動トランジスタのオンオフ状態を制御する容量素子の電圧レベルが第１の発光制御線により制御されるので、当該容量素子の電圧レベルを制御するためのスイッチングトランジスタを設ける必要がない。よって、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので、発光素子の輝度劣化の回復が可能となる。また、第１の発光制御線は、発光素子の輝度回復のために専用に付加されているので、その制御電圧レベルは第１のトランジスタをオンオフするための２値でよいので、制御線の駆動回路の簡素化が図られる。
また、前記表示装置は、さらに、前記複数の発光画素への前記信号電圧の書き込みを制御する複数の書き込み制御線と、前記複数の発光画素への前記所定のバイアス電圧の印加を制御する複数のバイアス制御線とを備え、前記発光画素のそれぞれは、さらに、ゲートが前記複数の書き込み制御線のうち第１の書き込み制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記第１のトランジスタのゲートに接続され、前記データ線と前記第１のトランジスタのゲートとの導通及び非導通を切り換える第２のトランジスタと、一方の端子が前記第１のトランジスタのゲート端子に接続され、他方の端子が前記第１のトランジスタのソース及びドレインの他方に接続された容量素子とを備え、前記第１のトランジスタは、ソース及びドレインの他方が、第１の電源端子に接続され、ソース及びドレインの一方が、前記発光素子のアノード及びカソードの一方に接続され、前記発光素子は、アノード及びカソードの他方が、第２の電源端子に接続され、前記スイッチ素子は、ゲートが前記複数のバイアス制御線のうち第１のバイアス制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記発光素子のアノード及びカソードの一方に接続され、前記データ線と前記発光素子との導通及び非導通を切り換える第３のトランジスタであり、前記所定のバイアス電圧は、前記第１のトランジスタのゲートに印加された場合に前記第１のトランジスタがオフ状態となる電圧であり、前記制御手段は、前記データ線と前記データ駆動回路とを非導通にし、前記データ線と前記バイアス供給回路とを導通させると同時に、前記第１の書き込み制御線を電圧変化させることで前記第２のトランジスタをオン状態とし前記第１のトランジスタをオフ状態とすることにより実現された、前記信号電流を前記発光素子に流さない期間と同期して、前記第１のバイアス制御線を電圧変化させることで前記第３のトランジスタをオン状態とすることにより、前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加してもよい。
これにより、発光素子に印加するバイアス電圧が第１のトランジスタをオフにするゲート電圧値となるよう電圧調整されているので、容量素子の電圧変化により第１のトランジスタをオフ状態とする必要がない。つまり、発光素子にバイアス電圧が印加されている時には、同時に第１のトランジスタのゲートにも当該逆バイアス電圧が印加されている。よって、容量素子の電圧レベルを変化させるための制御線を設ける必要がないので、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので発光素子の輝度劣化の回復が可能となる。
また、前記所定のバイアス電圧は、前記発光素子に逆バイアスをかける電圧であってもよい。
これにより、経時変化により劣化した発光素子の輝度を回復させることが可能となる。
また、前記所定のバイアス電圧は、前記発光素子に０ボルトバイアスをかける電圧であってもよい。
これにより、発光素子のアノードとカソードとが同電位となり、発光素子が電気的にショートされるので、経時変化により劣化した発光素子の輝度を回復させることが可能となる。
また、前記所定のバイアス電圧を前記発光素子のアノード及びカソードの一方に印加する期間は、前記複数の書き込み制御線のうちの１本が信号電圧を書き込む制御をする期間と交互に設定されてもよい。
これにより、信号電圧を書き込む期間とバイアス電圧を印加する期間との比率を任意に設定することができるので、表示仕様に応じた輝度回復措置の最適化が可能となる。
また、前記所定のバイアス電圧を前記発光素子のアノード及びカソードの一方に印加する期間は、前記複数の書き込み制御線の全線が信号電圧を書き込む制御をする期間と交互に設定されてもよい。
これにより、信号電圧が書き込まれないブランキング期間にまとめてバイアス電圧が印加されるので、当該信号電圧が書き込まれる期間を長く設定することが可能となる。また、バイアス電圧印加と信号電圧書き込みの動作周波数を低くすることができるので、発光素子におけるバイアス電圧の充放電特性の影響を小さくすることが可能となる。
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
本発明の表示装置およびその駆動方法によれば、発光動作のための基本回路構成要素を、発光素子へのバイアス電圧印加動作に必要な付加回路構成要素として一部共用しているので、簡単な画素回路構成で製造歩留まりの低下がなく所定のバイアス電圧を発光素子に与えることができる。よって、表示品質を維持しつつＥＬ素子の輝度劣化を回復することができる。
図１は、本発明の実施の形態１に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。 図２は、本発明の実施の形態１に係る表示装置の動作タイミングチャートである。 図３（ａ）〜（ｄ）は、本発明の実施の形態１に係る表示装置の状態遷移図である。 図４は、本発明の実施の形態１に係る表示装置の駆動タイミングの変形例を示す動作タイミングチャートである。 図５は、本発明の実施の形態２に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。 図６は、本発明の実施の形態２に係る表示装置の動作タイミングチャートである。 図７は、本発明の実施の形態３に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。 図８は、本発明の実施の形態３に係る表示装置の動作タイミングチャートである。 図９は、本発明の実施の形態４に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。 図１０は、本発明の実施の形態４に係る表示装置の動作タイミングチャートである。 図１１は、本発明の表示装置を内蔵した薄型フラットＴＶの外観図である。 図１２は、特許文献１に記載された従来の表示装置における発光画素の回路図である。
（実施の形態１）
本実施の形態における表示装置は、複数の発光画素と、複数のデータ線と、信号電圧を複数のデータ線に供給するデータ駆動回路と、所定のバイアス電圧を複数のデータ線に供給するバイアス供給回路とを備え、複数の発光画素のそれぞれは、データ線から供給された信号電圧を信号電流に変換する第１のトランジスタと、信号電流が流れることにより発光する発光素子と、データ線と発光素子との導通及び非導通を切り換える第３のトランジスタと、一方の端子が第１のトランジスタのゲート端子に接続され、他方の端子が一行前段の発光画素へデータ書き込みを許可する書き込み制御線に接続された容量素子とを備え、信号電流を発光素子に流さない期間に、データ線とデータ駆動回路との接続を非導通にし、データ線とバイアス供給回路とを導通にし、かつ、第３のトランジスタをオンにすることにより、発光素子のアノード及びカソードの一方に所定のバイアス電圧を印加する。
これにより、発光素子へのバイアス印加に伴う制御線の本数増加が抑制され、容量素子の電圧レベルを制御するためのスイッチングトランジスタや専用の制御線を設ける必要がないので、製造歩留まりを低下させることなく輝度劣化の回復が可能となる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態１に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。同図における表示装置１は、発光画素１０と、データ線１１と、ゲート線１２および１７と、制御線１３と、データ線ドライバ１４と、ゲート線ドライバ１５と、制御線ドライバ１６と、タイミングコントローラ１８とを備える。
発光画素１０は、マトリクス状に配置された複数の発光画素のうち、ｎ行ｍ列に配置された発光画素であり、データ線１１を介して供給された信号電圧により発光する機能を有し、発光素子１０１と、駆動トランジスタ１０２と、スイッチングトランジスタ１０３および１０７と、電源１０４および１０５と、容量素子１０６とを備える。
データ線１１は、データ線ドライバ１４に接続され、発光画素１０を含み左からｍ列目の発光画素列の各発光画素へ、発光強度を決定する信号電圧を供給する機能を有する。
また、表示装置１は、データ線１１を含む画素列数分のデータ線を備える。
ゲート線１２は、第１の書き込み制御線であり、ゲート線ドライバ１５に接続され、発光画素１０を含み上からｎ行目の発光画素行の各発光画素へ、上記信号電圧を書き込むタイミングを供給する機能を有する。
制御線１３は、バイアス制御線であり、制御線ドライバ１６に接続され、水平方向に配列された発光画素１０を含み上からｎ行目の発光画素行の各発光画素へ、所定のバイアス電圧を書き込むタイミングを供給する機能を有する。
また、表示装置１は、制御線１３を含む画素行数分の制御線を備える。
データ線ドライバ１４は、データ線１１を含む全データ線に接続され、当該全データ線を駆動する機能を有する。また、データ線ドライバ１４は、データ駆動回路１４１と、バイアス供給回路１４２とを備え、タイミングコントローラ１８により、データ線１１とデータ駆動回路１４１との接続、または、データ線１１とバイアス供給回路１４２との接続が選択される。
データ駆動回路１４１は、各発光画素を発光させる信号電圧を各データ線に供給する機能を有する。本実施の形態の場合、データ線を介して各発光画素へ供給される信号電圧レベルは、例えば、２〜８Ｖである。
また、バイアス供給回路１４２は、各発光画素の有する発光素子に逆バイアスを与える機能を有する。本実施の形態の場合、データ線を介して各発光素子へ供給されるバイアス電圧レベルは、例えば、−３〜−５Ｖである。
なお、データ駆動回路１４１およびバイアス供給回路１４２は、データ線ドライバ１４の構成要素として配置されている必要はなく、複数の画素領域の上部および下部に、それぞれ分離された構成要素として配置されていてもよい。
ゲート線ドライバ１５は、ゲート線１２および１７を含む全ゲート線に接続され、当該全ゲート線を駆動する機能を有する。本実施の形態の場合、ゲート線ドライバ１５から出力される電圧レベルは、例えば、−１５Ｖ〜１２Ｖである。
制御線ドライバ１６は、制御線１３含む全制御線に接続され、当該全制御線を駆動する機能を有する。本実施の形態の場合、制御線ドライバ１６から出力される電圧レベルは、例えば、−５Ｖ〜１２Ｖである。
ゲート線１７は、第２の書き込み制御線であり、ゲート線ドライバ１５に接続され、発光画素１０への信号電圧書き込みの直前に信号電圧書き込みがなされる１行前段の発光画素へ信号電圧を書き込むタイミングを供給する機能を有する。また、ゲート線１７は、発光画素１０の有する駆動トランジスタ１０２のオンオフを決定するゲート電圧を制御する機能を有する。この機能については、後述する。
また、表示装置１は、ゲート線１２および１７を含む画素行数分の制御線を備える。
タイミングコントローラ１８は、データ線ドライバ１４、ゲート線ドライバ１５および制御線ドライバ１６に駆動タイミングを供給する機能を有する。
次に、発光画素１０の回路構成要素について説明する。
発光素子１０１は、アノードが駆動トランジスタ１０２のソースおよびドレインの一方に接続され、カソードが電源１０５に接続されたＥＬ（エレクトロルミネッセンス）素子である。発光素子１０１は、駆動トランジスタ１０２によって変換された信号電流が流れることにより発光する機能を有する。発光素子１０１は、例えば、有機ＥＬ素子である。
駆動トランジスタ１０２は、第１のトランジスタであり、ゲートがスイッチングトランジスタ１０３を介してデータ線１１に接続され、ソースおよびドレインの他方が電源１０４に接続されている。駆動トランジスタ１０２は、データ線１１から供給された信号電圧を、その大きさに応じた信号電流に変換する機能を有する。駆動トランジスタ１０２は、例えば、ｎチャネルのＦＥＴである。
スイッチングトランジスタ１０３は、第２のトランジスタであり、ゲートがゲート線１２に接続され、ソース及びドレインの一方がデータ線１１に接続され、ソース及びドレインの他方が駆動トランジスタ１０２のゲートに接続されている。スイッチングトランジスタ１０３は、データ線１１と駆動トランジスタ１０２のゲートとの導通及び非導通を切り換える。つまり、スイッチングトランジスタ１０３は、発光画素１０に対しデータ線１１の信号電圧値を、ゲート線１２がハイレベルの期間供給する機能を有する。スイッチングトランジスタ１０３は、例えば、ｎチャネルのＦＥＴである。
電源１０４は、駆動トランジスタ１０２の定電圧源であり、例えば、１０Ｖに設定されている。
電源１０５は、発光素子１０１の定電圧源であり、例えば、アースされている。本実施の形態の場合、電源１０４の電位は、電源１０５の電位よりも高く設定されている。
容量素子１０６は、一端が駆動トランジスタ１０２のゲートに接続され、他端がゲート線１７に接続され、スイッチングトランジスタ１０３を介して供給された信号電圧レベルを蓄積する機能を有する。なお、前述したように、容量素子１０６の電圧レベルの変化による駆動トランジスタ１０２のオンオフ制御については、後述する。
スイッチングトランジスタ１０７は、ゲートが制御線１３に接続され、ソースおよびドレインの一方がデータ線１１に接続され、ソースおよびドレインの他方が発光素子１０１のアノードに接続されている。スイッチングトランジスタ１０７は、データ線１１と発光素子１０１のアノードとの導通及び非導通を切り換える。つまり、スイッチングトランジスタ１０７は、発光素子１０１に対しデータ線１１の所定のバイアス電圧値を、制御線１３がハイレベルの期間に供給する機能を有する。スイッチングトランジスタ１０７は、例えば、ｎチャネルのＦＥＴである。
次に、本実施の形態に係る表示装置１の駆動方法について図２および図３を用いて説明する。
図２は、本発明の実施の形態１に係る表示装置の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ゲート線１７、ゲート線１２、制御線１３、データ線１１および発光素子１０１のアノードに発生する電圧の波形図が示されている。
また、図３（ａ）〜（ｄ）は、本発明の実施の形態１に係る表示装置の状態遷移図である。
まず、時刻ｔ０において、ゲート線１２の電圧レベルをＶｇｏｆｆ２からＶｇｏｎに変化させ、スイッチングトランジスタ１０３をオン状態とする。なお、本実施の形態において、例えば、Ｖｇｏｎは１２Ｖ、Ｖｇｏｆｆ２は−１５Ｖに設定されている。
ｔ０〜ｔ１の期間、スイッチングトランジスタ１０３はオン状態を維持し、この期間に容量素子１０６に対してデータ線１１に供給されている信号電圧を書き込む。図３（ａ）は、このｔ０〜ｔ１の期間での表示装置１の状態である。容量素子１０６に書き込まれた信号電圧値と電源１０４との電位差により、駆動トランジスタ１０２を流れる電流量が決定し、その電流量に対応する明るさで発光素子１０１が発光する。このとき、発光素子１０１のアノードＡの電位は、信号電圧に対応する信号電流を流したときの発光素子１０１の順方向電圧分だけ、電源１０５の電位よりも高い電位Ｖａｎｄ１となる。
次に、時刻ｔ１において、ゲート線１２の電圧レベルをＶｇｏｆｆ１に変化させ、スイッチングトランジスタ１０３をオフ状態とする。なお、本実施の形態において、例えば、Ｖｇｏｆｆ１は−５Ｖに設定されている。
ｔ１〜ｔ２の期間において、容量素子１０６に書き込まれた信号電圧と電源１０４との電位差により決定する信号電流で発光素子１０１は発光を継続する。図３（ｂ）は、このｔ１〜ｔ２の期間での表示装置１の状態である。発光素子１０１のアノードＡの電位はＶａｎｄ１を維持している。
次に、時刻ｔ２において、ゲート線１７の電圧レベルをＶｇｏｆｆ２に変化させることにより、駆動トランジスタ１０２のゲート電圧が容量結合により負側に変化し、駆動トランジスタ１０２をオフ状態とする。同時に、制御線１３の電圧レベルをＶｃｔｌｏｎに変化させ、スイッチングトランジスタ１０７をオン状態とするので、発光素子１０１のアノードにデータ線１１の電圧が書き込まれる。また、時刻ｔ２には、データ線ドライバ１４において、データ駆動回路１４１とデータ線１１との接続をオフとしバイアス供給回路１４２とデータ線１１との接続をオンとすることにより、発光素子１０１のアノードの電位は、所定のバイアス電圧へと変化する。なお、本実施の形態において、例えば、Ｖｃｔｌｏｎは１２Ｖに設定されている。
ｔ２〜ｔ３の期間において、発光素子１０１のアノードの電位は所定のバイアス電圧Ｖｂｉａｓへと到達する。図３（ｃ）は、このｔ２〜ｔ３の期間での表示装置１の状態である。このＶｂｉａｓを電源１０５よりも低い電圧に設定することでｔ２〜ｔ３の期間に、発光素子１０１に逆バイアスを印加することができ、発光素子１０１の輝度劣化が回復される。なお、本実施の形態において、例えば、Ｖｂｉａｓは−３〜−５Ｖに設定されている。
次に、時刻ｔ３において、制御線１３の電圧レベルをＶｃｔｌｏｆｆに変化させ、スイッチングトランジスタ１０７をオフ状態とする。同時に、データ線ドライバ１４において、バイアス供給回路１４２とデータ線１１との接続をオフとし、データ駆動回路１４１とデータ線１１との接続をオンとすることにより、データ線１１は発光強度を決定する信号電圧レベルに切り替わる。このとき、ゲート線１７の電位レベルはＶｇｏｆｆ２を維持しているので駆動トランジスタ１０２はオフ状態のままとなり、発光素子１０１のアノードの電位は固定されない。なお、本実施の形態において、例えば、Ｖｃｔｌｏｆｆは−５Ｖに設定されている。図３（ｄ）は、このｔ３〜ｔ４の期間での表示装置１の状態である。
ｔ２〜ｔ４の期間は、ゲート線１２に接続される画素群を１行とした場合に、データ線に供給する信号電圧を１行ずつ切り替える時間に相当し、ｔ２〜ｔ３の期間は、ある１行の信号電圧を書き換える期間のうちの一部の時間に相当する。ｔ２からｔ４の期間が、表示装置の発光画素の行数分繰り返されることにより、表示装置１全面の画素内容が書き換わることになる。
なお、ｔ２からｔ４の期間において、ｔ２〜ｔ３の期間とｔ３〜ｔ４の期間との比率を調整することが可能である。つまり、ゲート線１７を用いて駆動トランジスタ１０２をオフ状態にし、スイッチングトランジスタ１０７を用いて発光素子１０１にバイアス電圧を印加する期間を、１フレーム期間中の任意の長さに設定することが可能となる。これにより、表示装置の表示仕様に応じた輝度回復措置の最適化が可能となる。
次に、ｔ４〜ｔ５の期間において、ｔ２〜ｔ４の期間が繰り返され、駆動トランジスタ１０２およびスイッチングトランジスタ１０３はオフ状態となり、スイッチングトランジスタ１０７が周期的にオン状態になり所定のバイアス電圧Ｖｂｉａｓを発光素子１０１のアノードに印加して逆バイアスをかけ続ける。
次に、時刻ｔ５において、ゲート線１７の電圧レベルをＶｇｏｎに変化させることにより、容量素子１０６の容量結合により駆動トランジスタ１０２のゲート電圧が上がり、発光素子１０１には再び容量素子１０６と電源１０４の電位差で決まる電流が流れる。
最後に時刻ｔ６にはゲート線１２の電圧レベルをＶｇｏｎに変化させ、スイッチングトランジスタ１０３をオン状態とするため、容量素子１０６には新たな信号電圧が書き込まれ、発光素子１０１は新たな強度で発光を始める。
ｔ０〜ｔ６の期間は、表示装置１の全発光画素の発光強度が書き換えられる１フレーム期間に相当し、以降、ｔ０〜ｔ６の期間の動作が繰り返される。
以上のように、本実施の形態によれば、表示装置１は、基本画素回路にスイッチングトランジスタ１０７を、また、画素行毎に当該スイッチングトランジスタ１０７をオンオフする制御線１３を付加した簡単な構成となる。また、表示装置１は制御線ドライバ１６を具備し、データ線は、画像データの書込みと発光素子へのバイアス電圧書込みの２種類の書込みに時分割で使用される。これらの構成により、素子発光のための信号電圧と素子劣化回復のためのバイアス電圧とを同じデータ線を用いて発光画素へ供給でき、また、容量素子１０６の電圧レベルを前段の画素のゲート線で制御できるので、発光素子へのバイアス印加に伴う制御線やスイッチングトランジスタの増加が抑制される。よって、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので、輝度劣化の回復が可能となる。
なお、所定のバイアス電圧Ｖｂｉａｓは、画像データの電圧値とは別に任意の電圧値に設定することができ、本実施の形態で述べたように発光素子１０１に逆バイアスをかける電圧でもよく、あるいは、発光素子１０１のカソードと同じ電圧値にして発光素子１０１に０ボルトのバイアス電圧を印加してもよく、いずれも輝度劣化の回復効果が得られる。
図４は、本発明の実施の形態１に係る表示装置の駆動タイミングの変形例を示す動作タイミングチャートである。
まず、時刻ｔ０において、ゲート線１２の電圧レベルをＶｇｏｎに変化させ、スイッチングトランジスタ１０３をオン状態とする。
ｔ０からｔ１の期間、スイッチングトランジスタ１０３はオン状態を維持し、この期間に容量素子１０６に対してデータ線１１に供給されている信号電圧を書き込む。図３（ａ）は、このｔ０〜ｔ１の期間での表示装置１の状態である。容量素子１０６に書き込まれた信号電圧値と電源１０４の電位差との電位差により、駆動トランジスタ１０２を流れる電流量が決定し、その電流量に対応する明るさで発光素子１０１が発光する。このとき、発光素子１０１のアノードＡの電位は、信号電圧に対応する信号電流を流したときの発光素子１０１の順方向電圧分だけ、電源１０５の電位よりも高いＶａｎｄ１となる。
次に、時刻ｔ１において、ゲート線１２の電圧レベルをＶｇｏｆｆ１に変化させ、スイッチングトランジスタ１０３をオフ状態とする。
ｔ１〜ｔ２の期間において、容量素子１０６に書き込まれた信号電圧と電源１０４との電位差により決定する信号電流で発光素子１０１は発光を継続する。図３（ｂ）は、このｔ１〜ｔ２の期間での表示装置１の状態である。発光素子１０１のアノードＡの電位はＶａｎｄ１を維持している。
次に、時刻ｔ２において、ゲート線１７の電圧レベルをＶｇｏｆｆ１からＶｇｏｆｆ２に変化させることにより、駆動トランジスタ１０２のゲート電圧が容量結合により負側に変化し、駆動トランジスタ１０２をオフ状態とする。同時に、制御線１３の電圧レベルをＶｃｔｌｏｎに変化させ、スイッチングトランジスタ１０７をオン状態とするので、発光素子１０１のアノードにデータ線１１の電圧が書き込まれる。また、時刻ｔ２には、データ線ドライバ１４において、データ駆動回路１４１とデータ線１１との接続をオフとしバイアス供給回路１４２とデータ線１１との接続をオンとすることにより、発光素子１０１のアノードの電位は、所定のバイアス電圧へと変化する。
次に、時刻ｔ３になると、制御線１３の電圧レベルをＶｃｔｌｏｆｆに変化させることにより、スイッチングトランジスタ１０７をオフ状態とし、データ線１１は発光強度を決定する信号電圧レベルに切り替わる。同時に、ゲート線１７の電圧レベルをＶｇｏｆｆ１に変化させることにより、容量素子１０６の容量結合のために駆動トランジスタ１０２のゲート電圧がｔ１〜ｔ２の期間における電圧と同じ電圧に戻り、発光素子には時刻ｔ０で書き込まれた信号電流が再び流れる。
次に、時刻ｔ４になると、ゲート線１２の電圧レベルをＶｇｏｎに変化させ、スイッチングトランジスタ１０３をオン状態とし、容量素子１０６に新たな信号電圧を書き込む。
上述した駆動タイミングの変形例では、データ線１１の時分割による発光素子１０１への逆バイアス印加期間は、発光強度を書き込まないブランキング期間であるので、本期間を自由に設定することは困難であるが、逆に、発光強度を書き込む表示期間を長く確保することが可能となる。
以上のように、本実施の形態に係る表示装置の駆動方法によれば、発光素子１０１へのバイアス電圧印加の期間は、発光のための信号電圧が各データ線を介して１行分書き込まれる期間と交互に設定されてもよいし、また、１フレーム中に設けられたブランキング期間内に設定されてもよい。いずれの駆動タイミングを選択するかは、表示装置の表示仕様や発光素子の劣化特性に応じて決定され得る。
（実施の形態２）
図５は、本発明の実施の形態２に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。同図における表示装置２は、発光画素１０と、データ線１１と、ゲート線１２と、制御線１３と、データ線ドライバ１４と、ゲート線ドライバ１５と、制御線ドライバ１６と、発光制御線ドライバ２０と、タイミングコントローラ２１とを備える。同図における表示装置２は、実施の形態１における表示装置１と比較して、発光画素１０の構成要素である容量素子１０６が、前段の発光画素に接続されたゲート線に接続されず、専用の発光制御線に接続されている点、また、当該発光制御線を駆動する発光制御線ドライバが設けられている点が回路構成として異なる。また、この回路構成の相違点に伴い、各ドライバを制御するタイミングコントローラの接続および駆動タイミングが異なる。実施の形態１と同じ点は説明を省略し、以下、異なる点のみ説明する。
発光制御線１９は、上からｎ行目の発光画素行の各発光画素および発光制御線ドライバ２０に接続され、発光画素１０の有する駆動トランジスタ１０２のゲートに接続された容量素子１０６の電圧レベルを制御する機能のみを有する。
発光制御線ドライバ２０は、発光制御線１９を含む全発光制御線に接続され、当該全発光制御線を駆動する機能を有する。
タイミングコントローラ２１は、データ線ドライバ１４、ゲート線ドライバ１５、制御線ドライバ１６および発光制御線ドライバ２０に駆動タイミングを供給する機能を有する。
容量素子１０６は、一端が駆動トランジスタ１０２のゲートに接続され、他端が発光制御線１９に接続され、スイッチングトランジスタ１０３を介して供給された信号電圧レベルを蓄積する機能を有する。なお、容量素子１０６の電圧レベルの変化による駆動トランジスタ１０２のオンオフ制御については、後述する。
次に、本実施の形態に係る表示装置２の駆動方法について図６を用いて説明する。
図６は、本発明の実施の形態２に係る表示装置の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、発光制御線１９、ゲート線１２、制御線１３、データ線１１および発光素子１０１のアノードに発生する電圧の波形図が示されている。
まず、時刻ｔ０において、ゲート線１２の電圧レベルをＶｇｏｆｆからＶｇｏｎに変化させ、スイッチングトランジスタ１０３をオン状態とする。同時に、発光制御線１９の電圧レベルをＶｃｏｍｏｆｆからＶｃｏｍｏｎに変化させる。
ｔ０からｔ１の期間、スイッチングトランジスタ１０３はオン状態を維持し、この期間に容量素子１０６に対してデータ線１１に供給されている信号電圧を書き込む。容量素子１０６に書き込まれた信号電圧値と電源１０４との電位差により、駆動トランジスタ１０２を流れる電流量が決定し、その電流量に対応する明るさで発光素子１０１が発光する。このとき、発光素子１０１のアノードＡの電位は、信号電圧に対応する信号電流を流したときの発光素子１０１の順方向電圧分だけ、電源１０５の電位よりも高い電位Ｖａｎｄ１となる。
次に、時刻ｔ１において、ゲート線１２の電圧レベルをＶｇｏｆｆに変化させ、スイッチングトランジスタ１０３をオフ状態とする。
ｔ１〜ｔ２の期間において、ゲート線１２の電圧レベルがＶｇｏｆｆとなっても、容量素子１０６に書き込まれた信号電圧と電源１０４との電位差により決定する信号電流で発光素子１０１は発光を継続する。
次に、時刻ｔ２において、発光制御線１９の電圧レベルをＶｃｏｍｏｎからＶｃｏｍｏｆｆへ変化させることにより、駆動トランジスタ１０２のゲート電圧が容量結合により負側に変化し、駆動トランジスタ１０２をオフ状態となる。同時に、制御線１３の電圧レベルをＶｃｔｌｏｎに変化させ、スイッチングトランジスタ１０７をオン状態とするので、発光素子１０１のアノードにデータ線１１の電圧が書き込まれる。また、時刻ｔ２には、データ線ドライバ１４において、データ駆動回路１４１とデータ線１１との接続をオフとしバイアス供給回路１４２とデータ線１１との接続をオンとすることにより、発光素子１０１のアノードの電位は、所定のバイアス電圧へと変化する。
ｔ２〜ｔ３の期間において、発光素子１０１のアノードの電位は所定のバイアス電圧Ｖｂｉａｓへと到達する。このＶｂｉａｓを電源１０５よりも低い電圧に設定することでｔ２〜ｔ３の期間に、発光素子１０１に逆バイアスを印加することができ、発光素子１０１の輝度劣化が回復される。
次に、時刻ｔ３において、制御線１３の電圧レベルをＶｃｔｌｏｆｆに変化させ、スイッチングトランジスタ１０７をオフ状態とする。同時に、データ線ドライバ１４において、バイアス供給回路１４２とデータ線１１との接続をオフとし、データ駆動回路１４１とデータ線１１との接続をオンとすることにより、データ線１１は発光強度を決定する信号電圧レベルに切り替わる。このとき、発光制御線１９の電圧レベルはＶｃｏｍｏｆｆを維持しているので駆動トランジスタ１０２はオフ状態のままとなり、発光素子１０１のアノードの電位は固定されない。
ｔ２〜ｔ４の期間は、ゲート線１２に接続される画素群を１行とした場合に、データ線に供給する信号電圧を１行ずつ切り替える時間に相当し、ｔ２〜ｔ３の期間は、ある１行の信号電圧を書き換える期間のうちの一部の時間に相当する。ｔ２からｔ４の期間が、表示装置の発光画素の行数分繰り返されることにより、表示装置１全面の画素内容が書き換わることになる。
なお、ｔ２からｔ４の期間において、ｔ２〜ｔ３の期間とｔ３〜ｔ４の期間との比率を調整することが可能である。つまり、ゲート線１７を用いて駆動トランジスタ１０２をオフ状態にし、スイッチングトランジスタ１０７を用いて発光素子１０１にバイアス電圧を印加する期間を、１フレーム期間中の任意の長さに設定することが可能となる。これにより、表示装置の表示仕様に応じた輝度回復措置の最適化が可能となる。
次に、ｔ４〜ｔ５の期間において、ｔ２〜ｔ４の期間が繰り返され、駆動トランジスタ１０２およびスイッチングトランジスタ１０３はオフ状態となり、スイッチングトランジスタ１０７が周期的にオン状態になり所定のバイアス電圧Ｖｂｉａｓを発光素子１０１のアノードに印加して逆バイアスをかけ続ける。
次に、時刻ｔ５において、ゲート線１２の電圧レベルをＶｇｏｎに変化させることにより、スイッチングトランジスタ１０３がオン状態となり、容量素子１０６には新たな信号電圧が書き込まれ、発光素子１０１は新たな強度で発光を始める。このとき、発光素子１０１のアノードの電位は新たな発光強度に対応した電位Ｖａｎｄ２となる。
ｔ０〜ｔ５の期間は、表示装置２の全発光画素の発光強度が書き換えられる１フレーム期間に相当し、以降、ｔ０〜ｔ５の期間の動作が繰り返される。
以上のように、本実施の形態によれば、表示装置２は、画素回路にスイッチングトランジスタ１０７を、また、画素行毎に当該スイッチングトランジスタ１０７をオンオフする制御線１３および容量素子１０６の電圧レベルを制御する発光制御線１９を付加した簡単な構成となる。また、表示装置２は制御線ドライバ１６および発光制御線ドライバ２０を具備し、データ線１１は、画像データの書込みと発光素子１０１へのバイアス電圧書込みの２種類の書込みに時分割で使用される。これらの構成により、素子発光のための信号電圧と素子劣化回復のためのバイアス電圧とを同じデータ線を用いて発光画素へ供給でき、また、容量素子の電圧レベルを画素行毎に設けられた上記発光制御線で制御できるので、発光素子へのバイアス印加に伴う制御線やスイッチングトランジスタの増加が抑制される。よって、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので、輝度劣化の回復が可能となる。
なお、所定のバイアス電圧Ｖｂｉａｓは、画像データの電圧値とは別に任意の電圧値に設定することができ、本実施の形態で述べたように発光素子１０１に逆バイアスをかける電圧でもよく、あるいは、発光素子１０１のカソードと同じ電圧値にして発光素子１０１に０ボルトのバイアス電圧を印加してもよく、いずれも輝度劣化の回復効果が得られる。また、上記発光制御線は、発光素子の輝度回復のために専用に付加されているので、その制御電圧レベルは駆動トランジスタをオンオフするための２値でよいので、実施の形態１における表示装置１と比較して、ゲート線ドライバの簡素化が図られる。
また、本実施の形態において、発光素子１０１に逆バイアス電圧を印加している期間中、容量素子１０６には発光強度に対応する電位が保持されている。よって、実施の形態１に係る表示装置１の駆動タイミングの変形例と同様に、逆バイアス電圧印加後にスイッチングトランジスタ１０３による信号電圧の再書き込みを行わなくても、発光制御線１９の電圧レベルを変化させることにより、発光画素１０を元の発光強度に戻すことができる。
（実施の形態３）
図７は、本発明の実施の形態３に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。同図における表示装置３は、発光画素２２と、データ線１１と、ゲート線１２と、制御線１３と、データ線ドライバ１４と、ゲート線ドライバ１５と、制御線ドライバ１６と、タイミングコントローラ２３とを備える。同図における表示装置３は、実施の形態１における表示装置１と比較して、発光画素２２の構成要素である容量素子１０６が、前段の発光画素に接続されたゲート線に接続されず、駆動トランジスタ１０２のソースおよびドレインの他方に接続されている点が回路構成として異なる。また、この回路構成の相違点に伴い、各ドライバを制御するタイミングコントローラの駆動タイミングが異なる。実施の形態１と同じ点は説明を省略し、以下、異なる点のみ説明する。
タイミングコントローラ２３は、データ線ドライバ１４、ゲート線ドライバ１５および制御線ドライバ１６に駆動タイミングを供給する機能を有する。
容量素子１０６は、一端が駆動トランジスタ１０２のゲートに接続され、他端が駆動トランジスタ１０２のソースおよびドレインの他方に接続され、スイッチングトランジスタ１０３を介して供給された信号電圧レベルを蓄積する機能を有する。ここで、容量素子１０６の電圧レベルは、データ線１１からスイッチングトランジスタ１０３を介して書き込まれる電圧の変化のみにより変化する。駆動トランジスタ１０２のオンオフ制御については、後述する。
次に、本実施の形態に係る表示装置２の駆動方法について図８を用いて説明する。
図８は、本発明の実施の形態３に係る表示装置の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ゲート線１２、制御線１３、データ線１１および発光素子１０１のアノードに発生する電圧の波形図が示されている。
まず、時刻ｔ０において、ゲート線１２の電圧レベルをＶｇｏｆｆからＶｇｏｎに変化させ、スイッチングトランジスタ１０３をオン状態とする。
ｔ０からｔ１の期間、スイッチングトランジスタ１０３はオン状態を維持し、この期間に容量素子１０６に対してデータ線１１に供給されている信号電圧を書き込む。容量素子１０６に書き込まれた信号電圧値と電源１０４との電位差により、駆動トランジスタ１０２を流れる電流量が決定し、その電流量に対応する明るさで発光素子１０１が発光する。このとき、発光素子１０１のアノードＡの電位は、信号電圧に対応する信号電流を流したときの発光素子１０１の順方向電圧分だけ、電源１０５の電位よりも高い電位Ｖａｎｄ１となる。
次に、時刻ｔ１において、ゲート線１２の電圧レベルをＶｇｏｆｆに変化させ、スイッチングトランジスタ１０３をオフ状態とする。
ｔ１〜ｔ２の期間において、ゲート線１２の電圧レベルがＶｇｏｆｆとなっても、容量素子１０６に書き込まれた信号電圧と電源１０４との電位差により決定する信号電流で発光素子１０１は発光を継続する。
次に、時刻ｔ２において、ゲート線１２の電圧レベルをＶｇｏｆｆからＶｇｏｎへ変化させることにより、スイッチングトランジスタ１０３をオン状態とする。同時に、制御線１３の電圧レベルをＶｃｔｌｏｆｆからＶｃｔｌｏｎに変化させ、スイッチングトランジスタ１０７をオン状態とする。さらに同時に、データ線ドライバ１４において、データ駆動回路１４１とデータ線１１との接続をオフとしバイアス供給回路１４２とデータ線１１との接続をオンとする。よって、容量素子１０６にはバイアス供給回路１４２から供給される電圧Ｖｂｉａｓが書き込まれると同時に発光素子１０１のアノードにもＶｂｉａｓが印加される。
このＶｂｉａｓ電圧値を、駆動トランジスタ１０２のゲートに印加された場合に駆動トランジスタ１０２をオフ状態にする電圧値とし、かつ、発光素子１０１のカソードに接続された電源１０５よりも低い電圧値とすることで、ｔ２〜ｔ３の期間には発光素子１０１を発光させず、発光素子１０１に逆バイアスを印加することができる。
次に、時刻ｔ３において、ゲート線１２の電圧レベルをＶｇｏｎからＶｇｏｆｆへ変化させることにより、スイッチングトランジスタ１０３をオフ状態とする。同時に、制御線１３の電圧レベルをＶｃｔｌｏｆｆに変化させ、スイッチングトランジスタ１０７をオフ状態とする。さらに同時に、データ線ドライバ１４において、バイアス供給回路１４２とデータ線１１との接続をオフとし、データ駆動回路１４１とデータ線１１との接続をオンとすることにより、データ線１１は発光強度を決定する信号電圧レベルに切り替わる。このとき、駆動トランジスタ１０２はオフ状態を維持しているので、発光素子１０１のアノードの電位は固定されない。
次に、時刻ｔ４には、再びスイッチングトランジスタ１０３および１０７をオン状態とし、同時に、データ線ドライバ１４において、データ駆動回路１４１とデータ線１１との接続をオフとしバイアス供給回路１４２とデータ線１１との接続をオンとすることにより、Ｖｂｉａｓが発光素子１０１のアノードに印加されるため、発光素子１０１にはＶｂｉａｓと電源１０５との差分電圧が印加される。
ｔ２〜ｔ４の期間は、ゲート線１２に接続される画素群を１行とした場合に、データ線に供給する信号電圧を１行ずつ切り替える時間に相当し、ｔ２〜ｔ３の期間は、ある１行の信号電圧を書き換える期間のうちの一部の時間に相当する。ｔ２からｔ４の期間が、表示装置の発光画素の行数分繰り返されることにより、表示装置１全面の画素内容が書き換わることになる。
なお、ｔ２からｔ４の期間において、ｔ２〜ｔ３の期間とｔ３〜ｔ４の期間との比率を調整することが可能である。つまり、スイッチングトランジスタ１０７を用いて発光素子１０１にバイアス電圧を印加する期間を、１フレーム期間中の任意の長さに設定することが可能となる。これにより、表示装置の表示仕様に応じた輝度回復措置の最適化が可能となる。
次に、ｔ４〜ｔ５の期間において、ｔ２〜ｔ４の期間が繰り返され、駆動トランジスタ１０２はオフ状態、また、スイッチングトランジスタ１０３および１０７は周期的にオン状態となり、Ｖｂｉａｓを容量素子１０６と発光素子１０１のアノードに印加して逆バイアスをかけ続ける。
次に、時刻ｔ５において、ゲート線１２の電圧レベルをＶｇｏｎに変化させることによりスイッチングトランジスタ１０３がオン状態となる。そして、容量素子１０６には新たな信号電圧が書き込まれ、発光素子１０１は新たな強度で発光を始める。このとき、発光素子１０１のアノードの電位は新たな発光強度に対応した電位Ｖａｎｄ２となる。
ｔ０〜ｔ５の期間は、表示装置３の全発光画素の発光強度が書き換えられる１フレーム期間に相当し、以降、ｔ０〜ｔ５の期間の動作が繰り返される。
以上のように、本実施の形態によれば、表示装置３は、画素回路にスイッチングトランジスタ１０７を、また、画素行毎に当該スイッチングトランジスタ１０７をオンオフする制御線１３を付加した簡単な構成となる。また、表示装置３は制御線ドライバ１６を具備し、データ線１１は、画像データの書込みと発光素子１０１へのバイアス電圧書込みの２種類の書込みに時分割で使用される。また、発光素子１０１に印加するバイアス電圧を駆動トランジスタ１０２をオフにするレベルと共用することにより、上記回路構成の簡素化が実現される。
これらの構成により、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので、輝度劣化の回復が可能となる。
なお、所定のバイアス電圧Ｖｂｉａｓは、画像データの電圧値とは別に任意の電圧値に設定することができ、本実施の形態で述べたように発光素子１０１に逆バイアスをかける電圧でもよく、あるいは、発光素子１０１のカソードと同じ電圧値にして発光素子１０１に０ボルトのバイアス電圧を印加してもよく、いずれも輝度劣化の回復効果が得られる。なお、上述したように、発光素子１０１に印加するバイアス電圧を、駆動トランジスタ１０２をオフにするレベルと共用することにより、その制御電圧レベルは駆動トランジスタをオンオフするための２値でよいので、実施の形態１における表示装置１と比較して、ゲート線ドライバの簡素化が図られる。
（実施の形態４）
図９は、本発明の実施の形態４に係る表示装置の発光画素回路およびその周辺回路の構成を示す図である。同図における表示装置４は、発光画素２４と、データ線１１と、ゲート線１２と、制御線１３と、データ線ドライバ１４と、ゲート線ドライバ１５と、制御線ドライバ１６と、発光制御線ドライバ２０と、タイミングコントローラ２５とを備える。同図における表示装置４は、実施の形態２における表示装置２と比較して、発光画素２４の構成要素である発光素子１０１、駆動トランジスタ１０２、スイッチングトランジスタ１０７、電源１０８および電源１０９の接続が異なる。また、この回路構成の相違点に伴い、各ドライバを制御するタイミングコントローラの接続および駆動タイミングが異なる。実施の形態２と同じ点は説明を省略し、以下、異なる点のみ説明する。
発光画素２４は、マトリクス状に配置された複数の発光画素のうちの一つであり、データ線１１を介して供給された信号電圧により発光する機能を有し、発光素子１０１と、駆動トランジスタ１０２と、スイッチングトランジスタ１０３および１０７と、電源１０８および１０９と、容量素子１０６とを備える。
データ線１１は、発光画素２４を含み左からｍ列目の発光画素列の各発光画素へ、発光強度を決定する信号電圧を供給する機能を有する。
ゲート線１２は、発光画素２４を含み上からｎ行目の発光画素行の各発光画素へ、上記信号電圧を書き込むタイミングを供給する機能を有する。
制御線１３は、水平方向に配列された発光画素２４を含む発光画素行の各発光画素へ、所定のバイアス電圧を書き込むタイミングを供給する機能を有する。
データ線ドライバ１４は、タイミングコントローラ２５により、データ線１１とデータ駆動回路１４１との接続、または、データ線１１とバイアス供給回路１４２との接続が選択される。
ゲート線ドライバ１５は、ゲート線１２を含む全ゲート線に接続され、当該全ゲート線を駆動する機能を有する。
発光制御線１９は、上からｎ行目の発光画素行の各発光画素および発光制御線ドライバ２０に接続され、発光画素２４の有する駆動トランジスタ１０２のゲートに接続された容量素子１０６の電圧レベルを制御する機能のみを有する。
タイミングコントローラ２５は、データ線ドライバ１４、ゲート線ドライバ１５、制御線ドライバ１６および発光制御線ドライバ２０に駆動タイミングを供給する機能を有する。
次に、発光画素２４の回路構成要素について説明する。
発光素子１０１は、カソードが駆動トランジスタ１０２のソースおよびドレインの一方に接続され、アノードが電源１０８に接続されたＥＬ素子である。
駆動トランジスタ１０２は、第１のトランジスタであり、ゲートがスイッチングトランジスタ１０３を介してデータ線１１に接続され、ソースおよびドレインの他方が電源１０９に接続されている。
本実施の形態の場合、電源１０８の電位は、電源１０９の電位よりも高く設定されている。
スイッチングトランジスタ１０７は、ゲートが制御線１３に接続され、ソースおよびドレインの一方がデータ線１１に接続され、ソースおよびドレインの他方が発光素子１０１のカソードに接続されている。スイッチングトランジスタ１０７は、データ線１１と発光素子１０１のカソードとの導通及び非導通を切り換える。
次に、本実施の形態に係る表示装置４の駆動方法について図１０を用いて説明する。
図１０は、本発明の実施の形態４に係る表示装置の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、発光制御線１９、ゲート線１２、制御線１３、データ線１１および発光素子１０１のカソードに発生する電圧の波形図が示されている。
まず、時刻ｔ０において、ゲート線１２の電圧レベルをＶｇｏｆｆからＶｇｏｎに変化させ、スイッチングトランジスタ１０３をオン状態とする。同時に、発光制御線１９の電圧レベルをＶｃｏｍｏｆｆからＶｃｏｍｏｎに変化させる。
ｔ０からｔ１の期間、スイッチングトランジスタ１０３はオン状態を維持し、この期間に容量素子１０６に対してデータ線１１に供給されている信号電圧を書き込む。容量素子１０６に書き込まれた信号電圧値と電源１０９との電位差により、駆動トランジスタ１０２を流れる電流量が決定し、その電流量に対応する明るさで発光素子１０１が発光する。このとき、発光素子１０１のカソードＡの電位は、信号電圧に対応する信号電流を流したときの発光素子１０１の順方向電圧分だけ、電源１０８の電位よりも低い電位Ｖｃａｔ１となる。
次に、時刻ｔ１において、ゲート線１２の電圧レベルをＶｇｏｆｆに変化させ、スイッチングトランジスタ１０３をオフ状態とする。
ｔ１〜ｔ２の期間において、ゲート線１２の電圧レベルがＶｇｏｆｆとなっても、容量素子１０６に書き込まれた信号電圧と電源１０９との電位差により決定する信号電流で発光素子１０１は発光を継続する。
次に、時刻ｔ２において、発光制御線１９の電圧レベルをＶｃｏｍｏｎからＶｃｏｍｏｆｆへ変化させることにより、駆動トランジスタ１０２のゲート電圧が容量結合により負側に変化し、駆動トランジスタ１０２はオフ状態となる。同時に、制御線１３の電圧レベルをＶｃｔｌｏｎに変化させ、スイッチングトランジスタ１０７をオン状態とするので、発光素子１０１のカソードにデータ線１１の電圧が書き込まれる。また、時刻ｔ２には、データ線ドライバ１４において、データ駆動回路１４１とデータ線１１との接続をオフとしバイアス供給回路１４２とデータ線１１との接続をオン状態とすることにより、発光素子１０１のカソードの電位は、所定のバイアス電圧へと変化する。
ｔ２〜ｔ３の期間において、発光素子１０１のカソードの電位は所定のバイアス電圧Ｖｂｉａｓへと到達する。このＶｂｉａｓを電源１０８よりも高い電圧に設定することでｔ２〜ｔ３の期間に、発光素子１０１に逆バイアスを印加することができ、発光素子１０１の輝度劣化が回復される。
次に、時刻ｔ３において、制御線１３の電圧レベルをＶｃｔｌｏｆｆに変化させ、スイッチングトランジスタ１０７をオフ状態とする。同時に、データ線ドライバ１４において、バイアス供給回路１４２とデータ線１１との接続をオフとし、データ駆動回路１４１とデータ線１１との接続をオンとすることにより、データ線１１は発光強度を決定する信号電圧レベルに切り替わる。このとき、発光制御線１９の電位レベルはＶｃｏｍｏｆｆを維持しているので駆動トランジスタ１０２はオフ状態のままとなり、発光素子１０１のカソードの電位は固定されない。
ｔ２〜ｔ４の期間は、ゲート線１２に接続される画素群を１行とした場合に、データ線に供給する信号電圧を１行ずつ切り替える時間に相当し、ｔ２〜ｔ３の期間は、ある１行の信号電圧を書き換える期間のうちの一部の時間に相当する。ｔ２からｔ４の期間が、表示装置の発光画素の行数分繰り返されることにより、表示装置１全面の画素内容が書き換わることになる。
なお、ｔ２からｔ４の期間において、ｔ２〜ｔ３の期間とｔ３〜ｔ４の期間との比率を調整することが可能である。つまり、ゲート線１７を用いて駆動トランジスタ１０２をオフ状態にし、スイッチングトランジスタ１０７を用いて発光素子１０１にバイアス電圧を印加する期間を、１フレーム期間中の任意の長さに設定することが可能となる。これにより、表示装置の表示仕様に応じた輝度回復措置の最適化が可能となる。
次に、ｔ４〜ｔ５の期間において、ｔ２〜ｔ４の期間が繰り返され、駆動トランジスタ１０２およびスイッチングトランジスタ１０３はオフ状態となり、スイッチングトランジスタ１０７が周期的にオン状態になり所定のバイアス電圧Ｖｂｉａｓを発光素子１０１のカソードに印加して逆バイアスをかけ続ける。
次に、時刻ｔ５において、ゲート線１２の電圧レベルをＶｇｏｎに変化させることにより、スイッチングトランジスタ１０３がオン状態となり、容量素子１０６には新たな信号電圧が書き込まれ、発光素子１０１は新たな強度で発光を始める。このとき、発光素子１０１のカソードの電位は新たな発光強度に対応した電位Ｖｃａｔ２となる。
ｔ０〜ｔ５の期間は、表示装置４の全発光画素の発光強度が書き換えられる１フレーム期間に相当し、以降、ｔ０〜ｔ５の期間の動作が繰り返される。
以上のように、本実施の形態によれば、表示装置４は、画素回路にスイッチングトランジスタ１０７を、また、画素行毎に当該スイッチングトランジスタ１０７をオンオフする制御線１３および容量素子１０６の電圧レベルを制御する発光制御線１９を付加した簡単な構成となる。また、表示装置２は制御線ドライバ１６および発光制御線ドライバ２０を具備し、データ線１１は、画像データの書込みと発光素子１０１へのバイアス電圧書込みの２種類の書込みに時分割で使用される。これらの構成により、素子発光のための信号電圧と素子劣化回復のためのバイアス電圧とを同じデータ線を用いて発光画素へ供給でき、また、容量素子の電圧レベルを画素行毎に設けられた上記発光制御線で制御できるので、発光素子へのバイアス印加に伴う制御線やスイッチングトランジスタの増加が抑制される。よって、製造歩留まりを低下させることなく非発光時において発光素子に所定のバイアス電圧を印加できるので、輝度劣化の回復が可能となる。
なお、所定のバイアス電圧Ｖｂｉａｓは、画像データの電圧値とは別に任意の電圧値に設定することができ、本実施の形態で述べたように発光素子１０１に逆バイアスをかける電圧でもよく、あるいは、発光素子１０１のカソードと同じ電圧値にして発光素子１０１に０ボルトのバイアス電圧を印加してもよく、いずれも輝度劣化の回復効果が得られる。また、上記発光制御線は、発光素子の輝度回復のために専用に付加されているので、その制御電圧レベルは駆動トランジスタをオンオフするための２値でよいので、実施の形態１における表示装置１と比較して、ゲート線ドライバの簡素化が図られる。
また、本実施の形態において、発光素子１０１に逆バイアス電圧を印加している期間中、容量素子１０６には発光強度に対応する電位が保持されている。よって、実施の形態１に係る表示装置１の駆動タイミングの変形例と同様に、逆バイアス電圧印加後にスイッチングトランジスタ１０３による信号電圧の再書き込みを行わなくても、発光制御線１９の電圧レベルを変化させることにより、発光画素１０を元の発光強度に戻すことができる。
以上のように、本発明に係る表示装置およびその駆動方法により、素子発光のための信号電圧と素子劣化回復のためのバイアス電圧とを同じデータ線を用いて発光画素へ供給できるので、発光素子へのバイアス印加に伴う制御線の本数増加が抑制される。また、発光素子への信号電流を供給する駆動トランジスタのオンオフ状態を制御する容量素子の電圧レベルが、画素行ごとに設けられた制御線により制御されるので、当該容量素子の電圧レベルを制御するためのスイッチングトランジスタを設ける必要がない。よって、発光素子へ逆バイアスを印加するための付加回路が簡素化されるので、当該表示装置の製造歩留まりを低下させることなく、非発光時において発光素子に所定のバイアス電圧を印加できるので、発光素子の輝度劣化の回復が可能となる。
なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成し、ゲート線、制御線および発光制御線の極性を反転させた表示装置でも、発光素子への逆バイアス印加動作は可能であり、上述した各実施の形態と同様の効果を奏する。
なお、本発明に係る表示装置は、上記実施の形態に限定されるものではない。実施の形態１ないし４及びその変形例における任意の構成要素を組み合わせて実現される別の実施形態や、実施の形態１ないし４及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
例えば、実施の形態２および実施の形態４において、実施の形態１に係る表示装置の駆動タイミングの変形例に記載された、ブランキング期間内に逆バイアス電圧を発光素子に印加する駆動タイミングを使用してもよい。
また、本発明に係る実施の形態では、駆動トランジスタおよびスイッチングトランジスタは、ゲート、ソース及びドレインを有するＦＥＴであることを前提として説明してきたが、これらのトランジスタには、ベース、コレクタ及びエミッタを有するバイポーラトランジスタが適用されてもよい。この場合にも、本発明の目的が達成され同様の効果を奏する。
また、例えば、本発明に係る表示装置は、図１１に記載されたような薄型フラットＴＶに内蔵される。本発明に係る輝度劣化の回復が可能な表示装置により、長寿命で生産性の高いディスプレイを備えた薄型フラットＴＶが実現される。
本発明は、表示装置を内蔵する有機ＥＬフラットパネルディスプレイに有用であり、特に輝度劣化が小さく長寿命が要求されるディスプレイの表示装置およびその駆動方法として用いるのに最適である。
１、２、３、４、５００ 表示装置
１０、２２、２４ 発光画素
１１、５０７ データ線
１２、１７ ゲート線
１３、５０８、５０９、５１０、５１１ 制御線
１４ データ線ドライバ
１５ ゲート線ドライバ
１６ 制御線ドライバ
１８、２１、２３、２５ タイミングコントローラ
１９ 発光制御線
２０ 発光制御線ドライバ
１０１、５０１ 発光素子
１０２ 駆動トランジスタ
１０３、１０７ スイッチングトランジスタ
１０４、１０５、１０８、１０９ 電源
１０６、５０６ 容量素子
１４１ データ駆動回路
１４２ バイアス供給回路
５０２、５０３、５０４、５０５ ＦＥＴ

Claims (12)

  1. マトリクス状に配置された複数の発光画素と、当該複数の発光画素の発光を決定する複数のデータ線とを有する表示装置であって、
    前記複数の発光画素への信号電圧の書き込みを制御する複数の書き込み制御線と、
    前記複数の発光画素への所定のバイアス電圧の印加を制御する複数のバイアス制御線とを備え、
    前記複数の発光画素のそれぞれは、
    ソース及びドレインの他方が第１の電源端子に接続され、前記複数のデータ線のうち一のデータ線を介して供給された信号電圧を信号電流に変換する第１のトランジスタと、
    ゲートが前記複数の書き込み制御線のうち第１の書き込み制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記第１のトランジスタのゲートに接続され、前記データ線と前記第１のトランジスタのゲートとの導通及び非導通を切り換える第２のトランジスタと、
    一方の端子が前記第１のトランジスタのゲート端子に接続され、他方の端子が一行前段の発光画素への信号電圧の書き込みを制御する第２の書き込み制御線に接続された容量素子と、
    アノード及びカソードの一方が、前記第１のトランジスタのソース及びドレインの一方に接続され、アノード及びカソードの他方が第２の電源端子に接続され、前記第１のトランジスタによって変換された前記信号電流が流れることにより発光する発光素子と、
    ゲートが前記複数のバイアス制御線のうち第１のバイアス制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記発光素子のアノード及びカソードの一方に接続され、前記データ線と前記発光素子との導通及び非導通を切り換える第３のトランジスタとを備え、
    前記表示装置は、さらに、
    前記信号電圧を前記データ線に供給するデータ駆動回路と、
    所定のバイアス電圧を前記データ線に供給するバイアス供給回路と、
    前記第２の書き込み制御線を電圧変化させることで前記第１のトランジスタをオフ状態とし前記信号電流を前記発光素子に流さない期間内に、前記データ線と前記データ駆動回路とを非導通にし、前記データ線と前記バイアス供給回路とを導通にし、かつ、前記第１のバイアス制御線を電圧変化させることで前記第３のトランジスタをオンにすることにより、前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加する制御手段とを備える
    ことを特徴とする表示装置。
  2. マトリクス状に配置された複数の発光画素と、当該複数の発光画素の発光を決定する複数のデータ線とを有する表示装置であって、
    前記複数の発光画素への前記信号電圧の書き込みを制御する複数の書き込み制御線と、
    前記複数の発光画素への前記所定のバイアス電圧の印加を制御する複数のバイアス制御線と、
    前記発光素子の発光を制御する複数の発光制御線とを備え、
    前記発光画素のそれぞれは、
    ソース及びドレインの他方が第１の電源端子に接続され、前記複数のデータ線のうち一
    のデータ線を介して供給された信号電圧を信号電流に変換する第１のトランジスタと、
    ゲートが前記複数の書き込み制御線のうち第１の書き込み制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記第１のトランジスタのゲートに接続され、前記データ線と前記第１のトランジスタのゲートとの導通及び非導通を切り換える第２のトランジスタと、
    一方の端子が前記第１のトランジスタのゲート端子に接続され、他方の端子が前記複数の発光制御線のうち第１の発光制御線に接続された容量素子と、
    アノード及びカソードの一方が、前記第１のトランジスタのソース及びドレインの一方に接続され、アノード及びカソードの他方が第２の電源端子に接続され、前記第１のトランジスタによって変換された前記信号電流が流れることにより発光する発光素子と、
    ゲートが前記複数のバイアス制御線のうち第１のバイアス制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記発光素子のアノード及びカソードの一方に接続され、前記データ線と前記発光素子との導通及び非導通を切り換える第３のトランジスタとを備え、
    前記表示装置は、さらに、
    前記信号電圧を前記データ線に供給するデータ駆動回路と、
    所定のバイアス電圧を前記データ線に供給するバイアス供給回路と、
    前記第１の発光制御線を電圧変化させることで前記第１のトランジスタをオフ状態とし前記信号電流を前記発光素子に流さない期間に、前記データ線と前記データ駆動回路とを非導通にし、前記データ線と前記バイアス供給回路とを導通にし、かつ、前記第１のバイアス制御線を電圧変化させることで前記第３のトランジスタをオン状態とし前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加する制御手段とを備える
    ことを特徴とする表示装置。
  3. 前記所定のバイアス電圧は、前記発光素子に逆バイアスをかける電圧である
    ことを特徴とする請求項１または２に記載の表示装置。
  4. 前記所定のバイアス電圧は、前記発光素子に０ボルトバイアスをかける電圧である
    ことを特徴とする請求項１または２に記載の表示装置。
  5. 前記所定のバイアス電圧を前記発光素子のアノード及びカソードの一方に印加する期間は、前記複数の書き込み制御線のうちの１本が信号電圧を書き込む制御をする期間と交互に設定される
    ことを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。
  6. 前記所定のバイアス電圧を前記発光素子のアノード及びカソードの一方に印加する期間は、前記複数の書き込み制御線の全線が信号電圧を書き込む制御をする期間と交互に設定される
    ことを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。
  7. マトリクス状に配置された複数の発光画素への信号電圧の書き込みを制御する複数の書き込み制御線と、
    前記複数の発光画素への所定のバイアス電圧の印加を制御する複数のバイアス制御線と、
    前記信号電圧をデータ線に供給するデータ駆動回路と、
    前記所定のバイアス電圧を前記データ線に供給するバイアス供給回路とを備え、
    前記複数の発光画素のそれぞれが、
    ソース及びドレインの他方が第１の電源端子に接続され、ソース及びドレインの一方が発光素子のアノード及びカソードの一方に接続され、複数のデータ線のうちいずれかのデータ線から供給された信号電圧を信号電流に変換する第１のトランジスタと、
    ゲートが前記複数の書き込み制御線のうち第１の書き込み制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記第１のトランジスタのゲートに接続され、前記データ線と前記第１のトランジスタのゲートとの導通及び非導通を切り換える第２のトランジスタと、
    一方の端子が前記第１のトランジスタのゲート端子に接続され、他方の端子が一行前段の発光画素への信号電圧の書き込みを制御する第２の書き込み制御線に接続された容量素子と、
    アノード及びカソードの他方が、第２の電源端子に接続され、当該第１のトランジスタによって変換された前記信号電流が流れることにより発光する前記発光素子と、
    ゲートが前記複数のバイアス制御線のうち第１のバイアス制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記発光素子のアノード及びカソードの一方に接続され、前記データ線と前記発光素子との導通及び非導通を切り換える第３のトランジスタとを備える表示装置の駆動方法であって、
    前記第２の書き込み制御線を電圧変化させることにより、前記信号電流を前記発光素子に流さないよう前記第１のトランジスタをオフ状態にする駆動トランジスタオフステップ
    と、
    前記駆動トランジスタオフステップにより前記第１のトランジスタがオフ状態である期間内に、または、当該期間に同期して、前記データ線と前記データ駆動回路とを非導通にすると同時に前記データ線と前記バイアス供給回路との接続を導通させる接続切り換えステップと、
    前記接続切り換えステップにより前記データ線と前記バイアス供給回路との接続がオン状態である期間内に、または、当該期間に同期して、前記第１のバイアス制御線を電圧変化させて前記第３のトランジスタをオンにすることにより前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加するバイアス印加ステップとを含む
    ことを特徴とする表示装置の駆動方法。
  8. マトリクス状に配置された複数の発光画素への信号電圧の書き込みを制御する複数の書き込み制御線と、
    前記複数の発光画素への所定のバイアス電圧の印加を制御する複数のバイアス制御線と、
    前記発光素子の発光を制御する複数の発光制御線と、
    前記信号電圧をデータ線に供給するデータ駆動回路と、
    前記所定のバイアス電圧を前記データ線に供給するバイアス供給回路とを備え、
    前記複数の発光画素のそれぞれが、
    ソース及びドレインの他方が第１の電源端子に接続され、ソース及びドレインの一方が発光素子のアノード及びカソードの一方に接続され、複数のデータ線のうちいずれかのデータ線から供給された信号電圧を信号電流に変換する第１のトランジスタと、
    ゲートが前記複数の書き込み制御線のうち第１の書き込み制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記第１のトランジスタのゲートに接続され、前記データ線と前記第１のトランジスタのゲートとの導通及び非導通を切り換える第２のトランジスタと、
    一方の端子が前記第１のトランジスタのゲート端子に接続され、他方の端子が前記複数の発光制御線のうち第１の発光制御線に接続された容量素子と、
    アノード及びカソードの他方が、第２の電源端子に接続され、当該第１のトランジスタによって変換された前記信号電流が流れることにより発光する前記発光素子と、
    ゲートが前記複数のバイアス制御線のうち第１のバイアス制御線に接続され、ソース及びドレインの一方が前記データ線に接続され、ソース及びドレインの他方が前記発光素子のアノード及びカソードの一方に接続され、前記データ線と前記発光素子との導通及び非導通を切り換える第３のトランジスタとを備える表示装置の駆動方法であって、
    前記第１の発光制御線を電圧変化させることにより前記信号電流を前記発光素子に流さないよう前記第１のトランジスタをオフ状態にする駆動トランジスタオフステップと、
    前記駆動トランジスタオフステップにより前記第１のトランジスタがオフ状態である期間内に、または、当該期間に同期して、前記データ線と前記データ駆動回路とを非導通にすると同時に前記データ線と前記バイアス供給回路との接続を導通させる接続切り換えステップと、
    前記接続切り換えステップにより前記データ線と前記バイアス供給回路との接続がオン状態である期間内に、または、当該期間に同期して、前記第１のバイアス制御線を電圧変化させて前記第３のトランジスタをオンにすることにより前記発光素子のアノード及びカソードの一方に前記所定のバイアス電圧を印加するバイアス印加ステップとを含む
    ことを特徴とする表示装置の駆動方法。
  9. 前記所定のバイアス電圧は、前記発光素子に逆バイアスをかける電圧である
    ことを特徴とする請求項７または８に記載の表示装置の駆動方法。
  10. 前記所定のバイアス電圧は、前記発光素子に０ボルトバイアスをかける電圧である
    ことを特徴とする請求項７または８に記載の表示装置の駆動方法。
  11. 前記接続切り換えステップと前記バイアス印加ステップとは、前記複数の書き込み制御線のうちの１本が信号電圧を書き込む制御をするステップと交互に実行される
    ことを特徴とする請求項７〜１０のうちいずれか１項に記載の表示装置の駆動方法。
  12. 前記接続切り換えステップと前記バイアス電圧印加ステップとは、前記複数の書き込み制御線の全線が信号電圧を書き込む制御をするステップと交互に実行される
    ことを特徴とする請求項７〜１０のうちいずれか１項に記載の表示装置の駆動方法。
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