WO2005045797A1 - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents

Abstract

　発光素子の電流−電圧特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行え、ｎチャネルトランジスタのソースフォロワー回路が可能となり、しかも、画素内部の能動素子のしきい値や移動度のばらつきによらず均一で高品位の画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法であって、ＴＦＴ１１１のゲートとソース間にキャパシタＣ１１１を接続し、ＴＦＴ１１１のソース側をＴＦＴ１１４を通して固定電位（ＧＮＤ）に接続するようにし、かつ、ＴＦＴ１１１のソースに所定の基準電流Ｉｒｅｆを所定のタイミングで供給して、基準電流Ｉｒｅｆに相当する電圧を保持し、その電圧を中心して入力信号電圧をカップリングさせることで、移動度のばらつきのセンター値を中心にＥＬ発光素子１９を駆動する。

Description

明 細 書

画素回路、表示装置、および画素回路の駆動方法

技術分野

[0001] 本発明は、有機 EL (Electroluminescence )ディスプレイなどの、電流値によって輝 度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状 に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型 電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆる アクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものであ る。

背景技術

[0002] 画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並 ベ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表 示する。

これは有機 ELディスプレイなどにおいても同様である力 有機 ELディスプレイは各 画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディス プレイに比べて画像の視認性が高レ、、バックライトが不要、応答速度が速い、等の利 点を有する。

また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色 の階調を得る、すなわち発光素子が電流制御型であるとレ、う点で液晶ディスプレイな どとは大きく異なる。

[0003] 有機 ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単 純マトリクス方式とアクティブマトリクス方式とが可能である力 前者は構造が単純であ るものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各 画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般 には TFT (Thin Film Transistor,薄膜トランジスタ）によって制御する、アクティブマト リクス方式の開発が盛んに行われている。

[0004] 図 1は、一般的な有機 EL表示装置の構成を示すブロック図である。 この表示装置 1は、図 1に示すように、画素回路（PXLC) 2aが m X nのマトリクス状 に配列された画素アレイ部 2、水平セレクタ（HSEL) 3、ライトスキャナ（WSCN) 4、 水平セレクタ 3により選択され輝度情報に応じたデータ信号が供給されるデータ線 D TL1一 DTLn、およびライトスキャナ 4により選択駆動される走査線 WSL1— WSLm を有する。

なお、水平セレクタ 3、ライトスキャナ 4に関しては、多結晶シリコン上に形成する場 合や、 MOSIC等で画素の周辺に形成することもある。

[0005] 図 2は、図 1の画素回路 2aの一構成例を示す回路図である（たとえば特許文献 1、

2参照）。

図 2の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、 いわゆる 2トランジスタ駆動方式の回路である。

[0006] 図 2の画素回路 2aは、 pチャネル薄膜電界効果トランジスタ（以下、 TFTという） 11 および TFT12、キャパシタ Cl l、発光素子である有機 EL子（OLED) 13を有する。 また、図 42において、 DTLはデータ線を、 WSLは走査線をそれぞれ示している。 有機 EL素子は多くの場合整流性があるため、 OLED(Organic Light Emitting Diode)と呼ばれることがあり、図 2その他では発光素子としてダイオードの記号を用い ているが、以下の説明において OLEDには必ずしも整流性を要求するものではない 図 2では TFT11のソースが電源電位 VCCに接続され、発光素子 13の力ソード（陰 極）は接地電位 GNDに接続されている。図 2の画素回路 2aの動作は以下の通りで ある。

[0007] ステップ ST1 :

走査線 WSLを選択状態（ここでは低レベル）とし、データ線 DTLに書き込み電位 V dataを印加すると、 TFT12が導通してキャパシタ C11が充電または放電され、 TFT1 1のゲート電位は Vdataとなる。

[0008] ステップ ST2 :

走査線 WSLを非選択状態（ここでは高レベル）とすると、データ線 DTLと TFT11と は電気的に切り離されるが、 TFT11のゲート電位はキャパシタ CI 1によって安定に 保持される。

[0009] ステップ ST3 :

TFT11および発光素子 13に流れる電流は、 TFT11のゲート'ソース間電圧 Vgs に応じた値となり、発光素子 13はその電流値に応じた輝度で発光し続ける。

上記ステップ ST1のように、走査線 WSLを選択してデータ線に与えられた輝度情 報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。

上述のように、図 2の画素回路 2aでは、一度 Vdataの書き込みを行えば、次に書き 換えられるまでの間、発光素子 13は一定の輝度で発光を継続する。

[0010] 上述したように、画素回路 2aでは、ドライブトランジスタである TFT11のゲート印加 電圧を変化させることで、 EL発光素子 13に流れる電流値を制御している。

このとき、 pチャネルのドライブトランジスタのソースは電源電位 VCCに接続されてお り、この TFT11は常に飽和領域で動作している。よって、下記の式 1に示した値を持 っ定電流源となっている。

[0011] (数 1)

Ids= l/2 - μ (W/L) Cox (Vgs- | Vth | Ϋ

[0012] ここで、 μはキャリアの移動度を、 Coxは単位面積当たりのゲート容量を、 Wはゲート 幅を、 Lはゲート長を、 Vgsは TFT11のゲート 'ソース間電圧を、 Vthは TFT11のしきい 値をそれぞれ示している。

[0013] 単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光 するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子 が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流 を下げられるなどの点で、とりわけ大型 '高精細のディスプレイでは有利となる。

[0014] 図 3は、有機 EL素子の電流一電圧 (I-V)特性の経時変化を示す図である。図 3に おいて、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化 後の特性を示している。

[0015] 一般的に、有機 EL素子の I一 V特性は、図 3に示すように、時間が経過すると劣化し てしまう。

し力、しながら、図 2の 2トランジスタ駆動は定電流駆動のために有機 EL素子には上 述したように定電流が流れ続け、有機 EL素子の I V特性が劣化してもその発光輝度 は経時劣化することはない。

[0016] ところで、図 2の画素回路 2aは、 pチャネルの TFTにより構成されている力 nチヤネ ルの TFTにより構成することができれば、 TFT作製にぉレ、て従来のアモルファスシリ コン（a— Si)プロセスを用いることができるようになる。これにより、 TFT基板の低コスト 化が可能となる。

[0017] 次に、トランジスタを nチャネル TFTに置き換えた画素回路について考察する。

[0018] 図 4は、図 2の回路の pチャネル TFTを nチャネル TFTに置き換えた画素回路を示 す回路図である。

[0019] 図 4の画素回路 2bは、 nチャネル TFT21および TFT22、キャパシタ C21、発光素 子である有機 EL素子（〇LED) 23を有する。また、図 4において、 DTLはデータ線を

、 WSLは走査線をそれぞれ示している。

[0020] この画素回路 2bでは、ドライブトランジスタとして TFT21のドレイン側が電源電位 V

CCに接続され、ソースは EL素子 23のアノードに接続されており、ソースフォロワ一回 路を形成している。

[0021] 図 5は、初期状態におけるドライブトランジスタとしての TFT21と EL素子 23の動作 点を示す図である。図 5において、横軸は TFT21のドレイン 'ソース間電圧 Vdsを、 縦軸はドレイン 'ソース間電流 Idsをそれぞれ示してレ、る。

[0022] 図 5に示すように、ソース電圧はドライブトランジスタである TFT21と EL素子 23との 動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。

この TFT21は飽和領域で駆動されるので、動作点のソース電圧に対した Vgsに関 して上記式 1に示した方程式の電流値の電流 Idsを流す。

特許文献 1 : USP5, 684, 365

特許文献 2：特開平 8 - 234683号公報

発明の開示

発明が解決しょうとする課題

[0023] し力しながら、ここでも同様に EL素子の I V特性は経時劣化してしまう。図 6に示す ように、この経時劣化により動作点が変動してしまレ、、同じゲート電圧を印加していて もそのソース電圧は変動する。

これにより、ドライブトランジスタである TFT21のゲート'ソース間電圧 Vgsは変化し てしまい、流れる電流値が変動する。同時に EL素子 23に流れる電流値も変化する ので、 EL素子 23の I一 V特性が劣化すると、図 4のソースフォロワ一回路ではその発 光輝度は経時変化してしまう。

[0024] また、図 7に示すように、ドライブトランジスタとしての nチャネル TFT31のソースを接 地電位 GNDに接続し、ドレインを EL素子 33の力ソードに接続し、 EL素子 33のァノ ードを電源電位 VCCに接続する回路構成も考えられる。

[0025] この方式では、図 2の pチャネル TFTによる駆動と同様に、ソースの電位が固定され ており、ドライブトランジスタとして TFT31は定電流源として動作して、 EL素子 33の I - V特性の劣化による輝度変化も防止できる。

[0026] し力、しながら、この方式ではドライブトランジスタを EL素子の力ソード側に接続する 必要があり、この力ソード接続は新規にアノード '力ソードの電極の開発が必要であり 、現状の技術では非常に困難であるとされている。

以上より、従来の方式では輝度変化のない、 nチャネルトランジスタ使用の有機 EL 素子の開発はなされていなかった。

[0027] また、たとえ、輝度変化のなレ、、 nチャネルトランジスタ使用の有機 EL素子の開発が なされたとしても、 TFTトランジスタは一般的に移動度 μやしきい値 Vthのばらつきが 大きくことが特徴であることから、駆動トランジスタのゲートに同じ値の電圧が印加され ても、画素ごとに電流値は駆動トランジスタの移動度/ やしきい値 Vthによってばら っレ、てしまい、均一な画質を得ることができなレ、。

[0028] 本発明の目的は、発光素子の電流 -電圧特性が経時変化しても、輝度劣化の無い ソースフォロワ一出力が行え、 nチャネルトランジスタのソースフォロワ一回路が可能と なり、現状のアノード '力ソード電極を用いたままで、 nチャネルトランジスタを電気光 学素子の駆動素子として用いることができ、しかも、画素内部の能動素子のしきい値 や移動度のばらつきによらず均一で高品位の画像を表示することが可能な画素回路 、表示装置、および画素回路の駆動方法を提供することにある。

課題を解決するための手段 [0029] 上記目的を達成するため、本発明の第 1の観点は、流れる電流によって輝度が変 化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号 が供給されるデータ線と、第 1、第 2、第 3、および第 4のノードと、第 1および第 2の基 準電位と、所定の基準電流を供給する基準電流供給手段と、上記第 2のノードに接 続された電気的接続手段と、上記第 1のノードと上記第 2のノードとの間に接続された 画素容量素子と、上記電気的接続手段と上記第 4のノードとの間に接続された結合 容量素子と、第 1端子と第 2端子間で電流供給ラインを形成し、上記第 2のノードに接 続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動 トランジスタと、上記第 1のノードと上記第 3のノードとの間に接続された第 1のスィッチ と、上記第 3のノードと上記第 4のノードとの間に接続された第 2のスィッチと、上記第 1のノードと固定電位との間に接続された第 3のスィッチと、上記第 2のノードと所定の 電位線との間に接続された第 4のスィッチと、上記データ線と上記第 4のスィッチとの 間に接続された第 5のスィッチと、上記第 3のノードと上記基準電流供給手段との間 に接続された第 6のスィッチと、を有し、上記第 1の基準電位と第 2の基準電位との間 に、上記駆動トランジスタの電流供給ライン、上記第 1のノード、上記第 3のノード、上 記第 1のスィッチ、および上記電気光学素子が直列に接続されている。

[0030] 好適には、上記電気的接続手段は、上記第 2のノードと上記結合容量素子とを直 接接続する配線を含む。

[0031] 好適には、上記電気的接続手段は、上記第 2のノードと上記結合容量素子とを選 択的に接続する第 7のスィッチを含む。

[0032] 好適には、上記第 1のノードと上記電気光学素子との間に接続された第 7のスイツ チと、上記第 1のノードと上記データ線との間に接続された第 8のスィッチと、を含む。 また、上記第 1のノードと上記電気光学素子との間に接続された第 7のスィッチと、 上記第 1のノードと上記第 4のノードとの間に接続された第 8のスィッチと、を含む。

[0033] 好適には、上記所定の電位線は、上記データ線と共用されている。

[0034] また、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第 3のノー ドに接続され、ドレインが上記第 1の基準電位に接続されている。

[0035] 好適には、上記電気光学素子を駆動する場合、第 1ステージとして、上記第 1、第 2 、第 4、第 5および第 6のスィッチが非導通状態に保持された状態で、上記第 3のスィ ツチが導通状態に保持されて、上記第 1のノードが固定電位に接続され、第 2ステー ジとして、上記第 2、第 4、および上記第 6のスィッチが導通状態に保持されて、所定 電位を上記第 2のノードに入力させ、基準電流を上記第 3のノードに流し、画素容量 素子に所定電位を充電し、第 3ステージとして、上記第 2および第 6のスィッチが非導 通状態に保持され、さらに第 4のスィッチが非導通状態に保持され、上記第 5のスイツ チが導通状態に保持されて上記データ線を伝播されるデータが上記第 2のノードに 入力された後、上記第 5のスィッチが非導通状態に保持され、第 4ステージとして、上 記第 1のスィッチが導通状態に保持され、上記第 3のスィッチが非導通状態に保持さ れる。

[0036] また、好適には、上記電気光学素子を駆動する場合、第 1ステージとして、上記第 1 、第 2、第 4、第 5、第 6、および第 7のスィッチが非導通状態に保持された状態で、上 記第 3のスィッチが導通状態に保持されて、上記第 1のノードが固定電位に接続され 、第 2ステージとして、上記第 2、第 4、第 6、および第 7のスィッチが導通状態に保持 されて、上記データ線を伝播されるデータ電位を上記第 2のノードに入力させ、基準 電流を上記第 3のノードに流し、画素容量素子に所定電位を充電し、第 3ステージと して、上記第 2および第 6のスィッチが非導通状態に保持され、さらに第 4のスィッチ が非導通状態に保持され、上記第 5のスィッチが導通状態に保持されて上記データ 線を伝播されるデータが上記第第 4のノードを介して第 2のノードに入力された後、上 記第 5および第 7のスィッチが非導通状態に保持され、第 4ステージとして、上記第 1 のスィッチが導通状態に保持され、上記第 3のスィッチが非導通状態に保持される。

[0037] 本発明の第 2の観点は、マトリクス状に複数配列された画素回路と、上記画素回路 のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給され るデータ線と、第 1および第 2の基準電位と、を有し、所定の基準電流を供給する基 準電流供給手段と、上記画素回路は、流れる電流によって輝度が変化する電気光 学素子と、第 1、第 2、第 3、および第 4のノードと、上記第 2のノードに接続された電気 的接続手段と、上記第 1のノードと上記第 2のノードとの間に接続された画素容量素 子と、上記電気的接続手段と上記第 4のノードとの間に接続された結合容量素子と、 第 1端子と第 2端子間で電流供給ラインを形成し、上記第 2のノードに接続された制 御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジス タと、上記第 1のノードと上記第 3のノードとの間に接続された第 1のスィッチと、上記 第 3のノードと上記第 4のノードとの間に接続された第 2のスィッチと、上記第 1のノー ドと固定電位との間に接続された第 3のスィッチと、上記第 2のノードと所定の電位線 との間に接続された第 4のスィッチと、上記データ線と上記第 4のスィッチとの間に接 続された第 5のスィッチと、上記第 3のノードと上記基準電流供給手段との間に接続さ れた第 6のスィッチと、を有し、上記第 1の基準電位と第 2の基準電位との間に、上記 駆動トランジスタの電流供給ライン、上記第 1のノード、上記第 3のノード、上記第 1の スィッチ、および上記電気光学素子が直列に接続されている。

本発明の第 3の観点は、流れる電流によって輝度が変化する電気光学素子と、輝 度情報に応じたデータ信号が供給されるデータ線と、第 1、第 2、第 3、および第 4のノ ードと、第 1および第 2の基準電位と、所定の基準電流を供給する基準電流供給手 段と、上記第 2のノードに接続された電気的接続手段と、上記第 1のノードと上記第 2 のノードとの間に接続された画素容量素子と、上記電気的接続手段と上記第 4のノー ドとの間に接続された結合容量素子と、第 1端子と第 2端子間で電流供給ラインを形 成し、上記第 2のノードに接続された制御端子の電位に応じて上記電流供給ラインを 流れる電流を制御する駆動トランジスタと、上記第 1のノードと上記第 3のノードとの間 に接続された第 1のスィッチと、上記第 3のノードと上記第 4のノードとの間に接続され た第 2のスィッチと、上記第 1のノードと固定電位との間に接続された第 3のスィッチと 、上記第 2のノードと所定の電位線との間に接続された第 4のスィッチと、上記データ 線と上記第 4のスィッチとの間に接続された第 5のスィッチと、上記第 3のノードと上記 基準電流供給手段との間に接続された第 6のスィッチと、を有し、上記第 1の基準電 位と第 2の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第 1のノ ード、上記第 3のノード、上記第 1のスィッチ、および上記電気光学素子が直列に接 続されている画素回路の駆動方法であって、上記第 1、第 2、第 4、第 5および第 6の スィッチが非導通状態に保持した状態で、上記第 3のスィッチを導通状態に保持させ て、上記第 1のノードを固定電位に接続し、上記第 2、第 4、および上記第 6のスイツ チを導通状態に保持して、所定電位を上記第 2のノードに入力させ、基準電流を上 記第 3のノードに流し、画素容量素子に所定電位を充電し、上記第 2および第 6のス イッチを非導通状態に保持し、さらに第 4のスィッチを非導通状態に保持し、上記第 5 のスィッチを導通状態に保持し上記データ線を伝播されるデータを上記第 2のノード に入力させた後、上記第 5のスィッチを非導通状態に保持し、上記第 1のスィッチを 導通状態に保持し、上記第 3のスィッチを非導通状態に保持する。

[0039] 本発明によれば、たとえば電気光学素子の発光状態時は、第 1のスィッチがオン状 態 (導通状態）に保持され、第 2 第 7のスィッチがオフ状態 (非導通状態）に保持さ れる。

ドライブ (駆動）トランジスタは飽和領域で動作するように設計されており、電気光学 素子に流れる電流 Idsは、上記式 1で示される値をとる。

次に、第 1のスィッチがオフとなり、第 2、第 4一第 7のスィッチはオフ状態に保持さ れたままで、第 3のスィッチがオンする。

このとき、第 3のスィッチを介して電流が流れ、第 1のノードの電位は接地電位 GND まで下降する。そのため、電気光学素子に印加される電圧も OVとなり、電気光学素 子は発光しなくなる。

次に、第 3のスィッチがオン状態、第 1および第 5のスィッチがオフ状態に保持され たままで、第 2、第 4、第 6、第 7のスィッチがオンする。

これにより、たとえば所定電位 V0あるいはデータ線を伝播された入力電圧 Vinが 第 2のノードに入力し、これと並行して、基準電流供給手段により基準電流が第 3のノ ードに流れる。その結果、駆動トランジスタのゲート'ソース間電圧 Vgsが、結合容量 素子に充電される。

このとき、駆動トランジスタは飽和領域で動作することから、駆動トランジスタのグー ト 'ソース間電圧 Vgsは、移動度 μおよびしきい値 Vthを含んだ項となる。また、このと き、画素容量素子には V0または Vinが充電される。

[0040] 次に、第 2および第 6のスィッチがオフする。これによつて、駆動トランジスタのソース 電位（第 3のノードの電位）は、たとえば (V0または Vin— Vth)まで上昇する。

そして、さらに、第 3および第 7のスィッチがオン状態、第 1、第 2、第 6のスィッチが オフ状態に保持されたままで、第 5のスィッチがオンし、第 4のスィッチがオフする。第 5のスィッチがオンすることにより、第 5のスィッチを介してデータ線を伝播された入力 電圧 Vinが結合容量素子を通して駆動トランジスタのゲートに電圧 Δνをカップリング させる。

このカップリング量 Δνは、第 1のノードと第 2のノード間の電圧変化量 (駆動トランジ スタの Vgs)と、画素容量素子、結合容量素子、および駆動トランジスタの寄生容量に よって決まり、画素容量素子と寄生容量に比べて結合容量素子の容量を大きくすれ ば変化量のほぼ全てが駆動トランジスタのゲートにカップリングされ、駆動トランジスタ のゲート電位は（V0または Vin+Vgs)となる。

書き込み終了後、第 5および第 7のスィッチがオフし、さらに、第 1のスィッチがオン して、第 3のスィッチがオフする。

これによつて、駆動トランジスタのソース電位はー且接地電位 GNDに降下、その後 上昇し、電気光学素子にも電流が流れ始める。駆動トランジスタのソース電位は変動 するにも関わらず、そのゲート'ソース間には画素容量素子があり、また、画素容量素 子の容量を駆動トランジスタの寄生容量よりも大きくすることでゲート'ソース電位は常 に (Vin+Vgs)という一定値に保たれる。

このとき、駆動トランジスタは飽和領域で駆動するので、駆動トランジスタに流れる電 流値 Idsは式 1で示された値となり、それはゲート'ソース間電圧で決定される。この Id sは電気光学素子にも同様に流れ、電気光学素子は発光する。

発明の効果

本発明によれば、 EL発光素子の I一 V特性が経時変化しても、輝度劣化の無いソー スフォロワ一出力が行える。

nチャネルトランジスタのソースフォロワ一回路が可能となり、現状のアノード'カソー ド電極を用いたままで、 nチャネルトランジスタを EL発光素子の駆動素子として用い ること力 Sできる。

また、駆動トランジスタのしきい値のばらつきのみならず、移動度のばらつきも大幅 に抑えることができ、ュニフォーミティの均一な画質を得ることができる。

また、基準電流を流し駆動トランジスタのしきい値のばらつきのキャンセルを行って レ、ることらから、パネル毎にスィッチのオン、オフのタイミングの設定でしきい値をキヤ ンセルする必要がないため、タイミングの設定する工数を増加を抑えることができる。 また、画素内の容量設計が容易に行え、尚且つ容量は小さくすることができるので 画素面積を縮小することができ、パネルの高精細化が可能となる。

また、入力電圧を入力する時に電圧変化量のほぼ全てを駆動トランジスタのゲート にカップリングさせることができるので、画素ごとの電流値のバラツキを低減することが でき、均一な画質を得ることができる。

さらに駆動トランジスタのゲートに固定電位を入力して基準電流 Iref¾r流すことで画 素内に信号線からの入力電圧が入力されている時間を短くすることができ、画素に 高速に書き込むことができ、 3回書き込み方式のように 1Hを数分割して画素に書き込 むといった駆動方式にも対応することが可能となる。

また、 nチャネルのみで画素回路のトランジスタを構成することができ、 TFT作成に おいて a_Siプロセスを用いることができるようになる。これにより、 TFT基板の低コスト 化が可能となる。

図面の簡単な説明

[図 1]図 1は、一般的な有機 EL表示装置の構成を示すブロック図である。

[図 2]図 2は、図 1の画素回路の一構成例を示す回路図である。

[図 3]図 3は、有機 EL素子の電流一電圧 (I-V)特性の経時変化を示す図である。

[図 4]図 4は、図 2の回路の pチャネル TFTを nチャネル TFTに置き換えた画素回路を 示す回路図である。

[図 5]図 5は、初期状態におけるドライブトランジスタとしての TFTと EL素子の動作点 を示す図である。

[図 6]図 6は、経時変化後のドライブトランジスタとしての TFTと EL素子の動作点を示 す図である。

[図 7]図 7は、ドライブトランジスタとしての nチャネル TFTのソースを接地電位に接続 した画素回路を示す回路図である。

[図 8]図 8は、第 1の実施形態に係る画素回路を採用した有機 EL表示装置の構成を 示すブロック図である。 園 9]図 9は、図 8の有機 EL表示装置において第 1の実施形態に係る画素回路の具 体的な構成を示す回路図である。

[図 10]図 10A— Iは、図 9の回路の駆動方法を説明するためのタイミングチャートであ る。

[図 11]図 11Aおよび 11Bは、図 9の回路の駆動方法に係る動作を説明するための図 である。

[図 12]図 12Aおよび 12Bは、図 9の回路の駆動方法に係る動作を説明するための図 である。

[図 13]図 13は、図 9の回路の駆動方法に係る動作を説明するための図である。

[図 14]図 14は、図 9の回路の駆動方法に係る動作を説明するための図である。 園 15]図 15は、基準電流を駆動トランジスタのソースに供給する理由を説明するため の図である。

[図 16]図 16は、基準電流を駆動トランジスタのソースに供給する理由を説明するため の図である。

園 17]図 17は、基準電流を駆動トランジスタのソースに供給する理由を説明するため の図である。

[図 18]図 18は、基準電流を駆動トランジスタのソースに供給する理由を説明するため の図である。

園 19]図 19は、第 2の実施形態に係る画素回路の具体的な構成を示す回路図であ る。

[図 20]図 20A— Iは、図 19の回路の駆動方法を説明するためのタイミングチャートで ある。

[図 21]図 21は、第 3の実施形態に係る画素回路を採用した有機 EL表示装置の構成 を示すブロック図である。

園 22]図 21の有機 EL表示装置において第 3の実施形態に係る画素回路の具体的 な構成を示す回路図である。

[図 23]図 23A Hは、図 22の回路の駆動方法を説明するためのタイミングチャート である。 [図 24]図 24は、第 4の実施形態に係る画素回路の具体的な構成を示す回路図であ る。

[図 25]図 25A— Hは、図 24の回路の駆動方法を説明するためのタイミングチャート である。

[図 26]図 26は、第 5の実施形態に係る画素回路の具体的な構成を示す回路図であ る。

[図 27]図 27は、第 6の実施形態に係る画素回路の具体的な構成を示す回路図であ る。

[図 28]図 28A Kは、図 26の回路の動作を説明するためのタイミングチャートである

[図 29]図 29A Kは、図 27の回路のタイミングチャートである。

[図 30]図 30Aおよび 30Bは、図 26の回路の動作を説明するための図である。

[図 31]図 31Aおよび 31Bは、図 26の回路の動作を説明するための図である。

[図 32]図 32Aおよび 32Bは、図 26の回路の動作を説明するための図である。

[図 33]図 33Aおよび 33Bは、図 26の回路の動作を説明するための図である。

[図 34]図 34は、図 26の回路で基準電流を駆動トランジスタのソースに供給する理由 を説明するための図である。

園 35]図 35は、図 26の回路で基準電流を駆動トランジスタのソースに供給する理由 を説明するための図である。

園 36]図 36は、第 7の実施形態に係る画素回路の具体的な構成を示す回路図であ る。

園 37]図 37は、第 8の実施形態に係る画素回路の具体的な構成を示す回路図であ る。

[図 38]図 38A Kは、図 36の回路の動作を説明するためのタイミングチャートである [図 39]図 39A Kは、図 37の回路の動作を説明するためのタイミングチャートである

[図 40]図 40は、第 9の実施形態に係る画素回路の具体的な構成を示す回路図であ る。

[図 41]図 41は、第 10の実施形態に係る画素回路の具体的な構成を示す回路図で ある。

[図 42]図 42A Jは、図 40の回路の動作を説明するためのタイミングチャートである。

[図 43]図 43A Jは、図 41の回路の動作を説明するためのタイミングチャートである。

[図 44]図 44は、第 11の実施形態に係る画素回路の具体的な構成を示す回路図で ある。

[図 45]図 45は、第 12の実施形態に係る画素回路の具体的な構成を示す回路図で ある。

[図 46]図 46A Jは、図 44の回路の動作を説明するためのタイミングチャートである。

[図 47]図 47A Jは、図 45の回路の動作を説明するためのタイミングチャートである。 符号の説明

[0043] 100, 100A— 100J…表示装置、 101…画素回路（PXLC)、 102…画素アレイ部 、 103…水平セレクタ（HSEL)、 104…ライトスキャナ（WSCN)、 105…第 1のドライ ブスキャナ（DSCN1)、 106…第 2のドライブスキャナ（DSCN2)、 107…第 3のドライ ブスキャナ（DSCN3)、 108…第 4のドライブスキャナ（DSCN4)、 109…第 5のドライ ブスキャナ（DSCN5)、 110…第 6のドライブスキャナ（DSCN6)、 DTL101 DTL 10η…データ線、 WSL101— WSLlOm…走査線、 DSL101— DSLlOm, DSL1 11— DSLl lm, DSL121 DSL12m, DSL131— DSL13m, DSL141— DSL 14m, DSL151— DSL15m, DSL161 DSL16m…駆動線、 111…ドライブ（駆 動）トランジスタとしての TFT、 112…第 1のスィッチとしての TFT, 113…第 2のスイツ チとしての TFT、 114…第 3のスィッチとしての TFT, 115…第 4のスィッチとしての T FT, 116…第 5のスィッチとしての TFT、 117…第 6のスィッチとしての TFT、 118- · - 第 7のスィッチとしての TFT、 119…発光素子、 120…第 7または第 8のスィッチとして の TFT、 121…第 8または第 9のスィッチとしての TFT、 ND111…第 1のノード、 ND 112…第 2のノード、、 Νϋ113· · ·第 3のノード、 ND114…第 4のノード、。

発明を実施するための最良の形態

[0044] 以下、本発明の実施形態を添付図面に関連付けて説明する。 [0045] <第 1実施形態 >

図 8は、本第 1の実施形態に係る画素回路を採用した有機 EL表示装置の構成を 示すブロック図である。

図 9は、図 8の有機 EL表示装置において本第 1の実施形態に係る画素回路の具体 的な構成を示す回路図である。

[0046] この表示装置 100は、図 8および図 9に示すように、画素回路（PXLC) 101が m X nのマトリクス状に配列された画素アレイ部 102、水平セレクタ（HSEL) 103、ライトス キヤナ（WSCN) 104、第 1のドライブスキャナ（DSCN1) 105、第 2のドライブスキヤ ナ（DSCN2) 106、第 3のドライブスキャナ（DSCN3) 107、第 4のドライブスキャナ（ DSCN4) 108、第 5のドライブスキャナ（DSCN5) 109、第 6のドライブスキャナ（DS CN6) 110、リファレンス定電流源（RCIS) 111、水平セレクタ 103により選択され輝 度情報に応じたデータ信号が供給されるデータ線 DTL101— DTL10n、ライトスキ ャナ 104により選択駆動される走査線 WSL101— WSL10m、第 1のドライブスキヤ ナ 105により選択駆動される駆動線 DSL101— DSL10m、第 2のドライブスキャナ 1 06により選択駆動される駆動線 DSL111— DSLl lm、第 3のドライブスキャナ 107 により選択駆動される駆動線 DSL121— DSL12m、第 4のドライブスキャナ 108によ り選択駆動される駆動線 DSL131— DSL13m、第 5のドライブスキャナ 109により選 択駆動される駆動線 DSL141— DSL14m、第 6のドライブスキャナ 110により選択 駆動される駆動線 DSL151— DSL15m、および定電流源 111による基準電流 Iref が供給される基準電流供給線 ISL 101— ISL 1 Onを有する。

[0047] なお、画素アレイ部 102において、画素回路 101は m X nのマトリクス状に配列され る力 図 8においては図面の簡単化のために 2 (=m) X 3 (=n)のマトリクス状に配列 した ί列を示している。

また、図 9においても、図面の簡単化のために一つの画素回路の具体的な構成を 示している。

[0048] 本第 1の実施形態に係る画素回路 101は、図 9に示すように、 ηチャネル TFT111 一 TFT118、キャパシタ Cl l l， C112、有機 EL素子（〇LED：電気光学素子）から なる発光素子 119、第 1のノード ND111、第 2の ND112、第 3のノード ND113、お よび第 4のノード ND114を有する。

また、図 9において、 DTL101はデータ線を、 WSL101は走査線を、 DSL101, D SL111 , DSL121 , DSL131 , DSL141 , DSL151 iま馬区動 ,線をそれぞれ示してレヽ る。

これらの構成要素のうち、 TFT111が本発明に係る電界効果トランジスタ（ドライブ（ 駆動）トランジスタ）を構成し、 TFT112が第 1のスィッチを構成し、 TFT113が第 2の スィッチを構成し、 TFT114が第 3のスィッチを構成し、 TFT115が第 4のスィッチを 構成し、 TFT116が第 5のスィッチを構成し、 TFT117が第 6のスィッチを構成し、 T FT118が電気的接続手段としての第 7のスィッチを構成し、キャパシタ C111が本発 明に係る画素容量素子を構成し、キャパシタ C 112が本発明に係る結合容量素子を 構成している。

また、電源電圧 VCCの供給ライン (電源電位）が第 1の基準電位に相当し、接地電 位 GNDが第 2の基準電位に相当してレ、る。

また、本第 1の実施形態においては、データ線と所定電位線とが共用されている。 画素回路 101において、第 1の基準電位 (本実施形態では電源電位 VCC)と第 2の 基準電位 (本実施形態では接地電位 GND)との間に、ドライブトランジスタとしての T FT111、第 3のノード ND113、第 1のスィッチとしての TFT112、第 1のノード ND11 1、および発光素子（OLED) 119が直列に接続されてレ、る。

具体的には、発光素子 119の力ソードが接地電位 GNDに接続され、アノードが第 1のノード ND111に接続され、 TFT112のソースが第 1のノード ND111に接続され 、第 1のノード ND111と第 3のノード ND113との間に TFT112のソース'ドレインが 接続され、 TFT111のソースが第 3のノード ND113に接続され、 TFT111のドレイン が電源電位 VCCが接続されている。

そして、 TFT111のゲートが第 2のノード ND112に接続され、 TFT112のゲート力 S 第 2のドライブスキャナ 106により駆動される駆動線 DSL111に接続されてレ、る。 第 3のノード ND113と第 4のノード ND114との間に第 2のスィッチとしての TFT11 3のソース'ドレインが接続され、 TFT113のゲートが第 5のドライブスキャナ 109によ り駆動される駆動線 DSL141に接続されてレ、る。 第 3のスィッチとしての TFT114のドレインが第 1のノード ND111およびキャパシタ C111の第 1電極に接続され、ソースが固定電位 (本実施形態では接地電位 GND) に接続され、 TFT114のゲートが第 6のドライブスキャナにより駆動されるゲートが駆 動線 DSL151に接続されている。また、キャパシタ C111の第 2電極が第 2のノード N D112に接続されている。

第 2のノード ND112とキャパシタ C112の第 1電極に第 7のスィッチとしての TFT11 8のソース'ドレインが接続され、 TFT118の第 3のドライブスキャナにより駆動される ゲートが駆動線 DLS121に接続されている。

データ線（所定電位線） DTL101と第 2のノード ND112に第 4のスィッチとしての T FT115のソース'ドレインがそれぞれ接続され、 TFT115のゲートが第 4のドライブス キヤナ 108に駆動される駆動線 DSL131に接続されている。

データ線 DTL101と第 4のノード ND114に第 5のスィッチとしての TFT116のソー ス 'ドレインがそれぞれ接続されている。そして、 TFT116のゲートがライトスキャナ 10 4により駆動される走査線 WSL101に接続されている。

さらに、第 3のノード ND113と基準電流供給線 ISL101との間に第 6のスィッチとし ての TFT117のソース'ドレインがそれぞれ接続されている。そして、 TFT117のゲ 一トが第 1のドライブスキャナ 105により駆動される駆動線 DSL101に接続されている

[0050] このように、本実施形態に係る画素回路 101は、ドライブトランジスタとしての TFT1 11のゲート'ソース間に画素容量としてのキャパシタ C111が接続され、非発光期間 に TFT111のソース側電位をスィッチトランジスタとしての TFT114を介して固定電 位に接続し、かつ、 TFT111のソース（第 3のノード ND13)に所定の基準電流（たと えば 2 μ A) Irefを所定のタイミングで供給して、基準電流 Irefに相当する電圧を保持 し、その電圧を中心して入力信号電圧をカップリングさせることで、移動度のばらつき のセンター値を中心に EL発光素子 19を駆動し、ドライブトランジスタとしての TFT11 1の移動度ばらつきによりュニフォーミティばらつきを抑制した画質を得るように構成 されている。

[0051] 次に、上記構成の動作を、画素回路の動作を中心に、図 10A— I並びに図 11，図 12A, B、および図 13,図 14に関連付けて説明する。

なお、図 10Aは画素配列の第 1行目の駆動線 DSL131に印加される駆動信号 ds〔 4〕を、図 10Bは画素配列の第 1行目の操作線 WSL101に印加される走査信号 ws〔 1]を、図 10Cは画素配列の第 1行目の駆動線 DSL121に印加される駆動信号 ds〔3 〕を、図 10Dは画素配列の第 1行目の駆動線 DSL141に印加される駆動信号 ds [5] を、図 10Eは画素配列の第 1行目の駆動線 DSL151に印加される駆動信号 ds〔6〕 を、図 10Fは画素配列の第 1行目の駆動線 DSL111に印加される駆動信号 ds [2] を、図 10Gは画素配列の第 1行目の駆動線 DSL101に印加される駆動信号 ds〔l〕 を、図 10Hはドライブトランジスタとしての TFT111のゲート電位 Vgl l lを、図 101は 第 1のノード ND111の電位 VND111をそれぞれ示してレ、る。

[0052] まず、通常の EL発光素子 119の発光状態時は、図 10A— Gに示すように、ライトス キヤナ 104より走査線 WSL101への走查信号 ws〔1〕がローレベルに設定され、ドラ イブスキャナ 105により駆動線 DSL101への駆動信号 ds〔1〕がローレベルに設定さ れ、ドライブスキャナ 107により駆動線 DSL121への駆動信号 ds〔3〕がローレベルに 設定され、ドライブスキャナ 108により駆動線 DSL131への駆動信号 ds〔4〕がローレ ベルに設定され、ドライブスキャナ 109により駆動線 DSL141への駆動信号 ds〔5〕が ローレベルに設定され、ドライブスキャナ 110により駆動線 DSL151への駆動信号 ds 〔6〕がローレベルに設定され、ドライブスキャナ 106により駆動線 DSL111への駆動 信号 ds〔2〕のみが選択的にハイレベルに設定される。

その結果、画素回路 101においては、図 11Aに示すように、 TFT112がオン状態（ 導通状態）に保持され、 TFT113— TFT118がオフ状態（非導通状態）に保持され る。

ドライブトランジスタ 111は飽和領域で動作するように設計されており、 EL発光素子 119に流れる電流 Idsは、上記式 1で示される値をとる。

[0053] 次に、 EL発光素子 119の非発光期間において、図 10A Gに示すように、ライトス キヤナ 104より走査線 WSL101への走查信号 ws〔1〕がローレベルに保持され、ドラ イブスキャナ 105により駆動線 DSL101への駆動信号 ds〔1〕がローレベルに保持さ れ、ドライブスキャナ 106により駆動線 DSL111への駆動信号 ds〔2〕がローレベルに 切り替えられ、ドライブスキャナ 107により駆動線 DSL121への駆動信号 ds〔3〕が口 一レベルに保持され、ドライブスキャナ 108により駆動線 DSL131への駆動信号 ds〔 4〕がローレベルに保持され、ドライブスキャナ 109により駆動線 DSL141への駆動信 号 ds〔5〕がローレベルに保持され、ドライブスキャナ 110により駆動線 DSL151への 駆動信号 ds〔6〕が選択的にハイレベルに設定される。

その結果、画素回路 101においては、図 11Bに示すように、 TFT112がオフとなり 、 TFT113, TFT115— TFT118はオフ状態に保持されたままで、 TFT114がオン する。

このとき、 TFT114を介して電流が流れ、図 10H，Iに示すように、第 1のノード ND1 11の電位 VNDlllは接地電位 GNDまで下降する。そのため、 EL発光素子 119に 印加される電圧も 0Vとなり、 EL発光素子 119は発光しなくなる。

次に、図 10A— Gに示すように、ライトスキャナ 104より走査線 WSL101への走查 信号 ws〔l〕がローレベルに保持され、ドライブスキャナ 106により駆動線 DSL111へ の駆動信号 ds〔2〕がローレベルに保持され、ドライブスキャナ 110により駆動線 DSL 151への駆動信号 ds〔6〕がハイレベルに保持された状態で、ドライブスキャナ 105に よる駆動線 DSL101への駆動信号 ds〔1〕、ドライブスキャナ 107による駆動線 DSL1 21への駆動信号 ds〔3〕、ドライブスキャナ 108による駆動線 DSL131への駆動信号 ds〔4〕、ドライブスキャナ 109により駆動線 DSL141への駆動信号 ds〔5〕がそれぞれ 選択的にハイレベルに設定される。

その結果、画素回路 101においては、図 12Aに示すように、 TFT114がオン状態、 TFT112, 116力 S才フ状態に保持されたままで、 TFT113, TFT115, TFT117, T FT118がオンする。

これにより、 TFT115を介してデータ線 DTL101を伝播された入力電圧 Vinが第 2 のノード ND112に入力し、これと並行して、定電流源 111により基準電流供給線 IS L101に供給された基準電流 Iref (たとえば 2 μ A)が第 3のノード ND113に流れる。 その結果、ドライブトランジスタとしての TFT111のゲート'ソース間電圧 Vgsが、キヤ パシタ C112に充電される。

このとき、 TFT111は飽和領域で動作することから、下記の式（2)で示すように、 T FT111のゲート'ソース間電圧 Vgsは、移動度/ iおよびしきい値 Vthを含んだ項とな る。また、このとき、キャパシタ C111には Vinが充電される。

[0055] (数 2)

Vgs =Vth+ { 2Ids/ ( x (W/L) Cox) }² - - - (2)

[0056] 次に、キャパシタ C111には Vinが充電された後、図 10A Gに示すように、ライトス キヤナ 104より走査線 WSL101への走查信号 ws〔1〕がローレベルに保持され、ドラ イブスキャナ 106により駆動線 DSL111への駆動信号 ds〔2〕がローレベルに保持さ れ、ドライブスキャナ 107により駆動線 DSL121への駆動信号 ds〔3〕がハイレベルに 保持され、ドライブスキャナ 108により駆動線 DSL131への駆動信号 ds〔4〕カ 、ィレ ベルに保持され、ドライブスキャナ 110により駆動線 DSL151への駆動信号 ds〔6〕が ハイレベルに保持された状態で、ドライブスキャナ 105により駆動線 DSL101への駆 動信号 ds〔1〕がローレベルに、ドライブスキャナ 109により駆動線 DSL141への駆動 信号 ds〔4〕がローレベルにそれぞれ選択的に設定される。

その結果、画素回路 101においては、図 12Aの状態から、 TFT113, TFT117力 S オフする。これによつて、 TFT111のソース電位（第 3のノード ND113の電位）は、 ( Vin— Vth)まで上昇する。

[0057] そして、さらに、ライトスキャナ 104より走査線 WSL101への走査信号 ws〔1〕がハイ レベルに切り替えられ、ドライブスキャナ 108により駆動線 DSL131への駆動信号 ds 〔4〕がローレベルに切り替えられる。

その結果、画素回路 101においては、図 12Bに示すように、 TFT114, TFT118 がオン状態、 TFT112, TFT113, TFT117がオフ状態に保持されたままで、 TFT 116力オンし、 TFT115がオフする。

TFT116がオンすることにより、 TFT116を介してデータ線 DTL101を伝播された 入力電圧 Vinがキャパシタ CI 12を通して TFT111のゲートに電圧 Δνをカップリン グさせる。

このカップリング量 Δ Vは、第 1のノード ND111と第 2のノード ND112間の電圧変 ィ匕量（TFTl l lの Vgs)と、キャパシタ Cl l l、 C112、および TFT111の寄生容量 C 113によって決まり、キャパシタ CI 11と寄生容量 CI 13に比べてキャパシタ CI 12の 容量を大きくすれば変化量のほぼ全てが TFT111のゲートにカップリングされ、 TFT 111のゲート電位は（Vin + Vgs)となる。

[0058] 書き込み終了後、図 10A— Gに示すように、ライトスキャナ 104より走査線 WSL10 1への走查信号 ws〔1〕がローレベルに切り替えられ、ドライブスキャナ 107により駆動 線 DSL121への駆動信号 ds〔3〕がローレベルに切り替えられ、さらに、ドライブスキヤ ナ 106により駆動線 DSL111への駆動信号 ds〔2〕がハイレベルに切り替えられ、ドラ イブスキャナ 110により駆動線 DSL151への駆動信号 ds〔6〕がローレベルに切り替 られる。

これにより、画素回路 101におレヽて ίま、図 13に示すように、 TFT116, TFT118力 S オフし、さらに、 TFT112がオンして、 TFT114がオフする。

これによつて、 TFT111のソース電位はー且接地電位 GNDに降下、その後上昇し 、 EL発光素子 119にも電流が流れ始める。 TFT111のソース電位は変動するにも関 わらず、そのゲート'ソース間にはキャパシタ C111があり、また、キャパシタ C111の 容量を TFT111の寄生容量 C113よりも大きくすることでゲート'ソース電位は常に（ Vin+Vgs)とレ、う一定値に保たれる。

このとき、 TFT111は飽和領域で駆動するので、 TFT111に流れる電流値 Idsは式 1で示された値となり、それはゲート'ソース間電圧で決定される。この Idsは EL発光 素子 119にも同様に流れ、 EL発光素子 119は発光する。

[0059] この EL発光素子 119を含む画素回路 101の等価回路は図 14に示すようになって いるため、 TFT111のソース電位は、 EL発光素子 119に電流 Idsが流れるゲート電 位まで上昇する。この電位上昇に伴い、キャパシタ C111を介して TFT111のゲート 電位も同様に上昇する。

これにより、前述した通り TFT111のゲート'ソース間電位は一定に保たれる。

[0060] ここで、基準電流 Irefについて考える。

上述したように、基準電流 Irefを流すことによって、 TFT111のゲート'ソース間電 圧を式 2で表された値とする。

し力、し、 lref = 0のときは、ゲート'ソース間電圧は Vthとはならなレ、。なぜなら、ゲー ト 'ソース間電圧が Vthとなっても、 TFT111にはわずかにリーク電流が流れてしまう ため、図 15に示すように、 TFT111のソース電圧は Vccまで上昇してしまうからである

TFT1 11のゲート'ソース間電圧を Vthとするには、 TFT113をオンしてレ、る期間を 調節してゲート'ソース間電圧が Vthとなったところでオフしなくてはならず、実デバイ スにおいてこのタイミングはパネル毎に調節しなければならない。

本実施形態にように、基準電流 Irefを流さない場合には、 TFT113のタイミングを 調節して、ゲート'ソース間電圧を Vthに設定できたとしても、たとえば移動度が異な る画素 Aと Bにおいて、同じ入力電圧 Vinが印加されているときも、式 1に従い移動度 μによって、図 16に示すように、電流 Idsのばらつきが発生しその画素の輝度が異な つてしまう。つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラッ キを受けてしまい、ュニフォーミティはバラつき、画質は悪化してしまう。

し力、しながら、本実施形態にように、一定量の基準電流 Irefを電流を流すことで、図 17に示すように、 TFT113のオン 'オフのタイミングによらず TFT111のゲート'ソー ス間電圧を式 2に示される一定値に決定することができ、移動度が異なる画素 Aと B においても、図 18に示すように、電流 Idsldsのばらつきを小さく抑えることができるの で、ュニフォーミティのバラツキも抑えることができる。

[0061] さらに、従来のソースフォロアの問題点に踏まえて本実施形態の回路について考え る。本回路においても、 EL発光素子 119は発光時間が長くなるに従レ、、その I-V特 性は劣化する。そのため TFT111が同じ電流値を流したとしても、 EL発光素子 119 に印加される電位は変化し、第 1のノード ND111の電位 VND111は下降する。 し力 ながら、本回路では、 TFT111のゲート'ソース間電位が一定に保たれたまま 第 1のノード ND111の電位 VND111は下降するので、 TFT111に流れる電流は変 化しない。

よって、 EL発光素子 119に流れる電流も変化せず、 EL発光素子 119の I - V特性 が劣化しても、ゲート'ソース間電圧に相当した電流が常に流れつづけ、従来の問題 は解決できる。

[0062] 以上説明したように、本第 1の実施形態によれば、電圧駆動型 TFTアクティブマトリ タス有機 ELディスプレイにおレ、て、ドライブトランジスタとしての TFT111のゲートとソ ース間にキャパシタ C 111を接続し、 TFT111のソース側（第 1のノード ND 111 )を T FT114を通して固定電位（本実施形態では GND)に接続するようにし、かつ、 TFT 111のソース（第 3のノード ND13)に所定の基準電流（たとえば 2 μ A) Irefを所定の タイミングで供給して、基準電流 Irefに相当する電圧を保持し、その電圧を中心して 入力信号電圧をカップリングさせることで、移動度のばらつきのセンター値を中心に E L発光素子 19を駆動するように構成したことから、以下の効果を得ることができる。

[0063] すなわち、 EL発光素子の I一 V特性が経時変化しても、輝度劣化の無いソースフォ ロワ一出力が行える。

nチャネルトランジスタのソースフォロワ一回路が可能となり、現状のアノード'カソー ド電極を用いたままで、 nチャネルトランジスタを EL発光素子の駆動素子として用い ること力 Sできる。

また、駆動トランジスタのしきい値のばらつきのみならず、移動度のばらつきも大幅 に抑えることができ、ュニフォーミティの均一な画質を得ることができる。

また、基準電流を流し駆動トランジスタのしきい値のばらつきのキャンセルを行って レヽること力ら、パネル毎にスィッチのオン、オフのタイミングの設定でしきい値をキャン セルする必要がないため、タイミングの設定する工数を増加を抑えることができる。 また、 nチャネルのみで画素回路のトランジスタを構成することができ、 TFT作成に おいて a_Siプロセスを用いることができるようになる。これにより、 TFT基板の低コスト 化が可能となる。

[0064] <第 2実施形態 >

図 19は、本第 2の実施形態に係る画素回路の具体的な構成を示す回路図である。 また、図 20は、図 19の回路のタイミングチャートである。

[0065] 本第 2の実施形態が上述した第 1の実施形態と異なる点は、第 4のスィッチとしての TFT115が接続される所定の電位線をデータ線 DTLと共用せずに、別に設けたこと にある。

[0066] その他の構成は第 1の実施形態と同様であり、ここでは、構成および機能に関する 詳細な説明は省略する。

[0067] 本第 2の実施形態では、ドライバトランジスタとしての TFT111のソースに基準電流 I refを流す際に TFT111のゲート電圧に入力電圧 Vinを入力するのではなぐ固定電 位 V0を入力する。固定電位 V0を入力して基準電流 Irefを流すことによって画素内に Vinが入力されている時間を短くすることができ、画素に高速に書き込むことができる このため、たとえば 3回書き込み方式のように 1Hを数分割して画素に書き込むとい つた駆動方式にも対応することができるようになる。

[0068] ぐ第 3実施形態 >

図 21は、本第 3の実施形態に係る画素回路を採用した有機 EL表示装置の構成を 示すブロック図である。

図 22は、図 21の有機 EL表示装置において本第 3の実施形態に係る画素回路の 具体的な構成を示す回路図である。また、図 23A Hは、図 22の回路のタイミング チャートである。

[0069] 本第 3の実施形態が第 1の実施形態と異なる点は、キャパシタ C112の第 1電極と 第 2のノード ND112とを接続する電気的接続手段を、両者間を選択的に接続するス イッチ 118により構成する代わり、電気配線により直接接続するようにしたことにある。 その結果、第 3のドライブスキャナ 107と駆動線 DSL121が不要となっている。

[0070] その他の構成は、上述した第 2の実施形態と同様である。

[0071] 本第 3の実施形態によれば、上述した第 1の実施形態の効果に加えて、画素回路 内の素子数を低減することができ、回路構成を簡単化できる利点がある。

[0072] <第 4実施形態 >

図 24は、本第 4の実施形態に係る画素回路の具体的な構成を示す回路図である。 また、図 25A— Hは、図 24の回路のタイミングチャートである。

[0073] 本第 4の実施形態が上述した第 3の実施形態と異なる点は、第 4のスィッチとしての

TFT115が接続される所定の電位線をデータ線 DTLと共用せずに、別に設けたこと にある。

[0074] その他の構成は第 1の実施形態と同様であり、ここでは、構成および機能に関する 詳細な説明は省略する。

[0075] 本第 4の実施形態では、ドライバトランジスタとしての TFT111のソースに基準電流 I refを流す際に TFT111のゲート電圧に入力電圧 Vinを入力するのではなぐ固定電 位 V0を入力する。固定電位 V0を入力して基準電流 Irefを流すことによって画素内に Vinが入力されている時間を短くすることができ、画素に高速に書き込むことができる このため、たとえば 3回書き込み方式のように 1Hを数分割して画素に書き込むとい つた駆動方式にも対応することができるようになる。

[0076] ぐ第 5実施形態および第 6実施形態 >

図 26は、本第 5の実施形態に係る画素回路の具体的な構成を示す回路図である。 また、図 27は、本第 6の実施形態に係る画素回路の具体的な構成を示す回路図で ある。

[0077] 本第 5の実施形態が上述した第 1の実施形態と異なる点は、第 1のノード ND111と 発光素子 119のアノードとの間に第 8のスィッチとしての TFT120を揷入し、かつ、第 1のノード ND111とデータ線 DTL101を第 9のスィッチとしての TFT121により接続 し、 TFT114のソースを固定電位 VOに接続したことにある。

そして、 TFT120のゲートが第 7のドライブスキャナ（DSCN7) 122により駆動され る駆動線 DSL161 (— 16m)に接続され、 TFT121のゲートが第 8のドライブスキャナ (DSCN8) 123により駆動される駆動線 DSL171 (— 17m)に接続されている。

[0078] また、第 6の実施形態と第 5の実施形態が異なる点は、 TFT121が第 1のノード ND 111をデータ線 DTL101と選択的に接続する代わりに、第 1のノード ND111を第 4 のノード ND114と選択的に接続するようにしたことにある。

[0079] 第 5および第 6の実施形態は基本的には、同様に動作する。

図 28A Kおよび図 29A Kにその動作例のタイミングチャートを示す。 なお、図 28A,図 29Aは画素配列の第 1行目の駆動線 DSL131に印加される駆 動信号 ds〔4〕を、図 28B,図 29Bは画素配列の第 1行目の操作線 WSL101に印加 される走查信号 ws〔l〕を、図 28C,図 29Cは画素配列の第 1行目の駆動線 DSL12 1に印加される駆動信号 ds〔3〕を、図 28D，図 29Dは画素配列の第 1行目の駆動線 DSL141に印加される駆動信号 ds〔5〕を、図 28E,図 29Eは画素配列の第 1行目の 駆動線 DSL111に印加される駆動信号 ds〔2〕を、図 28F,図 29Fは画素配列の第 1 行目の駆動線 DSL101に印加される駆動信号 ds〔l〕を、図 28G,図 29Gは画素配 列の第 1行目の駆動線 DSL161に印加される駆動信号 ds〔7〕を、図 28H,図 29H は画素配列の第 1行目の駆動線 DSL141に印加される駆動信号 ds〔6〕を、図 281, 図 291は画素配列の第 1行目の駆動線 DSL171に印加される駆動信号 ds〔8〕を、図 28J,図 29Jはドライブトランジスタとしての TFT111のゲート電位 Vgl l lを、図 28K， 図 29Κは第 1のノード ND111の電位 VND111をそれぞれ示している。

[0080] 以下に、図 26の回路の動作を図 30Α， Β、図 31A, Β、図 32Α， Β、および図 33Α , Βに関連付けて説明する。

[0081] まず、通常の EL発光素子 119の発光状態は図 30Αに示すように、 TFT112と TF T120がオンした状態である。

次に、 EL発光素子 119の非発光期間において、図 30Βに示すように、 TFT112を オンしたままで TFT120をオフする

このとき、 EL発光素子 119には電流が供給されなくなり、発光しなくなる。

[0082] 次に、図 31Αίこ示すよう ίこ、丁 F115、 TFT118,丁 F丁 113、および TF丁 117を才ン して駆動トランジスタである TFT111のゲートに入力電圧（Vin)を入力し、電流源から 電流 Iref¾r流すことによって、駆動トランジスタのゲートソース間電圧 Vgsをキャパシタ Cl l l , C112に充電する。このとき、 TFT114は飽和領域で動作するので、 Vgsは式 3で示すように 、 Vthを含んだ項となる。

[0083] (数 3)

Vgs=Vth+[2I/( μ (W/L)Cox]^1/2 …（3)

[0084] キャパシタ Cl l l, C112に Vgsが充電された後に TFT113, TFT112オフする。こ れによってキャパシタ CI 11， CI 12に充電されてレ、る電圧を Vgsに確定させる。 その後、図 31Bに示すように、 TFT117をオフして電流の供給を止めることで TFT

111のソース電位は Vin- Vthまで上昇する。

さらに、図 32Aに示すように、 TFT115をオフして TFT116と TFT121をオンする。 TFT116と TFT121をオンすることで Vinをキャパシタ Cl l l, C112を通して駆動ト ランジスタである TFT111のゲートに電圧 Δνをカップリングさせる。このカップリング 量 ΔΥは図中 Α点、 B点の電圧変化量 (Vgs)とキャパシタ Cl l l , C112の容量 C1 , C2の禾 TFT111の寄生容量 C3の比によって決まり（式 4)、 C3に比べて Cl、 C2 の和を大きくすれば変化量のほぼ全てが TFT111のゲートにカップリングされ、 TFT 111のゲート電位は Vin+Vgsとなる。

[0085] (数 4)

A V= A V + A V = { (Cl + C2) / (C1 + C2 + C3) } -Vgs

1 2

…(

[0086] 書き込みが終了した後に、図 32Bに示すように、 TFT121をオフして TFT114をォ ンする。

TFT1 14は V0という固定電位に接続されており、オンすることによってノード ND11 2の電圧変化量 (V0-Vin)をキャパシタ CI 11を通して TFT11のゲートに再びカップ リングさせる。このカップリング量 A Vはノード ND112の電圧変化量と C1と C3の和と

3

C2との比によって決まる（式 5)。この比をひとすると、 TFT1 11のゲート電位は（1- α ) Vin+Vgs+ a VOとなり、キャパシタ CI 11に保持されている電圧は Vgs力ら（1_ α ) (V in-VO)だけ増加する。

[0087] (数 5)

A V= { C1/ (C1 + C2 + C3) } - (V —V ) = a …（5)

0 in

[0088] その後、図 33Aに示すように、 TFT116, TFT118をオフして、 TFT112, TFT12 0をオン、 TFT1 14をオフする。これによつて TFT111のソース電位は一旦 V0レベル になり、その後 EL発光素子 119に電流が流れ始める。 TFT111のソース電位は変 動するにも関わらず、ゲートソース間にはキャパシタ C111があり、キャパシタ C11 1の 容量 C1を寄生容量 C3よりも大きくすることでゲートソース電位は常に一定値に保た れる。

このとき、 TFT111は飽和領域で駆動するので、 TFT111に流れる電流値 Idsは式 1で示された値となり、それはゲートソース間電圧で決定される。この Idsは EL発光素 子 119にも同様に流れ、 EL発光素子 119は発光する。

素子の等価回路は図 33Bに示すようになつているため、 TFT11 1のソース電圧は E L発光素子 119に電流 Idsが流れるゲート電位まで上昇する。この電位上昇に伴い、 キャパシタ C111を介して TFT111のゲート電位も同様に上昇する。これにより、前述 した通り TFT111のゲートソース電位は一定に保たれることになり、 EL発光素子 119 が経時劣化して TFT111のソース電位が変化してもゲートソース間電圧は一定のま まで EL発光素子 119に流れる電流値は変化することはなレ、。

[0089] ここで、キャパシタ C111 ,〇112の容量〇1、 C2について考える。

まず C1と C2の和は、 C1+C2》C3としなくてはならなレ、。 C3に比べ非常に大きくす ることでノード ND111、 ND112の電位変化量の全てを TFT111のゲートにカツプリ ングさせることができる。

このとき、 TFT111に流れる電流値は式 1で示される値となり、図 34のように TFT1 11のゲートソース間電圧は Irei¾r流す電圧からひ (V0-Vin)という一定値だけ大きく なり、移動度が異なる画素 Aと Bにおいても、 Idsのバラツキを小さく抑えることができる ので、ュニフォーミティのバラツキも抑えることができる。

し力、し、 C1+C2を小さくしてしまうと、ノード ND111、 ND112の電圧変化量は全て カップリングされず、ゲインをもってしまう。このゲインを ;3とすると、 TFT111に流れる 電流量は式 6で表され、 T10のゲートソース間電圧は Iref¾r流す電圧から Vin+ ( -1) Vgsという値だけ大きくなるのだ力 Vgsは画素ごとに異なる値であるために、 Idsのバ ラツキを小さく抑えることができなくなる（図 35)。これより、 C1+C2は C3に比べ大きくと らなければならない。

[0090] (数 6)

A V= {C1/ (C1 +C2 + C3) } -V …（6)

gs

[0091] 次に C1の大きさについて考える。

C1は TFT111の寄生容量 C3に比べて非常に大きくなければならない。もし C1が C3と同じレベルならば、 TFT114のソース電位の変動がキャパシタ CI 11を通じて T FT114のゲートにカップリングされてしまレ、、キャパシタ CI 11に保持されてレ、る電圧 が変動してしまう。このため、 TFT111は一定量の電流を流すことができなくなり、画 素ごとにバラツキが生じてしまう。これより、 C1は TFT111の寄生容量 C3に比べて非 常に大きくとらなければならない。

[0092] さらに、 C2について考える。 C2》C1であるとすると、 TFT114をオンして V0_Vinと レ、う電圧変化をキャパシタ CI 11を通して TFT111のゲートにカップリングさせる際に 、キャパシタ CI 11に保持されてレ、る電位差は Iref¾rTFTl 11に流して保持された V gsとレ、う電位力 Vin-VOとレ、う一定値だけ増加するので、移動度が異なる画素 Aと B においても、 Idsのバラツキを小さく抑えることができ、ュニフォーミティのバラツキも抑 えることができる。

しかしながら、 C2》C1とすると、 Idsのバラツキを小さく抑えることができず、ュニフ ォーミティのバラツキも抑えることができなレ、。

次に、 C2《C1とすると TFT114をオンした際に、 V0_Vinという電圧変化が全てキ ャパシタ C111を通して TFT111のゲートにカップリングされてしまうので、キャパシタ C111に保持されている電圧は Vgsから全く変化しない。これより、 EL発光素子 119 には入力電圧に関わらず Irefという一定電流しか流すことができないので画素はラス ター表示しかできない。

以上より、 C1と C2の大きさは同レベルに設定し、 TFT114をオンすることによるカツ プリングにおいて一定のゲインを持たせる必要がある。

ここで前述のように C3は TFT114の寄生容量であり、その大きさは数 10—数 lOOfF のオーダーであるが、 Cl、 C2、 C3の関係は、 C2》C3、 C1》C3であり、且つ C1と C 2は同レベルでなければならないので Cl、 C2はそれぞれ数 lOOfF—数 pFという大き さでよレ、。これより、画素内という限られた大きさの中に容量を容易に設定することが でき、従来の問題点であった画素ごとに電流値がばらついてしまい画素ムラとなって しまうという問題点も克服することができる。

[0093] <第 7実施形態および第 8実施形態 >

図 36は、本第 7の実施形態に係る画素回路の具体的な構成を示す回路図である。 図 37は、本第 8の実施形態に係る画素回路の具体的な構成を示す回路図である。

[0094] 本第 7の実施形態が上述した第 5の実施形態と異なる点は、第 4のスィッチとしての TFT115が接続される所定の電位線をデータ線 DTLと共用せずに、別に設けたこと ある。

同様に、本第 8の実施形態が上述した第 6の実施形態と異なる点は、第 4のスィッチ としての TFT115が接続される所定の電位線をデータ線 DTLと共用せずに、別に設 けたことある。 [0095] その他の構成は第 5および第 6の実施形骸と同様であり、ここでは、構成および機 能に関する詳細な説明は省略する。

[0096] 第 7および第 8の実施形態は基本的には、同様に動作する。

図 38A Kおよび図 39A Kにその動作例のタイミングチャートを示す。

[0097] 本第 4の実施形態では、ドライバトランジスタとしての TFT111のソースに基準電流 I refを流す際に TFT111のゲート電圧に入力電圧 Vinを入力するのではなぐ固定電 位 V0を入力する。固定電位 V0を入力して基準電流 Irefを流すことによって画素内に Vinが入力されている時間を短くすることができ、画素に高速に書き込むことができる このため、たとえば 3回書き込み方式のように 1Hを数分割して画素に書き込むとい つた駆動方式にも対応することができるようになる。

[0098] ぐ第 9実施形態および第 10実施形態 >

図 40は、本第 9の実施形態に係る画素回路の具体的な構成を示す回路図である。 図 41は、本第 10の実施形態に係る画素回路の具体的な構成を示す回路図である。

[0099] 本第 9の実施形態が第 5の実施形態と異なる点は、キャパシタ C112の第 1電極と 第 2のノード ND112とを接続する電気的接続手段を、両者間を選択的に接続するス イッチ 118により構成する代わり、電気配線により直接接続するようにしたことにある。 本第 10の実施形態が第 6の実施形態と異なる点は、キャパシタ C112の第 1電極と 第 2のノード ND112とを接続する電気的接続手段を、両者間を選択的に接続するス イッチ 118により構成する代わり、電気配線により直接接続するようにしたことにある。 その結果、第 3のドライブスキャナ 107と駆動線 DSL121が不要となっている。

[0100] その他の構成は、上述した第 5および第 6の実施形態と同様である。

第 9および第 10の実施形態は基本的には、同様に動作する。

図 42A Jおよび図 43A— Jにその動作例のタイミングチャートを示す。

[0101] 本第 9および第 10の実施形態によれば、上述した第 5および第 6の実施形態の効 果に加えて、画素回路内の素子数を低減することができ、回路構成を簡単化できる 利点がある。

[0102] ぐ第 11実施形態および第 12実施形態 > 図 44は、本第 11の実施形態に係る画素回路の具体的な構成を示す回路図である 。図 45は、本第 12の実施形態に係る画素回路の具体的な構成を示す回路図である

[0103] 本第 11の実施形態が第 7の実施形態と異なる点は、キャパシタ C112の第 1電極と 第 2のノード ND112とを接続する電気的接続手段を、両者間を選択的に接続するス イッチ 118により構成する代わり、電気配線により直接接続するようにしたことにある。 本第 12の実施形態が第 8の実施形態と異なる点は、キャパシタ C112の第 1電極と 第 2のノード ND112とを接続する電気的接続手段を、両者間を選択的に接続するス イッチ 118により構成する代わり、電気配線により直接接続するようにしたことにある。 その結果、第 3のドライブスキャナ 107と駆動線 DSL121が不要となっている。

[0104] その他の構成は、上述した第 7および第 8の実施形態と同様である。

[0105] その他の構成は、上述した第 7および第 8の実施形態と同様である。

第 11および第 12の実施形態は基本的には、同様に動作する。

図 46A— Jおよび図 47A— Jにその動作例のタイミングチャートを示す。

[0106] 本第 11および第 12の実施形態によれば、上述した第 7および第 8の実施形態の効 果に加えて、画素回路内の素子数を低減することができ、回路構成を簡単化できる 利点がある。

産業上の利用分野

[0107] 本発明の画素回路、表示装置、および画素回路の駆動方法は、発光素子の電流 - 電圧特性が経時変化しても、輝度劣化の無いソースフォロワ一出力が行え、 nチヤネ ノレトランジスタのソースフォロワ一回路が可能となり、しかも、画素内部の能動素子の しきい値や移動度のばらつきによらず均一で高品位の画像を表示することが可能で あること力 、携帯情報端末 (Personal Digital Assistant),パーソナルコンピュータ、力 一ナビゲーシヨン用の表示装置、携帯電話、デジタルカメラ、ビデオカメラ等の電子 機器に適用可能である。

Claims

請求の範囲

[1] 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、 輝度情報に応じたデータ信号が供給されるデータ線と、

第 1、第 2、第 3、および第 4のノードと、

第 1および第 2の基準電位と、

所定の基準電流を供給する基準電流供給手段と、

上記第 2のノードに接続された電気的接続手段と、

上記第 1のノードと上記第 2のノードとの間に接続された画素容量素子と、 上記電気的接続手段と上記第 4のノードとの間に接続された結合容量素子と、 第 1端子と第 2端子間で電流供給ラインを形成し、上記第 2のノードに接続された制 御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジス タと、

上記第 1のノードと上記第 3のノードとの間に接続された第 1のスィッチと、 上記第 3のノードと上記第 4のノードとの間に接続された第 2のスィッチと、 上記第 1のノードと固定電位との間に接続された第 3のスィッチと、

上記第 2のノードと所定の電位線との間に接続された第 4のスィッチと、 上記データ線と上記第 4のノードとの間に接続された第 5のスィッチと、 上記第 3のノードと上記基準電流供給手段との間に接続された第 6のスィッチと、を 有し、

上記第 1の基準電位と第 2の基準電位との間に、上記駆動トランジスタの電流供給 ライン、上記第 1のノード、上記第 3のノード、上記第 1のスィッチ、および上記電気光 学素子が直列に接続されている

画素回路。

[2] 上記電気的接続手段は、上記第 2のノードと上記結合容量素子とを直接接続する 配線を含む

請求項 1記載の画素回路。

[3] 上記電気的接続手段は、上記第 2のノードと上記結合容量素子とを選択的に接続 する第 7のスィッチを含む 請求項 1記載の画素回路。

[4] 上記第 1のノードと上記電気光学素子との間に接続された第 7のスィッチと、

上記第 1のノードと上記データ線との間に接続された第 8のスィッチと、を含む 請求項 1記載の画素回路。

[5] 上記第 1のノードと上記電気光学素子との間に接続された第 7のスィッチと、

上記第 1のノードと上記第 4のノードとの間に接続された第 8のスィッチと、を含む 請求項 1記載の画素回路。

[6] 上記第 1のノードと上記電気光学素子との間に接続された第 8のスィッチと、

上記第 1のノードと上記データ線との間に接続された第 9のスィッチと、を含む 請求項 3記載の画素回路。

[7] 上記第 1のノードと上記電気光学素子との間に接続された第 8のスィッチと、

上記第 1のノードと上記第 4のノードとの間に接続された第 9のスィッチと、を含む 請求項 3記載の画素回路。

[8] 上記所定の電位線は、上記データ線と共用されている

請求項 1記載の画素回路。

[9] 上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第 3のノードに接 続され、ドレインが上記第 1の基準電位に接続されている

請求項 1記載の画素回路。

[10] 上記電気光学素子を駆動する場合、

第 1ステージとして、上記第 1、第 2、第 4、第 5および第 6のスィッチが非導通状態 に保持された状態で、上記第 3のスィッチが導通状態に保持されて、上記第 1のノー ドが固定電位に接続され、

第 2ステージとして、上記第 2、第 4、および上記第 6のスィッチが導通状態に保持さ れて、所定電位を上記第 2のノードに入力させ、基準電流を上記第 3のノードに流し 、画素容量素子に所定電位を充電し、

第 3ステージとして、上記第 2および第 6のスィッチが非導通状態に保持され、さら に第 4のスィッチが非導通状態に保持され、上記第 5のスィッチが導通状態に保持さ れて上記データ線を伝播されるデータが上記第 2のノードに入力された後、上記第 5 のスィッチが非導通状態に保持され、

第 4ステージとして、上記第 1のスィッチが導通状態に保持され、上記第 3のスイツ チが非導通状態に保持される

請求項 2記載の画素回路。

[11] 上記電気光学素子を駆動する場合、

第 1ステージとして、上記第 1、第 2、第 4、第 5、第 6、および第 7のスィッチが非導 通状態に保持された状態で、上記第 3のスィッチが導通状態に保持されて、上記第 1 のノードが固定電位に接続され、

第 2ステージとして、上記第 2、第 4、第 6、および第 7のスィッチが導通状態に保持 されて、上記データ線を伝播されるデータ電位を上記第 2のノードに入力させ、基準 電流を上記第 3のノードに流し、画素容量素子に所定電位を充電し、

第 3ステージとして、上記第 2および第 6のスィッチが非導通状態に保持され、さら に第 4のスィッチが非導通状態に保持され、上記第 5のスィッチが導通状態に保持さ れて上記データ線を伝播されるデータが上記第第 4のノードを介して第 2のノードに 入力された後、上記第 5および第 7のスィッチが非導通状態に保持され、

第 4ステージとして、上記第 1のスィッチが導通状態に保持され、上記第 3のスイツ チが非導通状態に保持される

請求項 3記載の画素回路。

[12] マトリクス状に複数配列された画素回路と、

上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ 信号が供給されるデータ線と、

第 1および第 2の基準電位と、を有し、

所定の基準電流を供給する基準電流供給手段と、

上記画素回路は、

流れる電流によって輝度が変化する電気光学素子と、

第 1、第 2、第 3、および第 4のノードと、

上記第 2のノードに接続された電気的接続手段と、

上記第 1のノードと上記第 2のノードとの間に接続された画素容量素子と、 上記電気的接続手段と上記第 4のノードとの間に接続された結合容量素子と、 第 1端子と第 2端子間で電流供給ラインを形成し、上記第 2のノードに接続され た制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トラン ジスタと、

上記第 1のノードと上記第 3のノードとの間に接続された第 1のスィッチと、 上記第 3のノードと上記第 4のノードとの間に接続された第 2のスィッチと、 上記第 1のノードと固定電位との間に接続された第 3のスィッチと、

上記第 2のノードと所定の電位線との間に接続された第 4のスィッチと、 上記データ線と上記第 4のスィッチとの間に接続された第 5のスィッチと、 上記第 3のノードと上記基準電流供給手段との間に接続された第 6のスィッチと 、を有し、

上記第 1の基準電位と第 2の基準電位との間に、上記駆動トランジスタの電流供 給ライン、上記第 1のノード、上記第 3のノード、上記第 1のスィッチ、および上記電気 光学素子が直列に接続されている

表示装置。

流れる電流によって輝度が変化する電気光学素子と、

輝度情報に応じたデータ信号が供給されるデータ線と、

第 1、第 2、第 3、および第 4のノードと、

第 1および第 2の基準電位と、

所定の基準電流を供給する基準電流供給手段と、

上記第 2のノードに接続された電気的接続手段と、

上記第 1のノードと上記第 2のノードとの間に接続された画素容量素子と、 上記電気的接続手段と上記第 4のノードとの間に接続された結合容量素子と、 第 1端子と第 2端子間で電流供給ラインを形成し、上記第 2のノードに接続された制 御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジス タと、

上記第 1のノードと上記第 3のノードとの間に接続された第 1のスィッチと、 上記第 3のノードと上記第 4のノードとの間に接続された第 2のスィッチと、 上記第 1のノードと固定電位との間に接続された第 3のスィッチと、

上記第 2のノードと所定の電位線との間に接続された第 4のスィッチと、 上記データ線と上記第 4のスィッチとの間に接続された第 5のスィッチと、 上記第 3のノードと上記基準電流供給手段との間に接続された第 6のスィッチと、を 有し、

上記第 1の基準電位と第 2の基準電位との間に、上記駆動トランジスタの電流供給 ライン、上記第 1のノード、上記第 3のノード、上記第 1のスィッチ、および上記電気光 学素子が直列に接続されている画素回路の駆動方法であって、

上記第 1、第 2、第 4、第 5および第 6のスィッチが非導通状態に保持した状態で、 上記第 3のスィッチを導通状態に保持させて、上記第 1のノードを固定電位に接続し 上記第 2、第 4、および上記第 6のスィッチを導通状態に保持して、所定電位を上記 第 2のノードに入力させ、基準電流を上記第 3のノードに流し、画素容量素子に所定 電位を充電し、

上記第 2および第 6のスィッチを非導通状態に保持し、さらに第 4のスィッチを非導 通状態に保持し、上記第 5のスィッチを導通状態に保持し上記データ線を伝播され るデータを上記第 2のノードに入力させた後、上記第 5のスィッチを非導通状態に保 持し、

上記第 1のスィッチを導通状態に保持し、上記第 3のスィッチを非導通状態に保持 する

画素回路の駆動方法。