WO2004025614A1 - 電流出力型駆動回路およびディスプレイデバイス - Google Patents

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WO2004025614A1
WO2004025614A1 PCT/JP2003/011235 JP0311235W WO2004025614A1 WO 2004025614 A1 WO2004025614 A1 WO 2004025614A1 JP 0311235 W JP0311235 W JP 0311235W WO 2004025614 A1 WO2004025614 A1 WO 2004025614A1
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Yuichi Takagi
Genichiro Oga
Hiroshi Tachimori
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Sony Corporation
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Definitions

  • the present invention relates to a current output type driving circuit employing a time-division distribution method of a reference current suitable for an organic EL (Electrol uminescence) display device, for example, and a display device including the same.
  • a current output type driving circuit employing a time-division distribution method of a reference current suitable for an organic EL (Electrol uminescence) display device, for example, and a display device including the same.
  • organic EL display panels which are brightly contrasted, have a wide viewing angle, and emit light, do not require a backlight and are suitable for thinning, have attracted attention.
  • Organic EL display panels have entered the stage of practical use in inch size, and recently, 13 to 17 inch size prototype panels have been announced one after another due to advances in materials, manufacturing technology, and drive circuits.
  • Organic EL devices have a curvilinear current-voltage characteristic like a diode, and the luminance-current characteristic has a linear proportional relationship.
  • organic EL elements and thin film transistors have threshold voltages and large variations. For this reason, it has been proposed to reduce the uneven brightness of the display panel of the organic EL display panel by using a current control drive circuit that is proportional to the brightness.
  • Liquid crystal panels for applications such as personal computers and televisions require multi-bit high-gradation display.
  • a driving circuit for a large display panel a plurality of drivers are used to drive a divided screen.
  • a luminance step occurs on the boundary line of the screen which is divided and driven.
  • the data line driver is a voltage output type.
  • the luminance step can be made very small by a simple method of connecting the reference voltage wiring lines in common between driver integrated circuits (driver ICs).
  • FIG. 1 is a circuit diagram showing a reference voltage generating circuit used in a data line driver for a liquid crystal display and the like.
  • This reference voltage generation circuit is composed of V 0, V 8, * *,, by resistance division of resistance elements R 0 to R 7 connected in series between the supply line of the power supply voltage V DD and the ground line GND. It generates nine reference voltages of V64. Then, the reference voltage can be further finely interpolated by a DAC or the like, and divided into, for example, eight to obtain a voltage output of 64 tones.
  • this reference voltage generation circuit is provided in the driver IC, even if the absolute value of the resistance varies for each driver IC, the reference voltage output is determined by the resistance ratio, and therefore hardly varies with the driver IC Cs.
  • FIG. 2 is a diagram for explaining a method of connecting a reference voltage in a voltage output type data line driver between drivers IC.
  • the display panel PNL is divided and driven by n anode drivers IC1 to IC1 to n.
  • a current output type is suitable for the data line driver.
  • a common reference voltage is supplied to the driver IC as described above, and then each driver IC converts the voltage to current to generate a reference current.
  • the reference current varies between driver ICs due to the offset voltage of the operational amplifiers that make up the conversion circuit and variations in the resistance elements. Also, even if voltage-current conversion is performed before the final output, the output current varies between the output terminals.
  • Non-Patent Document 1 “Organic EL Full-Color”. Development of Module Drive System ", Pioneer R & D VOL. 11, NO. 1; PAG E. 29-36; 200, Ochi, Sakamoto, Ishizuka, Tsuchida).
  • FIG. 3A is a diagram showing the organic EL full-color module driving system. Also in this drive system, the display panel 0PNL is divided and driven by n anode drivers I C11 to I n.
  • the reference current will vary slightly depending on the performance of the IC and individual differences in the current setting section, and luminance steps may occur in IC units. is there.
  • the variation of the set current is absorbed by using the current output closest to the adjacent IC as the reference current. The luminance step is eliminated.
  • the current connection method shown in Fig. 3A eliminates the luminance step corresponding to the boundary of the driver adjacent to the left and right.
  • the reference current IREF of the leftmost driver and the reference current IREF (n-1) of the rightmost driver differ due to the addition of n current variations in the driver IC.
  • the reference current IREF of the leftmost driver and the reference current IREF (n-1) of the rightmost driver differ due to the addition of n current variations in the driver IC.
  • large display devices not only divide and drive the display panel in the horizontal direction, but also divide the data lines on the panel up and down at the 1--2 position in the vertical direction to reduce the wiring capacitance of the data lines. 1 to 2.
  • driving frequencies have been reduced by arranging drivers vertically and driving them in parallel to halve the number of scanning lines that must be driven by each driver.
  • a luminance step may occur at the upper and lower boundaries of the display panel.
  • An object of the present invention is to make it possible to sufficiently reduce the luminance step between drivers that drive a display such as a display in a divided manner, and to reduce the number of reference current wirings on a display panel. It is an object of the present invention to provide a current output type driving circuit suitable for driving and a display device having the same.
  • a current output type drive circuit is a current output type drive circuit that outputs a drive current to a drive target divided into a plurality of regions and shared. And a plurality of drivers provided corresponding to the allotment areas to be driven. Each driver generates a drive current according to the supplied reference current and image data. It has an output means for outputting to the allotted area corresponding to the drive target, and a reference current source circuit which samples and holds the reference current input from the reference current input terminal and supplies it to the output means.
  • a current output type driving circuit is a current output type driving circuit that outputs a driving current to a driving target divided and divided into a plurality of regions, wherein each of the sharing of the driving target is performed.
  • a reference current source circuit that samples and holds the reference current and supplies the sampled and held current to output means.
  • the reference current input terminal is connected to the reference current input terminals of the other drivers via a common current wiring, and the reference current is distributed to the reference current source circuit of each driver in a time-division manner.
  • a display device is a display device that outputs a drive current to a shared area of a display panel divided and assigned to a plurality of areas, wherein each of the shared areas of the display panel is provided.
  • a plurality of drivers provided corresponding to the respective regions, each driver outputting the supplied reference current as a drive current to a corresponding sharing region of the display panel, and inputting from a reference current input terminal
  • a reference current source circuit for supplying the output means after sampling and holding the reference current.
  • a display device is a display device that outputs a drive current to a shared region of a display panel that is divided into a plurality of regions and is shared by the plurality of regions.
  • a plurality of drivers provided corresponding to the respective regions, each driver outputting the supplied reference current as a drive current to a corresponding sharing region of the display panel, and inputting from a reference current input terminal
  • a reference current source circuit for supplying the output means after sampling and holding the reference current, and the reference current input terminal is connected to the reference current input terminal of another driver by common current wiring, and
  • the reference current source circuit has the reference current Are distributed in a time sharing manner.
  • a reference current input terminal of each driver is connected to a reference current input terminal of another driver by a common current wiring.
  • the reference current is taken into the reference current source HI path from the reference current input terminal, and the signal indicating the start of the reference current distribution is output to the driver circuit in the next stage.
  • the reference current is sampled and held in the reference current source circuit that takes in the reference current, it is supplied to the output means.
  • the reference current supplied from the reference current source circuit is output from the output means as a drive current to the corresponding shared area of the drive target.
  • the reference current is distributed to each driver during the vertical blanking period when the operation of the image data is stopped. After the vertical blanking period during which digital noise is generated due to the transfer of image data, the current held in the reference current source path of each driver is used as the reference current.
  • the present invention it is possible to sufficiently reduce a luminance step between drivers that are driven in a divided manner, and to reduce the number of reference current wirings on a display panel.
  • the influence of noise during operation can be reduced by using the reference current held in the current sampling HI path provided in the reference current source circuit of each driver.
  • FIG. 1 is a circuit diagram showing a reference voltage generation circuit used in a data line driver for a liquid crystal display and the like.
  • FIG. 2 is a diagram for explaining a method of connecting a reference voltage in a voltage output type data line driver between drivers IC.
  • FIG. 38 is a diagram showing an organic EL full-color module driving system adopting a current connection method in a current output type anode driver IC.
  • FIG. 4 is a configuration diagram showing a first embodiment of an organic EL display device employing a current output type driving circuit according to the present invention.
  • FIGS. 5A to 5H are diagrams for explaining the sampling takeover operation of the reference current in the display device of FIG.
  • FIG. 6 is a block diagram showing a configuration example of the current output type driver IC according to the present invention.
  • FIG. 7 is a block diagram showing a first configuration example of the reference current source circuit according to the present embodiment.
  • FIG. 8 is a circuit diagram showing a configuration example of the constant current source circuit of FIG.
  • FIG. 9 is a circuit diagram showing a specific configuration example of the current sampling circuit and the power lent mirror circuit of FIG.
  • FIGS. 108 to 101 ⁇ are diagrams for explaining the control operation of the current sampling circuit by the control signal generation circuit.
  • FIG. 11A to FIG. 11C are diagrams showing examples of the layout of the resistance elements constituting the current mirror circuit.
  • FIG. 12 is a diagram for explaining the effects of the layouts of FIGS. 11A to 11C.
  • FIGS. 13A to 13H are diagrams for explaining a distribution operation of the reference current among the driver ICs.
  • FIG. 12 is a diagram for explaining the effects of the layouts of FIGS. 11A to 11C.
  • FIGS. 13A to 13H are diagrams for explaining a distribution operation of the reference current among the driver ICs.
  • Figure 14 shows the shielding and safety of the reference current wiring for distribution between driver ICs. It is a figure for explaining a stabilization method.
  • FIG. 15 is a block diagram showing a second configuration example of the reference current source circuit according to the present embodiment.
  • FIG. 16 is a circuit diagram illustrating a configuration example of a current output circuit included in the current output driver IC according to the present embodiment.
  • FIG. 17 is a circuit diagram showing a configuration example of a current sampling circuit employed in the first and second banks of the current output circuit.
  • FIG. 18 to FIG. 18H are timing charts showing the operation of the current output type driver IC according to the present embodiment.
  • FIG. 19 is a circuit diagram illustrating a configuration example of a register array included in the current output driver IC according to the present embodiment.
  • FIG. 20 is a block diagram showing a configuration of a register array, a control signal generation circuit, a DAC, and a partial circuit that includes a current output circuit, which constitute the current output driver IC according to the present embodiment.
  • FIGS. 21A to 21G are timing charts showing the operation of the partial circuit of the current output driver IC according to the present embodiment.
  • FIG. 22 is a configuration diagram showing a second embodiment of an organic EL display device employing a current output type driving image path according to the present invention.
  • FIGS. 23A to 23N are diagrams for explaining the sampling takeover operation of the reference current in the display device of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 4 is a configuration diagram showing a first embodiment of an organic EL display device employing a current output type driving circuit according to the present invention.
  • the present display device 100 has a current output type driving circuit. It comprises n current output type data line drivers (hereinafter simply referred to as driver ICs) 101 to 101 to 101-n, and a display panel 102 to be driven.
  • driver ICs current output type data line drivers
  • the display device 100 is divided into n drive regions DRVA1 to DRVn. On one side of the display panel 102 in the longitudinal direction in the drawing (upper part in the drawing), n driver ICs 101 to 1-101-n are arranged in the respective driving regions DRVA 1 to DRV n. They are arranged in parallel to correspond.
  • the display device 100 is divided and driven by n dryno ICs 101-1 to 101_n.
  • This configuration corresponds to, for example, a monitor of a personal computer or a small television.
  • Each of the driver ICs 101-1-1 to 101-n has basically the same configuration, and as shown in FIG. 4, a reference current source circuit (IREFC) 200-1-1 to 200 — Take n.
  • the reference current source circuit 200 (— 1 to 1 n) is connected between the external resistor connection terminal REXT of the reference current generation circuit of one driver IC (101-1 in this embodiment) serving as a master and the ground GND. Connect the resistive element RE XT and drive each of the divided drive areas D RVA1 to DRVAn of the display panel 102 to the reference current output terminal TIREF 0 UT according to the resistance value of the resistive element RE XT. — Generates a reference current IREF common to 1 to 1 0 1 1 n.
  • Reference current source path 200— 1 to 2 0 0—n is input terminal TREFSTART, output terminal TREFNEXT.
  • Terminal TR TRX ⁇ reference current output terminal TIREF0UT, reference current input terminal TIREFI ⁇ , current distribution It has terminals TI REF l to TI RE Fm.
  • the reference current I REF output from the reference current output terminal TI REF OUT of the master driver IC is connected to each driver IC 10 1—1 to 1 0 1—n Reference current input pin Connected to TIREFIN.
  • the reference current I REF by the master and the current received by each driver IC 101-1 to 101-n are the same.
  • the driver IC 101-1, the driver IC 101--2, the driver IC 101-n adopts a current distribution method to receive the reference current I REF in a time-sharing manner. I have.
  • the reference current I REF is generated by the driver IC 101 -1.
  • the driver IC 101 -1 it is also possible to provide a current output type DAC and supply it.
  • the input terminal TRE is preferably used. These input / output terminals are connected in order to move the reference current capture flag by FS TART and output terminal TRE FNEXT.
  • the input terminal of the reference current source circuit 200-1 of the first stage master driver IC 101-1 is connected to the input terminal of the signal 1 ⁇ £ FSTART, and the output terminal TREF N XT is connected to the input terminal TRE FS TART of the reference current source circuit 2 0 0-2 of the next stage driver IC 1 0 1-2,
  • the output terminal TRE F NEXT of the dry cell IC '101-1 is connected to the input terminal TREFST ART of the next-stage driver IC 101-1-3 (not shown).
  • the output terminal TREFNEXT of the driver IC 101- (n-1) is connected to the input terminal TREF START of the driver IC 101-n of the last stage.
  • a control terminal indicating the sampling period is provided. It is also possible to configure so that control is performed centrally by a control IC provided on the panel.
  • the display device 100 drives the display panel 102 by dividing the plurality of driver ICs 101-1 to 101-n as described above, the image data is also transmitted to the plurality of driver ICs. Write in order.
  • an input / output terminal TSTART / NEXT and a ⁇ XNONOSTAR ⁇ for taking over the flag indicating the write position between the driver ICs are provided.
  • the input / output terminal TSTART / NEXT of the first stage master driver IC 101-1 is connected to the input terminal of the pulse signal STAR T indicating the start of image data transfer, and the input / output terminal TNE XT / ST ART is connected to the next. It is connected to the input / output terminal T START and NEXT of the stage driver IC 101-1-2.
  • the input / output terminal TNE XT of the driver IC 101-1-2 is connected to the input / output terminal T START / NE XT of the driver IC 101-1_3 (not shown) at the next stage.
  • the input / output terminal TNE XT / ST ART of the driver IC 101- (n-1) is connected to the input / output terminal T START NO NE XT of the final stage driver IC 101-n. .
  • the input / output terminal TSTART / NEXT functions as a START input.
  • the TNE XT NO START pin functions as a NE XT output, and the flag moves from left to right of the driver IC in the figure, and image data is written.
  • the I / O pin ⁇ NO S ⁇ ART functions as START input.
  • the input / output terminal TS TART N NE XT functions as a NEXT output, and is connected to the input / output terminal TNEXT / START of the driver IC 101-n to the input terminal of the pulse signal STAR T indicating the start of image data transfer, In the figure, the flag moves from right to left of the driver IC and the image data is written. Be included.
  • the writing direction control signal DIR H
  • the writing direction control signal DIR L
  • sampling inheritance operation of the reference current in the display device 100 of FIG. 4 will be described with reference to the timing charts of FIGS. 5A to 5H. Note that the following description of the operation is merely an example, and it is also possible to perform a centralized control using the control IC provided on the panel.
  • the input / output terminal TST ART / NEXT functions as a START input
  • the input / output terminal TNE XT / START functions as a NEXT output.
  • the input / output terminal TNEXT (NO START ) Outputs a pulse signal START (2) to the input / output terminal TSTA RT (/ NEXT) of the dryno IC 101-2 to indicate the start of writing of the driver IC 101-2.
  • the flag is moved to the driver IC 101-2 and the image data is written to the image data memory of the driver IC 101-2.
  • the pulse signals START (3) to START (n) are output one after another, and the image data is stored in the memory for the image data of each of the dry ICs 101 to 31 to 101-n. One night is written.
  • a pulse signal REFSSTART as a second signal indicating the start of distribution of the reference current IREF is input to the input terminal TREFSTART of the dry IC 101-1.
  • the pulse signal R E F S TART is input so as to overlap the pulse signal S TART (1) as shown in FIG. 5B and FIG. 5E.
  • the dry IC 101-1 latches the pulse signal REF START using the pulse signal START (1) as the drive clock, and the signal of one cycle width at the falling edge of the pulse signal START (1) one cycle later.
  • RE F NEXT (1) Output pulse from output terminal TREFNE XT.
  • the dryno IC 1 0 1—1 receives the reference current I REF from the reference current input pin TI RE FIN when the pulse signal RE F NEXT (1) is generated.
  • the dry IC 1 0 1—2 input pin TR EFS TART
  • the signal REFNE XT is input.
  • the pulse signal REF NEXT (1) overlaps the pulse signal START (2) as shown in FIGS. 5C and 5F.
  • the dry IC 1 0 1-2 latches the pulse signal REFNEXT (1) using the pulse signal START (2) as the driving clock, and one cycle after the falling edge of the pulse signal START (2) one cycle later
  • a pulse signal of width REF NE XT (2) is output from the output terminal TRE FNE XT.
  • the driver IC101-1-2 takes in the reference current IREF from the reference current input terminal TIREFIN when the pulse signal REFFNEXT (2) is generated.
  • REFNEXT (n) is sequentially output from each driver IC 10 1—3 1 0 1— (n—1), and each driver IC 1 0 1—3
  • the reference current IREF is sequentially taken into 1 0 1—n.
  • FIG. 6 is a block diagram showing a configuration example of a current output type driver IC according to the present invention.
  • this driver IC 101 has a reference current source circuit (IREFC) 200, a control circuit (CTL) 300, a write circuit (WRT) 400, and a bidirectional shift register for flags.
  • IREFC reference current source circuit
  • CTL control circuit
  • WRT write circuit
  • FS FT a bidirectional shift register for flags.
  • REGARY register array for image data
  • GEN control signal generation circuit
  • GEN current output type DAC (digital / analog converter) ) 800-1, 800-1, ..., 800-(m-1), 800-m
  • Each driver IC 101- :! The reference current source circuit 200 to 1 0 1—n receives the reference current I REF through the reference current input pin TI RE FIN according to the control of the input signal REF NEXT, and inputs the reference current I REF into the dryino IC. 13 ⁇ 4 £? Is duplicated or distributed in a time division to 15 8 C minutes, and D AC 800 0 :!
  • the reference current source circuit 200 which outputs the signal to 8800-m is connected to the external resistor connection terminal REXT of the reference current generation circuit of one driver IC (101-1-1 in this embodiment) that serves as the master and the ground GND.
  • the reference current IREF is supplied from a current source such as a constant current generating circuit or a current output type DAC provided separately on the display panel 102 to one driver IC serving as a master (101-1 in this embodiment). ).
  • FIG. 7 is a project diagram showing a first configuration example of the reference current source circuit according to the present embodiment.
  • the reference current source circuit 20OA is a constant current source circuit (ISRC) 201 as a reference current generation circuit, and a current sampling circuit (CSMP L) for capturing the reference current in a time-sharing manner.
  • ISRC constant current source circuit
  • CSMP L current sampling circuit
  • 202 a current mirror circuit
  • CURMR current mirror circuit
  • CTL current mirror circuit
  • CLTGEN control signal generation circuit for generating CTL202
  • the constant current source circuit 201 When used as one master driver IC (101-1 in this embodiment), the constant current source circuit 201 connects a resistor REXT between the external resistor connection terminal TREXT and ground GND. Then, a reference current I REF is generated according to the resistance value, and output from the reference current output pin TI REFOUT.
  • the reference current output terminal TI RE FOUT is connected to the reference current input terminal TI RE FIN of the current sampling circuit 202 of the same and another reference current source circuit by the common wiring CML 1 (not shown in FIG. 7). Is done.
  • the constant current source circuit 201 is provided in the driver IC so as not to reduce the number of components on the display panel 102.
  • FIG. 8 is a circuit diagram showing a configuration example of the constant current source circuit of FIG.
  • the constant current source circuit 201 includes a band gap constant voltage generation circuit (BGV GEN), a feedback circuit 200 using an operational amplifier, a resistance element R 201 and a P np Current source 2013 consisting of a transistor Q202, a resistor R202 and a PnP current source 201 consisting of a transistor Q202, Pnp transistors Q203, Q204, and It is composed of an external resistance element REXT.
  • BGV GEN band gap constant voltage generation circuit
  • One end of the resistance element R201 is connected to the supply line of the power supply voltage V DD , and the other end is connected to the emitter of the transistor Q201.
  • the collector of the transistor Q201 is connected to the emitter of the transistor Q203, and the collector of the transistor Q203 is connected to the terminal TREXT and the non-inverting input terminal of the feedback circuit 201-2 ( +).
  • resistance element R 202 is connected to the supply line of power supply voltage V DD , and the other end is connected to the emitter of transistor Q 202.
  • the collector of the transistor Q202 is connected to the emitter of the transistor Q204, and the collector of the transistor Q204 is connected to the reference current output terminal TIREFOUT.
  • the bases of the transistors Q201 and Q202 are connected to the output of the feedback circuit 201, and the bases of the transistors Q203 and Q204 are the base voltages of the bias circuit (not shown). Connected to VKP 1 supply line.
  • the inverting input terminal of the feedback circuit 201 is connected to the voltage supply line of the power band gap constant voltage generating circuit 201.
  • the band gap constant voltage generation circuit 201 generates a voltage V BG with extremely low power supply voltage dependency and temperature dependency.
  • the feedback path 2 0 1 2 controls the current flowing to the first current source 20 13 and the second current source 20 14 by the output voltage AMP 0 so that the voltage at the terminal TREXT matches VBG. I do.
  • the constant current source circuit 201 generates a reference current I REF given by the following equation on the collector side of the transistor Q204 and outputs it from the reference current output terminal TI REF OUT.
  • KREXT is the resistance value of the external resistance element R EXT
  • KR 201 is the resistance value of the resistance element R 201 of the first current source 21
  • KR 202 is the resistance value of the second resistance element
  • the resistance value of the resistance element R202 of the current source 214 is shown.
  • the current sampling circuit 202 has, for example, two first current memories and two second current memories, and the first control signal CTL 201
  • the reference current I REF supplied from the reference current input terminal TI ER FIN is written to the first current memory or the second current memory according to the second control signal CTL 202.
  • the reference current IREF already written in the second current memory or the first current memory is output from the output terminal TIRCSO to the current mirror circuit 203. (read out) .
  • the current mirror circuit 203 receives the reference current I REF sampled (written) in the first or second current memory of the current sampling circuit 202 and outputs the DAC 800 _ 1
  • the reference currents IREF 1 to IRE Fm corresponding to the number of 8800-m are duplicated and supplied to the DACs 800-1 to 800-m.
  • FIG. 9 is a circuit diagram showing a specific configuration example of the current sampling circuit 202 and the power lent mirror circuit 203 of FIG.
  • the current sampling circuit 202 has a first current memory 2021 and a second current memory 2022.
  • the first current memory 2021 and the second current memory 2022 are connected in parallel to the reference current input terminal TIREF FN.
  • the first current memory 2021 receives the reference current from the reference current input terminal I RE FIN, and the second current memory 2022 stores the current previously taken from the output terminal TIR CS O to the current mirror circuit. Output to 203.
  • the first current memory 2021 is an insulated gate field effect transistor, for example, an n-channel M0S (NMOS) transistor M211, M212, a switching element SW211 to SW2. 16 and capacitors C211 and C212.
  • NMOS n-channel M0S
  • the source of the NMOS transistor M211 is connected to ground GND, the first electrode of the capacitor C211 and the first electrode of the capacitor C212 are connected to ground GND, and the drain is connected to the NMOS transistor M2.
  • Gate is the second electrode of capacitor C 2 They are connected to the terminal b of the switching element SW211 and the terminals a and b of the switching element SW2 15, respectively.
  • the drain of the NMOS transistor M2 12 is connected to the terminal a of the switching element SW2 12, the terminal a of the switching element SW2 13 and the terminal a of the switching element SW2 14.
  • the gate is the second electrode of the capacitor C212, the switching element s W212 terminal! ), Connected to terminals a and b of switching element SW2 16.
  • the terminal b of the switching element SW213 is connected to the reference current input terminal TIREFIN, and the terminal b of the switching element SW214 is connected to the output terminal TIRCS0.
  • the second current memory 222 includes NMOS transistors M221 and M222, switching elements SW221 to SW226, and capacitors C221 and C222.
  • the source of the NMOS transistor M221 is connected to the ground GND, and the first electrode of the capacitor C221 and the first electrode of the capacitor C222 are connected to the ground GND.
  • the drain is connected to the source of the NMOS transistor M222 and the terminal a of the switching element SW221, and the gate is connected to the second electrode of the capacitor C221, the terminal b of the switching element SW221 and the switching. These are connected to the terminals a and b of the element SW 225, respectively.
  • the drain of the NMOS transistor M222 is connected to the terminal a of the switching element SW222, the terminal a of the switching element SW223, and the terminal a of the switching element SW224.
  • the gate is connected to the second electrode of the capacitor C 222, the terminal b of the switching element SW 222, and the terminals a and b of the switching element SW 226.
  • the terminal b of the switching element SW2 23 is connected to the reference current input terminal TI RE FIN, and the terminal b of the switching element SW224 is connected to the output terminal TIRCS 0. It is connected to the.
  • the current sampling circuit 202 having the above-described configuration includes switching elements SW2ll to 2i6 and SW221 based on the control signals CTL201 and CTL202 generated by the control signal generation circuit 204.
  • ⁇ SW2 26 switching (on / off) control to write the reference current I REF supplied from the reference current input terminal TIERFIN to the first current memory 2021 or the second current memory 2202, 2 Outputs (reads) the reference current IREF already written to the current memory 2022 or the first current memory 2021 to the output terminal TIRCS0.
  • the current mirror circuit 203 is, for example, a Wilson constant current source 2 composed of resistive elements R211 and R212 and pnp transistors Q211, Q212, Q213 and Q214. 0 3 1, npn-type transistors Q2 15 and Q2 16 Output current load that receives the output current of the constant current source 2 0 3 2, ⁇ ⁇ ⁇ -type transistors Q 2 17 and Q 2 1 8.
  • Q 2 1 9 Base current sink for canceling the base current of transistor Q 2 14 consisting of Q 2 20 0 2 3 3 Current flowing from resistor R 2 2 1 and pnp transistor Q 2 2 1, Q 2 3 1 Source 2 03 4 ⁇ 1, (Current source 2034 composed of resistance element R 2 22 and pnp transistor Q 222, Q 232), ... ', resistance element R 22 m and pnp transistor Q22 m, It consists of a current source 203_m composed of Q23m.
  • the input terminal TIRCSI of the reference current IREF is connected to the output terminal TIRCSS of the current sampling circuit 202.
  • the input terminal TIRCSI is connected to the collector of the transistor Q213, the base of the transistor Q214, and the collector of the transistor Q217.
  • One end of the resistance element R211 is connected to the supply line of the power supply voltage V DD , the other end is connected to the emitter of the transistor Q211, and the collector of the transistor Q211 is connected to the transistor Q21. 3 is connected to the transmitter.
  • One end of the resistance element R 2 1 2 The other end is connected to the supply line of the source voltage V DD , the other end is connected to the emitter of the transistor Q 211, the collector of the transistor Q 211, the emitter of the transistor Q 211, and the transistor Q 211, It is connected to the base of Q221 and further to the base of transistors Q221 to Q22m.
  • the collector of transistor Q214 is connected to the emitter of transistor Q215, the collector of transistor Q215 is connected to the collector and base of transistor Q216, and the collector of transistor Q216 is grounded. It is connected to the.
  • the base of transistor Q 215 is connected to the collector of transistor Q 218 and the bases of transistors Q 217 and Q 218.
  • the emitter of transistor Q217 is connected to the collector of transistor Q219 and the base of transistors Q219 and Q220.
  • the emitter of transistor Q218 is connected to the collector of transistor Q220, and the emitter of transistors Q219 and Q220 is connected to ground GND.
  • one end of the resistance element R 221 is connected to the supply line of the power supply voltage V DD , and the other end is connected to the emitter of the transistor Q 221.
  • the collector of the transistor Q221 is connected to the emitter of the transistor Q231, and the collector of the transistor Q231 is connected to the reference current output terminal TI ERF1.
  • resistance element R22n is connected to the supply line of power supply voltage V DD , and the other end is connected to the emitter of transistor Q22n.
  • the collector of the transistor Q22n is connected to the emitter of the transistor Q23n, and the collector of the transistor Q23n is connected to the reference current output terminal TIERFn.
  • the bases of the transistors Q2 13 and Q231 to Q23m are connected to the supply line of the base voltage VKP2 of the bias voltage generating circuit (not shown).
  • the reference current I REF supplied from the current sampling circuit 202 is applied to each of the current sources 2034-1-1 to 203-4. It is transmitted to 2 03 4 1 m and copied.
  • These duplicated reference currents I REF1 to I REFm are supplied from the respective reference current output terminals TI REF 1 to TI REF Fm to DACs 800-1 to 800-m.
  • the control signal generation circuit 204 is controlled by the control signal CTL 201 and the switching elements SW 21 1 to 21 6 of the first current memory 2021 of the current sampling circuit 202 and the control signal CTL 202. Switching (switching on / off) of the switching elements SW221 to SW226 of the second current memory 2022 Controls the reference current input terminal TI to the first current memory 2021 or the second current memory 2022.
  • the reference current I REF supplied from ER FIN is written and output to the output terminal TIRCSO of the reference current I REF already written in the second current memory 2022 or the first current memory 2201.
  • the control signal generation circuit 204 causes the first current memory 2021 or the second current memory 2022 to perform the operation of writing the reference current I REF when the driver IC generates the pulse signal REFNEXT.
  • control signal generation HI path 204 makes the writing to the first current memory 202 and the second current memory 2022 alternately every time the pulse signal REF NEXT is input.
  • control signal generation circuit 204 controls the current sampling circuit 202 so that the output current is always supplied from the other current memory, even if writing is performed to one current memory.
  • the control signal CTL 201 generated by the control signal generation circuit 204 includes a signal C SW2 1 for turning on / off the switching element SW 2 1 1 of the first current memory 202 1 of the current sampling circuit 202. 1, a signal C SW2 12 for controlling the switching element SW 2 12 on / off, a signal C SW2 13 for controlling the switching element SW 2 13 on / off, and a signal C SW2 for controlling the switching element SW 2 14 on / off 1 4, Switching element SW 2 1 5 ON Z-off control signal CSW 2 1 5, and a signal C SW2 16 for on / off control of the switching element SW2 16 is provided.
  • control signal CTL 202 generated by the control signal generation circuit 204 turns on / off the switching element SW 221 of the second current memory 202 of the current sampling circuit 202.
  • Signal for controlling off SW C SW 221 Signal for controlling on / off of switching element SW 222, Signal C SW 222, Signal for controlling on / off of switching element SW 222, C SW 223 ,
  • control operation for the first current memory 2021 will be described. Since the control operation for the second current memory 202 is performed in the same manner, the description is omitted here.
  • switching elements 3 ⁇ 2 1 1 and 3 2 1 2 and 3 ⁇ 2 13 are turned on with switching element SW2 14 turned off.
  • the control signals C SW2 14 and C SW2 1 1 to C SW2 13 are supplied to the current sampling screen 202 through the control signal generation screen 204 so as to perform the control signal generation.
  • the switching element SW2 14 When switching from current writing to current reading, the switching element SW2 14 The control signals C SW2 14, C SW2 1 1 to C SW2 13 are controlled by the control signal generation circuit 2 so that the switching elements SW2 1 1, SW2 1 2, and SW2 13 are turned off in this order in the off state.
  • the signal is supplied to the current sampling circuit 202 by the signal 04.
  • the gate voltage of the NMOS transistor M211 and the gate voltage of the NMOS transistor M212 are sequentially held at the electrode of the capacitor C211 and the electrode of the capacitor C2.
  • control signal C SW2 14 is supplied to the current sampling circuit 202 by the control signal generation circuit 204 so that the switching SW 214 is turned on.
  • the control signals C SW2 15 and C SW2 16 are used so that the switching elements SW 2 15 and SW 2 16 are turned on when the switching SW 2 1 1 and SW 2 12 are turned off. Is supplied to the current sampling circuit 202 by the control signal generation circuit 204.
  • control signals CSW2 14 and CSW2 1 1 to C2 are set so that switching elements SW2 1 1, SW2 1 2 and SW2 13 are turned off, and switching element SW2 14 is turned on.
  • SW2 13 is supplied to the current sampling circuit 202 by the control signal generation circuit 204.
  • the switching elements SW211, SW212, and SW213 are turned off and the switching element SW214 is turned on, and the gate held by the capacitor C211 is turned on.
  • the saturation current of the NMOS transistor M211 determined by the instantaneous voltage is output to the output terminal TIRCS0.
  • the NMOS transistor M212 functions as a cascode transistor.
  • the provision of the MOS transistor having the cascode configuration and the provision of the switching element for canceling the charge generated by the switching operation are provided.
  • the current value at the time of current writing and the current value at the time of current reading match with sufficient accuracy. Therefore, the master reference current can be distributed to each driver with very high accuracy.
  • W 1 and W 2 represent the channel widths of the transistors M 2 1 1 and M 2 1 2, respectively. Denotes the channel length of the transistors M211 and M212. I max is the maximum value of the output current of the current output type driving circuit.
  • Veffl and Veif2 in Equations 2 and 3 can be said to be the effective voltages necessary for flowing current to the MOS transistors M211 and M212. If this effective voltage is small, the effect of the coupling capacitance between the drain and the gate can be lost. 2 1 1 and SW 2 1 2 are more susceptible to ON / OFF.
  • the maximum voltage Vmax applied to the cascode MOS transistors M211 and M212 is given by the following equation.
  • Vmax VGS1 + VGS2 + oc
  • Vmax Veffl + Veff2 + 2 Vth + or (4)
  • the maximum voltage Vmax is given by the following equation.
  • Vmax ⁇ (1/2) VDD... (5)
  • Vth 0.75 V
  • VDD 4.75 V
  • FIG. 11A to FIG. 11C are diagrams showing examples of the layout of the resistive elements constituting the current mirror circuit 203.
  • the resistance elements R211 and R212 are the resistance elements constituting the Wilson constant current source 2031.
  • the resistors R 2 21, R 222,..., 'And R 228 constitute the current source 203 34-1, the current source 203 4-2, ..., and the current source 203 34-8 It is a resistance element.
  • the current mirror circuit 203 is connected to the DAC 800-0—1, DAC 800—2,..., DAC 800—8 arranged in the dryino IC from left to right in the figure.
  • FIG. 11A shows a preferred example of a layout.
  • the reference current source of the DAC's DAC 800-1 at the left end of the IC's chip is 2034-1 and the reference current source of DAC 800-0-8 at the right end of the chip is 2034- It is laid out so that it is close to the resistance elements R211 and R212 of the resistance element R21 of Wilson constant current source 2031, 8 resistance elements.
  • the resistance elements of the reference current source to be supplied to the DAC are assigned from left to right alternately, and are assigned so as to return alternately from right to left.
  • the difference in luminance between the left end of the driver IC and the portion corresponding to the right end of the driver IC can be reduced while the difference in luminance between adjacent DACs in the dry IC is kept small.
  • the luminance step between the drivers that drive the display panel 102 divided in the longitudinal direction (the horizontal direction in FIG. 4) can be reduced.
  • FIG. 11B also shows a preferred example of the layout.
  • each of the resistive elements is composed of, for example, two resistive elements having a value of 1/2, and is laid out in a so-called way.
  • the resistance elements R211 and R2112 of the Wilson constant current source 2031 By laying out the resistance elements R211 and R2112 of the Wilson constant current source 2031, the variation of the Wilson constant current source 2031 can be reduced.
  • the resistance R 21 of the reference current source of DAC 800-1 at the left end of the driver IC and the resistance R 28 of the reference current source of DAC 800-8 at the right end of the driver should be laid out. Accordingly, it is possible to reduce the variation in the brightness of the portion corresponding to the left end of the driver IC and the right end of the driver IC. Other resistive elements are also laid out according to these.
  • the layout of the transistors is also preferably laid out in the same order as the layout of the resistance elements shown in FIG. 11A or 11B.
  • Figure 11C shows a bad example for comparison.
  • the resistance element R 228 of the circuit 234 is so far away that the brightness between the adjacent DACs in the driver IC is low. Even if the difference is small, the difference in brightness between the left edge of the driver and the portion corresponding to the right edge of the driver will increase. Therefore, when a plurality of drivers are arranged, a luminance step is likely to occur between the drivers.
  • FIGS. 13A to 13H are diagrams for explaining the distribution operation of the reference current I REF between the drivers IC.
  • the reference current IREF is distributed to each dry line IC (data line driver) during the vertical blanking period TBLK, as shown in Fig. 1338 to Fig. 13H.
  • the current sampled and held in the current sampling circuit 202 is used as a substantial reference current.
  • the wiring of the master reference current is 1235 You will be drawn around on the play panel for a long time. For this reason, due to the existence of ⁇ -talk with the digital signal and the impedance of the power supply system, the digital noise is easily superimposed (easy to cover). For example, if digital noise generated during the transfer of image data overlaps the reference current of the master, there will be problems such as brightness variations due to noise when displaying a specific pattern that generates large digital noise. There is.
  • the reference current source circuits 2 0 0—1 to 20 of each driver IC 10 1—1 to: L 0 1— ⁇ do not directly use the reference current drawn on the panel.
  • the current sampled and held in the 0- ⁇ current sampling circuit 202 is used as the reference current for each driver IC.
  • FIG. 14 is a diagram for explaining a method of shielding and stabilizing the reference current wiring for distribution between the drivers ⁇ C.
  • the wiring of the master reference current I REF passes between the shield power supply wirings.
  • the transistors M 2 1 1 and M 2 1 2 to be diode-connected are n-channel MOSs (NMOS), the transistors M 2 1 1 to be diode-connected to the analog ground voltage source GND a are connected.
  • M221 is a P-channel MOS (PMOS), it is connected to the analog power supply voltage source VDDa.
  • the wiring of the master's reference current should be routed between the shield power supply wiring and the power coupling capacitance C cross with the digital signal wiring should be minimized.
  • the wiring of the current I REF runs on the power supply layer for shielding to increase the value of the wiring capacitance C s and reduce the variation ⁇ V cross due to crosstalk.
  • Mm V cros s (V I H—V IL) X (C cros s / C s) N d i g g m 1 1 1 2 m V cros s / V e f f
  • V eff V gs -V th held in the capacitor of the current memory.
  • the value of the image data is fixed during the vertical blanking period, the amount of crosstalk is reduced, and the reference current is distributed.
  • digital data transfer is performed using a small-amplitude transfer technology or Uses differential transfer technology with amplitude (LVDS).
  • the IDS is determined based on the analog ground GNDa. Connect the ground terminals of the capacitors C211 and C212 to the ground voltage source GNDa.
  • the IDS is determined based on the analog power supply voltage VDDa, so the capacitors C 2 1 1 and C 2 1 2 Is connected to the power supply voltage source V DDa.
  • the power supply wiring for the shield is also the same as the grounding terminals of the capacitors C211 and C212.
  • the analog grounding voltage source GNDa is used in the case of the NMOS current memory.
  • an analog power supply voltage source VDDa is used in the case of a PMOS current memory.
  • each driver on the display panel 102 operates at a high frequency. For this reason, the power supply level of each IC fluctuates separately due to the existence of the impedance of the power supply system.
  • FIG. 15 is a block diagram showing a second configuration example of the reference current source circuit according to the present embodiment.
  • this reference current source circuit 200 B differs from the reference current source circuit 200 A in FIG. 7 in that, instead of providing a constant current source circuit, the reference current I REF is provided separately, for example, on the display panel 102.
  • a current source such as a constant current generating circuit or a current output type DAC is supplied to each driver IC (101-1 to n in the present embodiment).
  • Other configurations and functions are the same as those of the circuit of FIG.
  • test circuit 000 which describes the functions of the other components of the driver IC 101, will be described. Tests the operation of the entire circuit in response to the signals TM ODE and TCLK, and outputs the test output of the corresponding circuit to TOUT.
  • the control circuit 300 has a write circuit 400, a flag bidirectional shift register 50 according to the direction control signal DIR, a reset signal RESET, a load pulse L OAD, a latch pulse LATCH, and a clock signal MCLK. 0 and control signal generation circuit 7 0 0— :! The drive clock signal and control signal are output to ⁇ 700- (m / 2).
  • the writing circuit 400 launches the input m-bit image data Din [m-1, 0] based on the drive clock signal and control signal from the control circuit 300, and preferably serially ⁇
  • the operating frequency is reduced by parallel conversion and output to the image data register array 600.
  • the flag bidirectional shift register 500 is provided at both ends of the shift register according to the direction control signal DIR and the drive clock signal and control signal input from the control circuit 300. Shifts the flag signal (pulse signal) S TARTZNEXT and NEXT / S TART input to either the left or right direction.
  • the shifted flag signal is supplied to the image data register array 600, and the position (address) of the register array in which the image data input from the write circuit 400 is written is selected.
  • the image data register array (image memory) 600 is composed of, for example, a double-buffer type register, and holds the image data input from the write circuit 400 in the previous register.
  • the image data held in response to the input of the latch pulse LATCH is transferred to the subsequent register, and in accordance with the channel selection signal input from the control signal generation circuit 700-1, 700-(m / 2).
  • Digital 'analog conversion circuit Outputs sequentially to DAC 800--1 to 800-m.
  • DAC 8 0 0— :! 8800-m is a current output type digital / analog conversion circuit.
  • these conversion circuits generate current signals corresponding to image data sequentially input from the image data register array 600, and constitute current output circuits 900-1 to 900-m. Output to the current sampling circuit in time division.
  • the current output circuit 900-1, 900-2, ..., 900-m is composed of the current sampling circuit according to the present invention and the high-voltage or medium-voltage current output transistor described above. Have been.
  • These current output circuits sample the conversion current corresponding to the image data input from the digital 'analog conversion circuit DAC 800-0, 800-2,' The stored current is output to multiple output terminals according to the input of the L ⁇ AD signal.
  • the current output type driver IC 101 of the present embodiment holds input image data Din [m ⁇ 1, 0] based on a control signal supplied from the outside.
  • the held image data is output to DAC 800--1 to 800-m according to the channel selection signal.
  • Digital / analog conversion circuit D AC 800— :! 8800-m a current corresponding to the reference current I REF supplied from the reference current source circuit 200 and the input image data is generated, and the current output path 90 0—1 to 9 0 0—m is supplied.
  • the current supplied from the digital 'analog conversion HI path DAC 800-1-800-m is held by the current output circuit 900-1-900-m
  • the current is output to a plurality of output terminals in response to the input of the LOAD signal, and is supplied to a plurality of data lines on a display panel (not shown).
  • FIG. 16 is a circuit diagram illustrating a configuration example of the current output circuit of the present embodiment.
  • the current output circuit 900 drives a first bank 901, a second bank 902, and a display panel 102 each including a plurality of current sampling circuits. It is composed of a current output transistor array 903 composed of a plurality of transistors having a predetermined withstand voltage of a medium withstand voltage or a high withstand voltage sufficient for the required voltage.
  • the first bank 901 and the second bank 902 each have a plurality of current sampling channels 9 0 1 _ 1 to 9 0 1 1 as many as the number of output current channels. n, 9 0 2— :! ⁇ 90 2-n are arranged.
  • the power rent sampling path of each channel of the first bank 90 1 9 1 1 to 9 0 1-n is the power rent sampling path of each channel of the second bank 9 02 9 0 2—1 to 90 2—n are arranged corresponding to n.
  • the current sampling circuit 90 1— of each channel of the first bank 90 1 and the second bank 90 2; 990 1-n, 902'- 1 992-n are the current output transistors 903-- 1 to 903-n having a predetermined withstand voltage of each channel of the transistor array 903. It is arranged correspondingly.
  • the first power lent sampling circuit 910 1 of the first channel and the second bank 902, the first power lent sampling circuit 9 2-1 are arranged corresponding to the transistors 933-1 having the predetermined withstand voltage of the first channel in the current output transistor array 93.
  • the current output terminal IOUT of the current sampling circuit 901-1-1 and the current output terminal IOUT of the current sampling circuit 902-1 have a predetermined withstand voltage. Connected to the source 9 0 3—1 in common.
  • the power lent sampling circuit 901 n of the n-th channel of the first bank 901 and the power lent sampling circuit 902 n of the n-th channel of the second bank 902 are arranged corresponding to the transistors 93-3-n having a predetermined withstand voltage of the n-th channel in the current output transistor array 93.
  • the drains of the transistors 903-3, 903-3,..., 903-n having a predetermined withstand voltage are output pads 904-n, respectively. 1, 9 0 4-2, ⁇ , 9 0 4—n.
  • the current input terminal IIN is connected to the current output terminal of the current output type DAC not shown in Fig. 16.
  • the current sampling circuit 90 1—1 to 90 1—n of the first bank 90 1 and the current sampling circuit 90 2—l to 90 2—n of the second bank 90 2 The write mode and the read mode are alternately controlled according to the signals OE0 and 0E1.
  • the current output circuit 900 of the present embodiment supplies a drive current corresponding to the output current of the DAC to the organic EL element at a voltage of about 10 V to 20 V. There is a need to.
  • each output channel has one specified medium or high withstand voltage.
  • Transistors 903--1 to 903-n are provided, and the output current from the current sampling circuit is applied to the organic EL elements of each channel via the panels 904-1-1 to 904-n. Output corresponds to high voltage.
  • FIG. 17 shows a current sampling circuit 90 1 — :! that is employed in the first and second banks 90 1 and 90 2 of the current output circuit 900.
  • FIG. 9 is a circuit diagram showing a specific configuration example of 990 1 -n, 902-1 to 902-n.
  • the current sampling circuit of the current output circuit 900 includes PMOS transistors M901 and M902, switching elements SW901 to SW906, capacitors C901, C902, and 2 It has input NAND gates NG901 to NG903 and inverters NV901 to 905.
  • the output signals of the NAND gate NG 901 and the inverter INV 901 turn on the switching elements SW 901 and SW 905.
  • the Zoff is controlled, and the switching elements SW902 and SW906 are turned on and off by the output signals of the NAND gate NG902 and the inverter NV902.
  • the on / off of the switching element SW903 is controlled by the output signal of the inverter INV903, and the on / off of the switching element SW904 is controlled by the output signal of the inverter INV905. Is done.
  • the switching elements SW901, SW902, SW905 and SW906 are composed of PMOS transistors, and the switching elements SW903 and SW904 are NMO transistors. It is composed of S transistors.
  • the clock signal CK1 and the output signal of the inverter I 903 are input to the input terminals of the NAND gate NG901, respectively, and the input signal CK1 is input to the input terminal of the NAND gate NG902, respectively. 2 and the inverter INV903 output signal is input.
  • Select signal SEL and write key are applied to the input terminals of NAND gate NG903 respectively.
  • the enable signal WE is applied.
  • Inverter I The input terminal of NV910 is connected to the output terminal of NAND gate NG901, and the input terminal of inverter INV902 is connected to the output terminal of NAND gate NG902. Is done. The input terminal of the inverter INV903 is connected to the output terminal of the NAND gate NG903.
  • the output enable signal OE is applied to the input terminal of the inverter INV904.
  • the input terminal of the inverter NV905 is connected to the output terminal of the inverter NV904.
  • the clock signals CK1 and CK2 are sequentially switched to low level.
  • switching elements SW901 and SW902 are sequentially turned off.
  • switching element SW901 is turned off, switching element SW905 is turned on, and as switching element SW902 is turned off, switching element SW906 is turned on. I do.
  • the PM0S transistor M902 of the current sampling circuit operates as a cascode transistor, it is possible to improve the output current accuracy and reduce the effects of load-side variations.
  • the channel width of the MOS transistor forming the switching element SW905 is formed to be about 1/2 of the channel width of the MOS transistor forming the switching element SW901. You. Alternatively, of the three gates, one is used as the switching element SW905 and two are used as the switching element SW901. The same applies to the MOS transistors constituting the switching elements SW902 and SW906.
  • the selection signal SEL is written
  • the capacitors C901 and C902 of the power-sampling circuit are set at the timing set by the clock signals CK1 and CK2.
  • the gate voltage corresponding to the output current from the DAC is captured and held.
  • the read enable signal OE is in an active state (for example, high level)
  • a current corresponding to the gate voltage stored in the capacitors C910 and C902 is output.
  • the current output circuit 900 of the present embodiment supplies a high-precision drive current to the organic EL element of each channel based on the output current of the DAC by each current sampling circuit.
  • FIGS. 18A to 18 are timing charts showing the operation of the current output driver IC of FIG.
  • the operation of the current output driver IC of FIG. 6 will be described with reference to FIG. 16 and FIGS. 18A to 18H.
  • the current sampling circuits of the first bank 901 and the second bank 902 alternately control the write operation and the read operation by the enable signals OE0 and OE1. Is done. That is, the enable signal 0E0 is input as the write enable signal WE of each current sampling circuit of the first bank 901 and the enable signal 0E1 is input as the read enable signal 0E. Is performed. Conversely, in each current sampling circuit of the second bank 902, the enable signal 0 E1 is input as the write enable signal WE, and the enable signal 0 as the read enable signal ⁇ E. E 0 is input.
  • the current sampling circuit of the first bank 901 when the current sampling circuit of the first bank 901 writes data, the current sampling circuit of the second bank 902 outputs current, and conversely, the current sampling circuit of the second bank 902 outputs current.
  • the current sampling circuit of the first bank 901 outputs a current. That is, the current sampling circuit II of the first bank 901 and the current sampling circuit of the second bank 902 are alternately controlled to the write mode and the read (current output) mode.
  • the clock signals CK 1 and CK 2 and the enable signals OE O and OE 1 are generated in synchronization with the latch pulse LATCH.
  • the latch pulse LATCH is generated by the system and supplied to the control signal generation circuits 700-1, 700-(m / 2).
  • the clock signals CK 1 and CK 2 and the enable signals OE O and OE 1 described above are generated by these control signal generation image areas 700-1 and 700-(m 2), respectively, and the current output image is generated.
  • Route 900
  • the clock signals CK 1 and CK 2 and the enable signals 0 E 0 and OE 1 are generated in synchronization with the latch pulse LATCH.
  • the enable signal 0E0 and the enable signal 0E1 are alternately held at the high level and the mouth level.
  • the current sampling path of the first bank 901 performs writing.
  • the timing set by the clock signals CK1 and CK2 In this case, the gate voltages of the transistors M910 and M902 are applied to the capacitors C901 and C902, respectively, and are held.
  • the current sampling circuit of the second bank 902 performs writing, and the current sampling circuit of the first bank 901 reads, that is, outputs current, as shown in FIGS. 18G and 18H. As shown, at this time, for example, a current is output from the current output terminal I OUT of the current sampling circuit 901-1 in the first bank 91.
  • the enable signal According to OE 0 and OE 1 the current sampling circuit of the first bank 901 and the current sampling circuit of the second bank 902 are alternately controlled to the write mode and the read mode, and the write mode is changed.
  • the current sampling circuit performs writing according to the output current from the DAC at the time of one mode, and outputs the current held during the write mode operation at the time of the read mode. Current to the load with high accuracy.
  • FIG. 19 is a circuit diagram showing a configuration example of the register array 600 (image memory) in the current output driver IC 101 of FIG.
  • the circuit example shown in FIG. 19 is a partial circuit of the register array corresponding to one DAC in FIG. In the following description, this partial circuit will be referred to as a register array for convenience and denoted by reference numeral 600.
  • a unit cell constituting the register array 600 is, for example, a double buffer type latch circuit 60 2—11 which is connected in two stages with a D-type launch circuit having a transmission gate. , 60 2-1 2, ⁇ , 60 2—li! ⁇ 6 02 _m 1, 6 02 -m 2, ⁇ , 6 02-mn.
  • the launch circuit 6 0 2—ll to 60 2—mn is the bit width m of the image data and the bit width m of the image data, where n is the number of channels of the force sampling circuit connected to the output of one DAC.
  • An n Xm array is constructed.
  • each latch circuit 6 0 2—1 1 to 6 02—mn the transmission gate of the preceding latch circuit is connected to the flag registers 5 0 0— 1, 5 00 -2,.
  • the outputs are turned on / off by WD 1, WD 2,..., WD i.
  • the start pulse signal START is input to the flag register 500-1.
  • the image data is output to the data buses DX0 to DXm-l, DY0 to DYm_l, and DZ0 to DZm-1 inside the driver IC via the writing circuit.
  • Start pulse signal START is set to the flag register 5 0 0— 1, 50 0-2,... , 500 0 -i, for example, the image data for three channels is written to the preceding latch circuit of the double buffer type launch circuit connected in two stages.
  • the input of the latch pulse LATCH causes the image data held in the preceding latch circuit in each of the double buffer type latch circuits to be output to the subsequent latch circuit.
  • the output part of the subsequent latch circuit is a selection circuit, and the output of each selection circuit is connected to the corresponding bit line of the common data bus 606 [m-1, 0].
  • the data bus 606 [m-1, 0] is connected to the input side of the buffer 604.
  • the output terminal of buffer 604 is connected to the input terminal of the DAC decoder. That is, the output of the double buffer type latch circuit is input to the DAC decoder via the buffer 604.
  • Which of the latch circuits of the double bath sofa type latch circuit 6 02— il, 60 2 -i 2,..., 60 2—in is output to the buffer 604 depends on the respective double buffer. It is controlled by the selection signals SEL 1, SEL 2,.
  • the selection signals S EL 1, SEL 2,..., SEL n are input to the buffer 605, and the selection signals buffered by the buffer 605 are supplied to the respective double buffer type latch circuits 60 2 — 1 1> 6 02— 1 2, ⁇ , 60 2-1 n ⁇ 602 _ml, 60 2 -m 2, ⁇ , 6 0 2— Output to m ⁇ .
  • FIG. 20 is a block diagram showing the configuration of a partial circuit including the register array 600, the control signal generation circuit 700, the DAC 800, and the current output circuit 900 of FIG. 0
  • digital image data is read from the register array 600 in a time-division manner, a current corresponding to the image data is output by the DAC 800, and the current is sequentially written to the current output surface 900.
  • the operation is performed.
  • the control signal generation circuit 700 generates a control signal for controlling this series of operations, and outputs a current output Output to each component of the mold driving circuit.
  • n channels of register arrays 60 3—1, 60 3 -2,..., 6 03—n are connected to the selection circuit and output buffer 6.
  • a current output circuit 900 for outputting 101, I 02, ⁇ , I On is connected. Which channel of image data is selected from the register array 600 and output to the DAC 800 is determined by the selection signals SEL 1, SEL 2, ..., generated by the control signal generation circuit 700. Controlled by SEL n. Image data of the selected channel is input from the register array 600 to the decoder of the DAC 800, converted to a current output by the DAC 800, and written to the current output circuit 900.
  • the respective power rent sampling circuits of the first bank 901 and the respective power rent sampling circuits of the second bank 902 are repeated according to the enable signals 0E0 and 0E1 which alternately switch between a high level and a low level input from the control signal generation circuit 700, and DAC 800 And outputs the current to an image display device (not shown) such as an organic EL device via a current output transistor.
  • 21A to 21G are timing charts showing the operation of each component of FIG. Hereinafter, the basic operation of this circuit group will be described with reference to FIG. 20 and FIGS. 21A to 21G.
  • control signal generation circuit 700 is cleared by the input of the latch pulse LATCH, and the operation starts.
  • the selection signals SEL1, SEL2, Generated As shown in Fig. 21A to Fig. 21G, after the latch pulse LATCH, the selection signals SEL1, SEL2, Generated. In addition, the clock signals CK11, CK12, CK21, CK22, ..., CKln, CK2n supplied to each channel along with each selection signal Is generated.
  • the selection signals SEL 1, SEL 2,..., SEL n are supplied to the register array 600. In response to this, the image data of each channel held in the register array 600 is sequentially read out and digitalized. 'Analog conversion circuit D AC 800 Input to the decoder.
  • the input image data is sequentially converted into a current output by the DAC 800 and output to the current output circuit 900.
  • the current output circuit 900 one of the first bank 901 and the second bank 902 is controlled to the write mode by the enable signals 0E0 and 0E1, and the other is set to the read mode. Controlled.
  • the current output from the DAC 800 is sequentially written to each current sampling path in the bank on the write mode side in accordance with the channel selection signals SEL1, SEL2, ..., SELn.
  • the current sampling circuit includes, at the same time as the channel selection signal, a first clock signal group CK11, CK12, ..., CKln for turning off the first switch circuit first. , CK2n for turning off the second switch circuit with a delay after the first switch circuit.
  • These selection signals do not have to be aligned for each channel, and the number of wirings may be reduced by combining several types of selection signals.Also, clock signals are not aligned for each channel, and two or three sets of signals are required. May be shared.
  • the signals of 0E0 and 0E1 that control switching between write mode and read mode are inverted. , Alternately toggles between mouth level and high level.
  • the enable signal 0E0 is at a low level and the enable signal 0E1 is at a high level
  • the current sampling circuit of the first bank 901 operates in the current reading mode, and outputs the current.
  • the current sampling circuit of the second bank 902 operates in the write mode and captures the output current from the DAC.
  • the enable signal OE 0 is When the enable signal OE1 is at the triangular level, the current sampling circuit of the second bank 902 operates in the read mode, and the current held by each current sampling circuit is output, and The current sampling circuit of bank 901 operates in the write mode, and captures the output current from the DAC.
  • a control signal generation circuit that controls current writing in a time-division manner is provided in the current sampling circuit.
  • the reference current of the master can be shared, so that the luminance step between the drivers that drive the display separately can be sufficiently reduced.
  • the number of reference current wires on the display panel can be reduced.
  • FIG. 22 is a configuration diagram showing a second embodiment of the organic EL display device according to the present invention.
  • the difference between the second embodiment and the first embodiment is that the display panel 102A is divided in the longitudinal direction (horizontal direction) in the figure, and is further divided into upper and lower parts. Both are driven by drynos, 'IC101-1-1; I01-ii, and 101- (n + 1) to 101- (2n).
  • the display panel 102A is driven by dividing the upper half in the figure by n dry ICs IC 101-1-1 to 101-n. Half are also divided and driven by n drivers, 'IC101- (n + 1) to 101- (2n).
  • This configuration is suitable for a large display.
  • the input terminal TREF START and the T output terminal REF NE XT are preferably used.
  • the input / output terminals are connected in order to move the flag for taking in the reference current.
  • the present display device 100A includes a plurality of drivers, such as IC 101-1-1 to 101-n, 101- (n + 1;) to 1 as in the first embodiment.
  • IC 101-1-1 to 101-n In order to drive the display panel 102 by dividing it by 0 1-(2 n), image data is also written to a plurality of driver ICs in order.
  • TNEXT NO START is provided for taking over a flag indicating a write position between the dry ICs.
  • the input / output terminal TST ART / NE XT of the master driver IC 101-1 in the first stage is connected to the input terminal of the pulse signal ST TART indicating the start of image data transfer. Is connected to the input / output terminal T STAR T / NE XT of the driver IC 101-2 in the next stage.
  • the input / output terminal TNE XT of the driver's IC 101-1-2 is connected to the input / output terminal TST ART / NEXT of the driver IC 101- 3 (not shown) at the next stage.
  • the input / output terminal TNE XT / S TART of the driver IC 101— (2n—1) is connected to the input / output terminal T STAR T NE XT of the last driver IC 101— (2n). It is connected. '
  • the input / output terminal TS TART / NE XT functions as a START input
  • TNE XT / S The TART pin functions as the NEXT output, and the flag moves from the left to the right of the driver IC in the figure to write the image data (the upper driver IC on the display panel 101 ::! ⁇ 10 1 ⁇ ).
  • DIR write direction control signal
  • DIR write direction control signal
  • the input / output terminal TS TART / NE XT functions as a NEXT input
  • TNE XT NO START functions as a START output.
  • the input of the driver IC 101-1 is input as shown in FIGS. 23B and 23E.
  • the output terminal T START (/ NEXT) and the input / output terminal T (NEXT /) of the driver IC 101- (n + 1) pulse signal indicating the start of image data transfer S (TEXT) ) Pulse START (n + 1) is input.
  • the I / O terminal TNEXT (ZS TART ) Outputs a pulse signal START (2) indicating the start of writing of the driver IC 101-2 to the input / output terminal RT (/ NEXT) of the driver IC 101-2.
  • START (2) indicating the start of writing of the driver IC 101-2 to the input / output terminal RT (/ NEXT) of the driver IC 101-2.
  • the flag of the dryino IC101-1 (n + 1) When the flag moves inside and the writing to the image data memory of the driver IC 101-(n + 1) is completed, the input / output terminal T START (/ NEXT) of the driver IC 101-(n + 1) ) To the input / output terminal T (NEXT /) ST ART of the driver IC 101- (n + 2).
  • a pulse signal S TART (n + 2) indicating the start of writing of the driver IC 101- (n + 2) Is output.
  • the flag moves to the driver IC 101_ (n + 2) and is written to the image data memory of the driver IC 101- (n + 2).
  • pulse signals START (3) to START (n) and START (n + 3) to START (2n) are output one after another, and the respective dry ICs 10 1—3 to: 10 1—
  • the image data is written to the memory for the image data of n, 101- (n + 3) to 101- (2n).
  • the input terminal TREFS A pulse signal REFSTAR # indicating the start of distribution of the reference current IREF is input to TART.
  • the pulse signal REF START is input so as to overlap with the signal START (1) as shown in FIG. 23B and FIG. 23H.
  • the dry IC 1 0 1 1 1 1 latches the pulse signal REF START using the pulse signal START (1) as the drive clock, and has a 1-cycle width at the falling edge of the pulse signal START (1) one cycle later.
  • the dry IC I 101-1 takes in the reference current I REF from the reference current input terminal I REF IN when a pulse signal RE FNEX T (1) pulse is generated.
  • the pulse signal REFNEXT (1) is input to the input terminal TREFFSTART of the driver, 'IC101-2.
  • the pulse signal RE F NEXT (1) overlaps the pulse signal START (2) as shown in FIG. 23C and FIG.
  • the dryino IC 101-2 latches the pulse signal REF NEXT (1) using the pulse signal START (2) as the drive clock, and outputs 1 at the falling edge of the pulse signal START (2) one cycle later.
  • the cycle width pulse signal REF NE XT (2) is output from the output terminal T RE FNEXT. Dryno I C 1 0 1—2 When the pulse signal RE FNEXT (2) is generated, the reference current I REF is taken from the reference current input terminal T I REF F IN.
  • pulses of RE FNEXT (3) to RE FNEXT (2 n) are sequentially output from each driver IC 10 1—3 to 10 1— (2 n— 1), and each driver IC
  • the reference current IREF is taken in order from 1 0 1— 3 to 1 0 1— (2 n).
  • the current output type drive circuit of the present invention can sufficiently reduce the luminance step between the drivers that are divided and driven, can reduce the number of reference current wirings on the display panel, and can reduce the digital current to the reference current. Since the effects of signal crosstalk can be significantly reduced and the effects of noise during operation can be reduced, it can be applied to large, high-gradation organic EL displays and the like.

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Abstract

ディスプレイパネル１０２の各分割領域に対応して設けられた複数のドライバ１０１−１～１０１−ｎを有し、各ドライバは、供給される基準電流ＩＲＥＦを駆動電流としてディスプレイパネル１０２の対応する分割領域ＤＲＶＡ１～ＤＲＶＡｎに出力する出力回路と、基準電流入力端子から入力した基準電流をサンプルホールドした後、出力回路に供給する基準電流源回路２００−１～２００−ｎを有し、基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線ＣＭＬ１により接続され、各ドライバの基準電流源回路には、基準電流が時分割で分配される。本発明によれば、ディスプレイ（駆動対象）を分割駆動しているドライバ間の輝度段差を十分小さくすることができ、従来の基準電流の供給方法で実現できなかった、大型で高階調表示の有機ＥＬディスプレイを実現することができる。

Description

明 細 書 電流出力型駆動回路およびディスプレイデバイス 技 術 分 野
本発明は、 たとえば有機 E L (Electrol uminescence) ディスプレイデバイスに 適した基準電流の時分割分配方式を採用した電流出力型駆動回路およびそれを備 えたディスプレイデバイスに関するものである。 背 景 技 術
近年、 鮮やかなコ ン トラス トで視野角が広く、 自発光のため、 バックライ トが 不要で薄型化に適している有機 E Lディスプレイパネルが注目を集めている。 有機 E Lディスプレイパネルは、 ィ ンチサイズにおいては実用化段階に入り、 材料や製造技術や駆動回路の進歩により、 近年、 1 3〜 1 7ィンチサイズの試作 パネルの発表が相次いでいる。
有機 E L素子は、 ダイォードのような曲線的な電流一電圧特性をもっており、 輝度一電流特性は直線的な比例関係をもっている。
このように有機 E L素子や薄膜トランジスタ （T F T ： Thin Fi lm Transistor ) には、 しきい電圧があって、 ばらつきが大きい。 このため、 有機 E Lディスプ レイパネルでは、 輝度と比例関係をもつ電流制御の駆動回路を用いることで、 デ ィスプレイパネルの輝度ムラを小さくすることが提案されている。
パーソナルコンピュータやテレビジョ ンなどの用途の液晶パネルでは、 多ビッ トの高階調表示が要求される。
パネル上に形成される低温ポリシリコン T F Tの回路だけでは多ビッ トのディ ジタルノアナログコ ンバータ （D A C ) などの複雑な回路を作製することは困難 なため、 垂直方向のデータ線を駆動する電圧出力型のドライバ I Cをパネルの周 辺部に接着してモジュール化することが行われている。
大型のディスプレイパネルの駆動回路においては、 複数のドライバを使用して 分割して画面を駆動することが行われている。 このような場合、 ドライバ間に特 性ばらつきが存在すると、 分割して駆勤している画面の境界線に輝度の段差が発 生するという問題がある。
液晶ディスプレイの場合には、 データ線ドライバは電圧出力型である。 このた め、 基準電圧の配線ラインをドライバ集積回路 （ドライバ I C ) 間で共通に接続 するという簡単な方法で、 輝度段差を非常に小さくすることが可能である。
図 1は、 液晶デイスプレイ用のデータ線ドライバなどで用いられている基準電 圧発生回路を示す回路図である。
この基準電圧発生回路は、 電源電圧 V D Dの供給ラインと接地ライ ン G N Dとの 間に直列に接続された抵抗素子 R 0〜R 7の抵抗分割により V 0、 V 8、 · * ' ·、 V 6 4の 9つの基準電圧を発生している。 そして、 これらの基準電圧間をさらに D A Cなどによりさらに細かく補間して、 例えば 8等分することにより、 6 4階 調の電圧出力を得ることができる。
この基準電圧発生回路をドライバ I C内に設けた場合、 抵抗の絶対値がドライ バ I C毎にばらついたとしても、 基準電圧出力は抵抗比で決まるためドライバ I C fsでばらつくことはほとんどない。
図 2は、 電圧出力型データ線ドライバにおける基準電圧のドライバ I C間接続 方式を説明するための図である。
この場合、 ディスプレイパネル P N Lは n個の陽極ドライバ I C 1〜 nによつ て分割して駆動される。
たとえドライノ I C間で基準電圧出力のばらつきがあつたとしても、 図 2に示 すように、 V 0、 V 8、 ' · ··、 V 6 4の基準電圧毎に全部のドライバ I Cの基準 電圧の端子を接続してしまえば、 基準電圧毎に平均化された電圧が全部のドライ バ 1 C 1〜 nに供給されることになる。 このため、 分割して駆動している画面の境界線に問題となるレベルの輝度段差 が発生することはない。
ところで、 有機 E Lディスプレイの場合には、 データ線ドライバは電流出力型 が適している。
有機 E Lディスプレイに適した電流出力型のドライバ I Cにおいて、 上記のよ うに共通の基準電圧をドライバ I Cに供給してから各々のドライバ I Cで電圧— 電流変換して基準電流を発生すると、 電圧一電流変換回路を構成するオペアンプ のオフセッ ト電圧や抵抗素子のばらつきにより ドライバ I C間で基準電流がばら ついてしまう。 また、 最終的な出力の手前で電圧一電流変換を行っても出力端子 間で出力電流がばらついてしまう。
この電流ばらつきの要因を減らすために、 電流出力型の陽極ドライバ I Cにお ける電流つなぎ方式を採用した有機 E Lフルカラーモジュール駆動システムが提 案されている （たとえば、 非特許文献 1 ： 「 有機 ELフルカラーモジュール駆動 システムの開発」 、 P i o n e e r R&D VO L. 1 1, NO. 1 ; PAG E. 2 9 - 3 6 ; 2 0 0 越智、 坂本、 石塚、 土田、 参照） 。
図 3 Aは、 この有機 E Lフルカラーモジュール駆動システムを示す図である。 この駆動システムにおいても、 ディスプレイパネル 0 P N Lは n個の陽極ドライ バ I C 1 1〜 1 nにより分割して駆動される。
本駆動システムにおいては、 各ドライバ I Cそれぞれに基準電流源を設けて電 流を設定すると、 I Cの性能や電流設定部の個体差で基準電流が微妙に異なり、 I C単位で輝度段差を生じる場合がある。 また、 各 I Cに可変抵抗を用いて、 I Cごとに調整するのは量産化には不適であることから、 隣接 I Cの一番近い電流 出力を基準電流にすることで設定電流のばらつきを吸収し、 輝度段差を解消して いる。
この電流つなぎ方式によれば、 ドライバ間の輝度調節工程が不要となり、 パネ ル上の基準電流の配線も比較的少なくすることができる。 上逑したように、 図 3 Aに示す電流つなぎ方式では、 左右に隣接したドラィバ の境界線に対応した輝度段差は解消される。
しかしながら、 図 3 Bに示すように、 ドライバ I C内の電流ばらつきが n個分 加算されていく ことにより左端のドライバの基準電流 I R E Fと右端のドライバ の基準電流 I R E F ( n— 1 ) が異なつてしまうことがある。
ところで、 大型のディスプレイデバイスでは横方向にディスプレイパネルを分 割して駆動するだけでなく、 上下方向についてもパネル上のデータ線を 1ノ 2の 位置で上下分割して、 データ線の配線容量を 1ノ 2にする。 それとともに、 上下 にドライバを配置して並列駆動して 1個あたりのドライバが駆動しなければなら ない走査線本数を半減することで駆動周波数を下げることが行われている。 このような場合、 上記の電流つなぎ方式ではディスプレイパネルの上下の境目 で輝度段差が発生することがある。
以上のように、 従来の基準電流の供給方法では、 大型で高階調表示の有機 E L ディスプレイを実現することが困難である。
このため、 有機 E Lディスプレイパネルにおいても有機 E L素子の駆動に適し た電流出力型のデータ線ドライバ （ソースドライバ） の出現が待たれている。 発明の開示
本発明の目的は、 ディスプレイ等の駆動対象を分割駆動しているドライバ間の 輝度段差を十分小さくすることや、 ディスプレイパネル上の基準電流の配線本数 を削減することができて、 有機 E L素子の駆動に適した電流出力型駆動回路よび それを備えたディスプレイデバイスを提供することにある。
上記目的を達成するため、 本発明の第 1の観点に係る電流出力型駆動回路は、 複数の領域に分割して分担された駆動対象に対して駆動電流を出力する電流出力 型駆動回路であって、 駆動対象の各分担領域に対応して設けられた複数のドライ バを有し、 各ドライバは、 供給される基準電流と画像データに応じた駆動電流を 上記駆動対象の対応する分担領域に出力する出力手段と、 基準電流入力端子から 入力した基準電流をサンプルホールドした後、 出力手段に供給する基準電流源回 路とを有する。
本発明の第 2の観点に係る電流出力型駆動回路は、 複数の領域に分割して分担 された駆動対象に対して駆動電流を出力する電流出力型駆動回路であって、 駆動 対象の各分担領域に対応して設けられた複数のドライバを有し、 各ドラィバは、 供給される基準電流を上記駆動電流として駆動対象の対応する分担領域に出力す る出力手段と、 基準電流入力端子から入力した基準電流をサンプルホールドした 後、 出力手段に供給する基準電流源回路とを有する。 かつ、 基準電流入力端子が 他のドラィバの基準電流入力端子と共通の電流配線により接続され、 各ドライバ の基準電流源回路には、 基準電流が時分割で分配される。
本発明の第 3の観点に係るディスプレイデバイスは、 複数の領域に分割して分 担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するデイス プレイデバイスであって、 ディスプレイパネルの各分担領域に対応して設けられ た複数のドライバを有し、 各ドライバは、 供給される基準電流を駆動電流として ディスプレイパネルの対応する分担領域に出力する出力手段と、 基準電流入力端 子から入力した基準電流をサンプルホールドした後、 出力手段に供給ずる基準電 流源回路とを有する。
本発明の第 4の観点に係るディスプレイデバイスは、 複数の領域に分割して分 担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するデイス プレイデバイスであって、 ディスプレイパネルの各分担領域に対応して設けられ た複数のドライバを有し、 各ドライバは、 供給される基準電流を駆動電流として ディスプレイパネルの対応する分担領域に出力する出力手段と、 基準電流入力端 子から入力した基準電流をサンプルホールドした後、 出力手段に供給する基準電 流源回路とを有し、 かつ、 基準電流入力端子が他のドライバの基準電流入力端子 と共通の電流配線により接続され、 各ドライバの基準電流源回路には、 基準電流 が時分割で分配される。
本発明によれば、 たとえば各ドラィバの基準電流入力端子が他のドライバの基 準電流入力端子と共通の電流配線により接続される。
各ドライバでは、 基準電流分配開始を示す信号を受けると、 基準電流入力端子 から基準電流が基準電流源 HI路に取り込まれ、 基準電流分配開始を示す信号が次 段のドライバ回路に出力される。
基準電流を取り込んだ基準電流源画路において、 基準電流をサンプルホールド した後、 出力手段に供給される。
そして、 基準電流源回路から供給された基準電流が出力手段から駆動電流とし て駆動対象の対応する分担領域に出力される。
また、 たとえば画像データの動作が停止している垂直ブランキング期間に基準 電流の各ドライバへの分配が行われる。 画像データの転送に伴いディジタルノィ ズが発生している垂直ブランキング期間後には各ドライバの基準電流源画路に保 持した電流が基準電流として用いられる。
本発明によれば、 分割駆動している ドライバ間の輝度段差を十分小さくするこ とができ、 また、 ディスプレイパネル上の基準電流の配線本数を削減することが できる。
さらに、 垂直ブランキング期間に画像データの信号を固定して各データ線ドラ ィバへの分配を行うことで、 基準電流へのディジタル信号のクロストークの影響 を大幅に小さくすることができる。
また、 画像データを転送しているときには、 各ドライバの基準電流源回路に設 けたカレン トサンプリ ング HI路にホールドした基準電流を用いることにより、 動 作中のノイズの影響を小さくすることができる。
その結果、 大型で高階調の有機 E Lディスプレイを実現できる利点がある。 図面の簡単な説明 図 1は、 液晶デイスプレイ用のデータ線ドライバなどで用いられる基準電圧発 生回路を示す回路図である。
図 2は、 電圧出力型データ線ドライバにおける基準電圧のドライバ I C間接続 方式を説明するための図である。
画3八ぉょぴ図3 8は、 電流出力型の陽極ドライバ I Cにおける電流つなぎ方 式を採用した有機 E Lフルカラーモジュール駆動システムを示す図である。 図 4は、 本発明に係る電流出力型駆動回路を採用した有機 E Lディスプレイデ バイスの第 1の実施形態を示す構成図である。
図 5 A〜図 5 Hは、 図 1のディスプレイデバイスでの基準電流のサンプリング 引き継ぎ動作について説明するための図である。
図 6は、 本発明に係る電流出力型ドライバ I Cの構成例を示すブロック図であ る。
図 7は、 本実施形態に係る基準電流源回路の第 1の構成例を示すプロック図で あ o
図 8は、 図 7の定電流源回路の構成例を示す回路図である。
図 9は、 図 7のカレン トサンプリング回路および力レントミラ一回路の具体的 な構成例を示す回路図である。
図 1 0八〜図1 0 1^は、 制御信号発生回路によるカレン トサンプリ ング回路の 制御動作について説明するための図である。
図 1 1 A〜図 1 1 Cは、 カレントミラー回路を構成する抵抗素子のレイァゥト 例を示す図である。
図 1 2は、 図 1 1 A〜図 1 1 Cのレイァゥ トの効果を説明するための図である 図 1 3 A〜図 1 3 Hは、 基準電流のドライバ I C間の分配動作を説明するため の図である。
図 1 4は、 ドライバ I C間に分配するための基準電流配線のシールドおよび安 定化方法を説明するための図である。
図 1 5は、 本実施形態に係る基準電流源回路の第 2の構成例を示すブロック図 である。
図 1 6は、 本実施形態に係る電流出力型ドライバ I Cを構成する電流出力回路 の一構成例を示す回路図である。
図 1 7は、 電流出力回路の第 1および第 2のバンクに採用されるカレントサン プリング回路の構成例を示す回路図である。
図 1 8 〜図1 8 Hは、 本実施形態に係る電流出力型ドライバ I Cの動作を示 すタイ ミングチヤ一トである。
図 1 9は、 本実施形態に係る電流出力型ドライバ I Cを構成するレジスタァレ ィの一構成例を示す回路図である。
図 2 0は、 本実施形態に係る電流出力型ドライバ I Cを構成するレジスタァレ ィ、 制御信号発生回路、 D A Cおよび電流出力画路を舍む部分回路の構成を示す ブロ yク図である。
図 2 1 A〜図 2 1 Gは、 本実施形態に係る電流出力型ドライバ I Cの部分回路 の動作を示すタイミングチヤ一トである。
図 2 2は、 本発明に係る電流出力型駆動画路を採用した有機 E Lディスプレイ デバイスの第 2の実施形態を示す構成図である。
図 2 3 A〜図 2 3 Nは、 図 2 2のディスプレイデバイスでの基準電流のサンプ リング引き継ぎ動作について説明するための図である。 発明を実施するための最良の形態
<第 1実施形態 >
図 4は、 本発明に係る電流出力型駆動回路を採用した有機 E Lディスプレイデ バイスの第 1の実施形態を示す構成図である。
本ディスプレイデバイス 1 0 0は、 図 4に示すように、 電流出力型駆動画路を 構成する n個の電流出力型データ線ドライバ （以下単にドライバ I Cと言う） 1 0 1— 1〜 1 0 1— n、 および駆動対象のディスプレイパネル 1 0 2を有してい る。
本デイスプレイデバイス 1 0 0は、 n個の駆動領域 D RVA l〜DRV nに分 割されている。 そして、 ディスプレイパネル 1 0 2の図中の長手方向の一辺側 （ 図中の上段惻） に n個のドライバ I C 1 0 1一 1〜 1 0 1— nが各駆動領域 D R V A 1〜D R V nに対応するように並列的に配置されている。 ディスプレイデバ イス 1 0 0は、 n個のドライノ I C 1 0 1— 1〜 1 0 1 _ nにより分割駆動され る。
この構成は、 たとえばパソコンのモニタ一や小型のテレビジョ ンの場合に相当 する。
各ドライバ I C 1 0 1— 1〜 1 0 1— nは、 基本的に同一構成を有し、 図 4に 示すように、 基準電流源回路 （ I RE F C) 2 0 0— 1〜2 0 0— nを舍む。 基準電流源回路 200 (— 1〜一 n ) は、 マスタとなる 1つのドライバ I C ( 本実施形態では 1 0 1— 1 ) の基準電流発生回路の外部抵抗接続端子 R E X Tと 接地 GNDとの間に抵抗素子 R E XTを接続して、 抵抗素子 R E XTの抵抗値に 応じて基準電流出力端子 T I R E F 0 UTにディスプレイパネル 1 02の各分割 駆動領域 D RVA l〜DRVAnを駆動する各ドライバ I C 1 0 1— 1〜 1 0 1 一 nに共通する基準電流 I R E Fを発生する。
各ドライバ I C 1 0 1— 1〜： L 0 1— nの基準電流源回路 2 0 0— 1〜 20 0 _nは、 供給される基準電流 I RE Fをサンプルホールドしてからドライバ内部 に供給する。
基準電流源画路 200— 1〜2 0 0— nは、 入力端子 T R E F S T A R T、 出 力端子 T RE FNEXT. 端子 T R Ε X Τ、 基準電流出力端子 T I R E F 0 UT 、 基準電流入力端子 T I R E F I Ν、 電流分配端子 T I REF l〜T I RE Fm を有している。 本実施形態においては、 マスタのドライバ I C (図 4では 1 0 1 ) の基準電流 出力端子 T I RE F OUTから出力される基準電流 I RE Fを、 共通の電流配線 C M L 1で各ドライバ I C 1 0 1— 1〜 1 0 1— nの基準電流入力端子 T I R E F I Nに接続している。
そして、 図 4の構成では、 マスタによる基準電流 I REFと各ドライバ I C 1 0 1— 1〜 1 0 1— nが受け取る電流が同じになるようにするため、 後で詳述す るように、 ドライ ノ I C 1 0 1— 1、 ドライ ノ I C 1 0 1— 2、 ·♦ · ·、 ドライバ I C 1 0 1一 nは時分割で基準電流 I REFを受け取るように電流分配方式を採 用している。
なお、 図 4において基準電流 I R E Fはドライ ノ ' I C 1 0 1— 1で発生してい るカ^ たとえば、 別に電流出力型の DACを設けて供給するように構成すること も可能である。
また、 ドライ ノ I C 1 0 1— 1、 ドライ ノ、' I C 1 0 1 _ 2、 ·· ·♦、 ドライバ I C 1 0 1一 nの順番に基準電流を取り込むため、 好適には、 入力端子 TRE F S TARTと出力端子 TRE FNEXTにより基準電流取り込み用のフラグを移動 していくために、 これら入出力端子が順番に接続されている。
具体的には、 初段のマスタドライバ I C 1 0 1— 1の基準電流源回路 2 0 0 - 1の入力端子 TRE F 3丁八1¾丁は信号1^£ F S T A R Tの入力端に接続され、 出力端子 T R E F NE X Tが次段のドライバ I C 1 0 1— 2の基準電流源回路 2 0 0 - 2の入力端子 TRE F S TARTに接続されている、
ドライノぺ' I C 1 0 1— 2の出力端子 TRE F NE XTが次段の図示しないドラ イ ノ I C 1 0 1— 3の入力端子 TR E F S T A R Tに接続されている。
以下同様にして、 ドライバ I C 1 0 1— ( n— 1 ) の出力端子 TRE FNEX Tが最終段のドライバ I C 1 0 1— nの入力端子 TREF STARTに接続され ている。
なお、 このような方法をとらずに、 サンプリング期間を示す制御端子を設けて 、 パネル上に設けた制御用 I Cにより集中して制御するように構成することも可 能である。
また、 本ディスプレイデバイス 1 0 0は、 上述したように、 複数のドライバ I C 1 0 1— 1〜1 0 1— nで分割してディスプレイパネル 102を駆動するため 、 画像データも複数のドライバ I Cに順番に書き込んでいく。
このため、 ドライバ I C間で書き込み位置を示すフラグを引き継ぐための入出 力端子 T S T AR T/N E XT、 ΤΝ Ε X Τノ S T A R Τが設けられている。 そして、 初段のマスタドライバ I C 1 0 1 - 1の入出力端子 TSTART/N E X Tは、 画像データの転送開始を示すパルス信号 STAR Tの入力端子に接続 され、 入出力端子 TN E XT/S T ARTが次段のドライバ I C 1 0 1— 2の入 出力端子 T STARTノ NEXTに接続されている。 ドライ ノ I C 1 0 1— 2の 入出力端子 TNE XTノ STARTが次段の図示しないドライバ I C 1 0 1 _ 3 の入出力端子 T S TART/NE XTに接続されている。
以下同様にして、 ドライバ I C 1 0 1— ( n - 1 ) の入出力端子 TNE XT/ ST ARTが最終段のドライバ I C 1 0 1一 nの入出力端子 T STARTノ NE XTに接続されている。
このような構成において、 たとえば図示しない書き込み方向制御信号 D I尺に より、 D I R = H (論理ハイ レベル） のときは、 入出力端子 T S TART/NE XTは S T AR T入力として機能する。 TNE XTノ S TART端子は NE XT 出力として機能して、 図中ドライバ I Cの左から右へフラグが移動して画像デー タが書き込まれる。
また、 D I R = L (論理 α—レベル） のときは、 入出力端子 ΤΝΕΧΤノ S Τ ARTが S TART入力として機能する。 入出力端子 T S TARTノ NE XTは NEXT出力として機能して、 ドライバ I C 1 0 1— nの入出力端子 TNEXT / S T A R Tに、 画像データの転送開始を示すパルス信号 STAR Tの入力端子 に接続され、 図中ドライバ I Cの右から左へフラグが移動して画像データが書き 込まれる。
すなわち、 ディスプレイパネルの上辺にドライバ I cを配置した場合には、 書き 込み方向制御信号 D I R = Hとして、 ディスプレイパネルの下辺にドライバ I C を配置した場合には、 書き込み方向制御信号 D I R = Lとすることで、 同一の半 導体チップで対応する。
ここで、 図 4のディスプレイデバイス 1 0 0での基準電流のサンプリ ング引継 ぎ動作について、 図 5 A〜図 5 Hのタイ ミングチヤ一トに関連付けて説明する。 なお、 以下の動作の説明はあくまでも一例で、 パネル上に設けた制御用 I Cによ り、 集中して制御するように構成することも可能である。
この場合、 図示しない書き込み方向制御信号 D I Rが D I R = H (論理ハイ レ ベル） で供給される。 入出力端子 TST ART/NEXTは START入力とし て機能して、 入出力端子 T N E XT/ STARTは NEXT出力として機能する ここで、 図 5 Aに示すように、 水平同期信号 H SYNCの （下向き） パルスが 入力した後、 図 5 Bに示すように、 ドライバ I C 1 0 1— 1の入出力端子 TST ART (/NEXT) に画像データの転送開始を示す第 1の信号としてのパルス 信号 START=S TART ( 1 ) が入力される。
ドライバ I C 1 0 1— 1の中をフラグが移動してドライ ノ I C 1 0 1— 1の画 像データ用のメモリに書き込み終わると、 ドライバ I C 1 0 1— 1の入出力端子 TNEXT (ノ START) からドライノ I C 1 0 1— 2の入出力端子 TSTA RT (/NEXT) へドライバ I C 1 0 1— 2の書き込み開始を示すパルス信号 START ( 2 ) が出力される。 これにより、 ドライ ノ I C 1 0 1— 2にフラグ が移動してドライバ I C 1 0 1— 2の画像データ用のメモリに画像データが書き 込まれる。
同様にして、 パルス信号 START ( 3 ) 〜 S TART ( n ) が次々に出力さ れて、 各ドライ ノ I C 1 0 1一 3〜 1 0 1— nの画像データ用のメモリに画像デ 一夕が書き込まれる。
また、 図 5 Eに示すように、 ドライ ノ I C 1 0 1— 1の入力端子 TRE F ST A R Tに基準電流 I R E Fの分配開始を示す第 2の信号としてのパルス信号 R E F S T AR Tが入力される。
パルス信号 R E F S TARTは、 図 5 Bおよび図 5 Eに示すように、 パルス儈 号 S TART ( 1 ) にオ ラップするように入力される。 ドライ I C 1 0 1— 1は、 パルス信号 S TART ( 1 ) を駆動クロックとしてパルス信号 R E F STARTをラッチして、 1サイクル後のパルス信号 S TART ( 1 ) の立下り エッジで 1サイクル幅の信号 RE F NEXT ( 1 ) パルスを出力端子 T R E F N E XTから出力する。 ドライ ノ I C 1 0 1— 1は、 パルス信号 RE F NEXT ( 1 ) 発生時に基準電流 I RE Fを基準電流入力端子 T I RE F I Nから取り込む ドライノ I C 1 0 1— 2の入力端子 TR E F S TARTにパルス信号 R E F N E XTが入力される。 パルス信号 REF NEXT ( 1 ) は、 図 5 Cおよび図 5 F に示すように、 パルス信号 START (2 ) にオ ラップしている。 ドライ ノ I C 1 0 1— 2は、 パルス信号 S TART ( 2 ) を駆勣クロックとしてパルス 信号REFNEXT ( 1 ) をラツチして、 1サイクル後のパルス信号 S T A R T ( 2 ) の立下りエッジで 1サイクル幅のパルス信号 R E F NE XT ( 2 ) を出力 端子 TRE FNE XTから出力する。 ドライバ I C 1 0 1一 2は、 パルス信号 R E FNEXT ( 2 ) 発生時に基準電流 I R E Fを基準電流入力端子 T I REF I Nから取り込む。
同様にして、 RE FNEXT ( 3 ) REFNEXT ( n ) のパルスが各ドラ イ ノ I C 1 0 1— 3 1 0 1— (n— 1 ) から順次に出力されて、 各ドライバ I C 1 0 1— 3 1 0 1— nに基準電流 I R E Fが順番に取り込まれて行く。
以下に、 上記機能を有するドライバ I C 1 0 1 (— 1 ― n ) の具体的な構成 および各部の機能ついて、 図面に関連付けて順を追って説明する。 図 6は、 本発明に係る電流出力型ドライバ I Cの構成例を示すブロック図であ る。
本ドライバ I C 1 0 1は、 図 6に示すように、 基準電流源回路 （ I R E F C ) 2 0 0、 制御回路 （CTL) 3 0 0、 書き込み回路 （WRT) 4 0 0、 フラグ用 双方向シフ トレジスタ （F S FT) 500、 画像データ用レジスタアレイ （RE GARY) 60 0、 制御信号発生回路 （GEN) 70 0 - 1 , 7 0 0— (m/2 ) 、 電流出力型 D AC (ディジタル/アナログコンバータ） 8 0 0— 1 , 80 0 一 2 , ···, 8 0 0— (m— 1 ) , 8 0 0— m、 電流出力回路 （ I 0 UT) 900 一 1 , 9 0 0— 2, ···, 9 0 0 - (m- 1 ) , 9 00— m、 およびテス ト回路 （ T S T) 1 0 0 0を有している。
各ドライバ I C 1 0 1— ：！ 〜 1 0 1— nの基準電流源回路 2 0 0は、 入力信号 RE F NEXTの制御に従って基準電流入力端子 T I RE F I Nを通して基準電 流 I RE Fをドライノ I C内部に取り込み、 取り込んだ基準電流 I 1¾£ ?を15八 C数分に複製または時分割で分配して D AC 80 0—：！ 〜 8 0 0—mに出力する 基準電流源回路 20 0は、 マスタとなる 1つのドライバ I C (本実施形態では 1 0 1— 1 ) の基準電流発生回路の外部抵抗接続端子 REXTと接地 GNDとの 間に抵抗素子 R E X Tを接続して、 抵抗素子 R E X Tの抵抗値に応じて基準電流 出力端子 T I R E F 0 U Tにディスプレイパネル 1 0 2の各分割駆動領域 D R V A 1〜DR VAnを駆動する各ドラ 1ィバ I Cに共通する基準電流 I REFを発 生する。
あるいは基準電流 I R E Fは、 たとえばデイスプレイパネル 1 0 2に別途設け た定電流発生回路や電流出力型 D ACなどの電流源から、 マスタとなる 1つのド ライバ I C (本実施形態では 1 0 1— 1 ) に供給されるように構成される。
図 7は、 本実施形態に係る基準電流源回路の第 1の構成例を示しプロ 'ジ ク図で ある。 本基準電流源回路 20 O Aは、 図 7に示すように、 基準電流発生回路としての 定電流源回路 （ I S RC) 20 1、 基準電流を時分割で取り込むためのカレント サンプリ ング回路 （CSMP L) 2 0 2、 カレン ト ミラー回路 （CURMR) 2 0 3、 およびカレン トサンプリング回路 202の動作を制御するための制御信号 CTL 2 0 1 , CTL 2 0 2を発生する制御信号発生回路 （C LTGEN) 20 を有している。
定電流源回路 2 0 1は、 マスタとなる 1つのドライバ I C (本実施形態では 1 0 1 - 1 ) として用いられる場合、 外部抵抗接続端子 TREXTと接地 GNDと の間に抵抗素子 REXTを接続して、 その抵抗値に応じて基準電流 I RE Fを発 生し、 基準電流出力端子 T I RE FOUTから出力する。
基準電流出力端子 T I RE FOUTは、 共通の配線 CML 1 (図 7には図示し ていない） により同一および他の基準電流源回路のカレントサンプリング回路 2 0 2の基準電流入力端子 T I RE F I Nに接続される。
この定電流源回路 20 1は、 ディスプレイパネル 1 0 2上の部品点数を減らず ためドライバ I C内に設けられている。
図 8は、 図 7の定電流源回路の構成例を示す回路図である。
定電流源回路 20 1は、 図 8に示すように、 バンドギャ ップ定電圧発生回路 （ B G V GEN) 、 演算増幅器を用いたフィ一ドバック回路 2 0 1 2、 抵抗素子 R 2 0 1と P n p型トランジスタ Q2 0 1とからなる第 1電流源 2 0 1 3、 抵抗素 子 R 20 2と P n P.型トランジスタ Q 202からなる電流源 20 1 4、 P n p型 トランジスタ Q203, Q204、 および外付け抵抗素子 R E X Tにより構成さ れている。
抵抗素子 R 20 1の一端が電源電圧 VDDの供給ラインに接続され、 他端がトラ シジスタ Q 20 1のエミ ッタに接続されている。 トランジスタ Q 20 1のコレク タがトランジスタ Q 20 3のエミ 'クタに接続され、 トランジスタ Q 2 03のコレ クタが端子 TREXT、 およびフィードバック回路 20 1 2の非反転入力端子 （ + ) に接続されている。
抵抗素子 R 2 0 2の一端が電源電圧 VDDの供給ライ ンに接続され、 他端がトラ ンジスタ Q 20 2のエミ ッタに接続されている。 トランジスタ Q 2 0 2のコレク タがトランジスタ Q2 0 4のエミ 'ンタに接続され、 トランジスタ Q2 0 4のコ レ クタが基準電流出力端子 T I RE F OUTに接続されている。
トランジスタ Q 2 0 1 , Q 2 0 2のベースがフィ一ドバック回路 20 1 2の出 力に接続され、 トランジスタ Q 2 0 3, Q 20 4のベースが図示していないバイ ァス回路のベース電圧 V K P 1の供給ラインに接続されている。
また、 フィ一ドバック回路 2 0 1 2の反転入力端子 （一） 力バンドギャップ定 電圧発生回路 20 1 1の電圧供給ラインに接続されている。
バンドギヤップ定電圧発生回路 20 1 1は、 電源電圧依存性や温度依存性を非 常に小さく した電圧 V B Gを発生する。
フィードバック画路 2 0 1 2は、 端子 TREXTの電圧が VB Gに一致するよ うに、 出力電圧 AMP 0により、 第 1電流源 20 1 3、 および第 2電流源 20 1 4に流れる電流値を制御する。
これにより、 定電流源回路 20 1は、 トランジスタ Q2 0 4のコレクタ側に次 式で与えられる基準電流 I REFを発生し、 基準電流出力端子 T I REF OUT から出力する。
I R E F = (VB G/KREXT) X (KR 2 0 1/KR 20 2 )
…（ 1 ) ここで、 KREXTは外付抵抗素子 R EXTの抵抗値、 K R 2 0 1は第 1電流 源 2 0 1 3の抵抗素子 R 2 0 1の抵抗値、 K R 2 0 2は第 2電流源 2 0 1 4の抵 抗素子 R 20 2の抵抗値をそれぞれ示している。
カレン トサンプリ ング回路 2 0 2は、 たとえば 2つの第 1電流メモリおよび第 2電流メモリを有し、 制御信号発生回路 204により第 1制御信号 C T L 20 1 および第 2制御信号 C T L 2 02に応じて、 第 1電流メモリまたは第 2電流メモ リに基準電流入力端子 T I ER F I Nから供給される基準電流 I RE Fを書き込 む。 かつ、 第 1電流メモリまたは第 2電流メモリの書き込み動作に並行して、 第 2電流メモリまたは第 1電流メモリに既に書き込んだ基準電流 I R E Fを出力端 子 T I R C S Oからカレントミラー回路 2 0 3に出力する （読み出す） 。
カレン ト ミラ一回路 20 3は、 カレン トサンプリング回路 2 0 2の第 1または 第 2の電流メモリにサンプリ ングされた （書き込まれた） 基準電流 I RE Fを受 けて、 DAC 8 00 _ 1〜8 0 0— mの数に相当する基準電流 I R E F 1〜 I R E Fmを複製して、 DAC 8 0 0— 1〜80 0—mに供給する。
図 9は、 図 7のカレン トサンプリ ング回路 2 02および力レン ト ミラー回路 2 0 3の具体的な構成例を示す回路図である。
カレン トサンプリ ング回路 2 0 2は、 図 9に示すように、 第 1電流メモリ 2 0 2 1および第 2電流メモリ 20 2 2を有している。 これら第 1電流メモリ 2 0 2 1および第 2電流メモリ 2 02 2が基準電流入力端子 T I RE F ϊ Nに対して並 列に接続されている。
図 9では、 第 1電流メモリ 20 2 1が基準電流入力端子 I RE F I Nから基準 電流を取り込んでいる状態で、 第 2電流メモリ 2022が先に取り込んだ電流を 出力端子 T I R CS Oからカレントミラー回路 20 3に出力している。
第 1電流メモリ 2 02 1は、 絶緣ゲート型電界効果トランジスタであり、 たと えば nチャネル M 0 S (NMO S ) トランジスタ M 2 1 1 , M 2 1 2、 スィ ッチ ング素子 SW2 1 1〜SW2 1 6、 およびキャパシタ C 2 1 1 , C 2 1 2を有し ている。
NMO S トランジスタ M 2 1 1のソースが接地 GNDに接続され、 キャパシタ C 2 1 1の第 1電極およびキャパシタ C 2 1 2の第 1電極が接地 GNDに接続さ れ、 ドレイ ンが NMO S トランジスタ M 2 1 2のソースおよびスィ ッチング素子 SW2 1 1の端子 aに接続される。 ゲートがキャパシタ C 2 1 1の第 2電極、 ス ィ 'ンチング素子 SW 2 1 1の端子 bおよびスィ ツチング素子 SW2 1 5の端子 a , bにそれぞれ接続されている。
NMO S トランジスタ M2 1 2のドレイ ンがスィ ッチング素子 S W 2 1 2の端 子 a、 スィ ッチング素子 S W 2 1 3の端子 a、 およびスィ ッチング素子 S W 2 1 4の端子 aに接続される。 ゲートがキャパシタ C 2 1 2の第 2電極、 スイ ッチン グ素子 s W2 1 2の端子！)、 スィ ッチング素子 SW2 1 6の端子 a , bに接続さ れている。
そして、 スィ ツチング素子 SW2 1 3の端子 bが基準電流入力端子 T I RE F I Nに接続され、 スィ ツチング素子 SW 2 1 4の端子 bが出力端子 T I R C S 0 に接続されている。
第 2電流メモリ 2 0 22は、 NMO S トランジスタ M22 1 , M2 22、 スィ ツチング素子 SW2 2 1〜SW 2 2 6、 およびキャパシタ C 2 2 1 , C 222を 有している。
NMO S トランジスタ M 22 1のソースが接地 GNDに接続され、 キャパシタ C 2 2 1の第 1電極およびキャパシタ C 222の第 1電極が接地 GNDに接続さ れる。 ドレインが NMOS トランジスタ M 2 2 2のソースおよびスィ ッチング素 子 SW2 2 1の端子 aに接続され、 ゲートがキャパシタ C 2 2 1の第 2電極、 ス ィ チング素子 SW 22 1の端子 bおよびスィ ツチング素子 SW 2 25の端子 a , bにそれぞれ接続されている。
NMO S トランジスタ M222のドレインがスィ ッチング素子 S W 2 22の端 子 a、 スィ ツチング素子 S W 22 3の端子 a、 およびスィ ツチング素子 SW2 2 4の端子 aに接続される。 ゲートがキャパシタ C 2 22の第 2電極、 スィ ッチン グ素子 S W 2 2 2の端子 b、 スィ ッチング素子 S W 2 26の端子 a , bに接続さ れている。
そして、 スィ ツチング素子 SW 2 2 3の端子 bが基準電流入力端子 T I RE F I Nに接続され、 スィ 'クチング素子 SW 22 4の端子 bが出力端子 T I R C S 0 に接続されている。
以上の構成を有するカレントサンプリ ング回路 202は、 制御信号発生画路 2 04により発生される制御信号 CTL 2 0 1 , CTL 2 0 2に基づく各スィ ツチ ング素子 SW2 l l〜2 i 6、 SW22 1〜SW2 2 6の切替 （オン/オフ） 制 御により、 第 1電流メモリ 2 02 1または第 2電流メモリ 2 02 2に基準電流入 力端子 T I E R F I Nから供給される基準電流 I RE Fを書き込み、 第 2電流メ モリ 20 2 2または第 1電流メモリ 2 0 2 1に既に書き込んだ基準電流 I R E F の出力端子 T I R C S 0への出力 （読み出し） 動作を行う。
具体的な制御については後述する。
カレン ト ミラー回路 20 3は、 たとえば抵抗素子 R 2 1 1、 R 2 1 2と p n p 型トランジスタ Q 2 1 1、 Q 2 1 2、 Q 2 1 3、 Q 2 1 4からなるウィルソン定 電流源 2 0 3 1、 n p n型トランジスタ Q2 1 5、 Q2 1 6からなるウィルソン 定電流源の出力電流を受け取る出力電流負荷 2 0 3 2、 η ρ η型トランジスタ Q 2 1 7、 Q 2 1 8. Q 2 1 9 Q2 2 0からなる トランジスタ Q 2 1 4のベース 電流をキャンセルするためのベース電流シンク 2 0 3 3、 および、 抵抗素子 R 2 2 1と p n p型トランジスタ Q2 2 1、 Q2 3 1からなる電流源 2 03 4— 1、 (抵抗素子 R 2 2 2と p n p型トランジスタ Q 2 22、 Q 232からなる電流源 2034—) 、 ·· ·'、 抵抗素子 R 2 2 mと p n p型トランジスタ Q22 m、 Q 2 3 mからなる電流源 2 0 3 4 _mにより構成されている。
基準電流 I R E Fの入力端子 T I R C S Iがカレン トサンプリ ング回路 202 の出力端子 T I R C S◦に接続されている。 そして、 入力端子 T I R C S Iに ト ランジスタ Q 2 1 3のコレクタ、 トランジスタ Q 2 1 4のべ一ス、 およびトラン ジスタ Q 2 1 7のコ レクタに接続されている。
抵抗素子 R 2 1 1の一端が電源電圧 VDDの供給ライ ンに接続され、 他端がトラ ンジスタ Q 2 1 1のエミ ッタに接続され、 トランジスタ Q 2 1 1のコレクタがト ランジスタ Q2 1 3のヱミッタに接続されている。 抵抗素子 R 2 1 2の一端が電 源電圧 VDDの供給ライ ンに接続され、 他端がトランジスタ Q 2 1 2のェミッタに 接続され、 トランジスタ Q 2 1 2のコレクタカ トランジスタ Q 2 1 4のエミ 'ンタ 、 並びに トランジスタ Q 2 1 1, Q 2 1 2のべ一ス、 さらにはトランジスタ Q 2 2 1〜Q 22 mのベースに接続されている。
トランジスタ Q 2 1 4のコレクタがトランジスタ Q 2 1 5のエミ ッタに接続さ れ、 トランジスタ Q2 1 5のコレクタがトランジスタ Q2 1 6のコレクタおよび ベースに接続され、 トランジスタ Q2 1 6のコレクタが接地 GNDに接続されて いる。
トランジスタ Q 2 1 5のベースがトランジスタ Q 2 1 8のコレクタ、 並びに ト ランジスタ Q 2 1 7および Q 2 1 8のベースに接続されている。 トランジスタ Q 2 17のェミ ッタがトランジスタ Q 2 1 9のコ レクタ、 並びに トランジスタ Q 2 1 9および Q 2 2 0のベースに接続されている。 トランジスタ Q 2 1 8のェミ ツ タがトランジスタ Q 2 2 0のコレクタに接続され、 トランジスタ Q2 1 9, Q 2 20のェミ ッタが接地 G N Dに接続されている。
また、 抵抗素子 R 2 2 1の一端が電源電圧 VDDの供給ラインに接続され、 他端 がトランジスタ Q 2 2 1のェミ ッタに接続される。 トランジスタ Q22 1のコ レ クタがトランジスタ Q 2 3 1のェミ ッタに接続され、 トランジスタ Q 2 3 1のコ レクタが基準電流出力端子 T I ERF 1に接続されている。
同様にして、 抵抗素子 R 22 nの一端が電源電圧 VDDの供給ライ ンに接続され 、 他端がトランジスタ Q 2 2 nのエミ ッタに接続される。 トランジスタ Q 22 n のコレクタがトランジスタ Q 2 3 nのエミ ッタに接続され、 トランジスタ Q 2 3 nのコレクタが基準電流出力端子 T I E R F nに接続されている。
さらにトランジスタ Q2 1 3, Q 23 1〜Q2 3 mのベースが図示していない バイアス電圧発生回路のベース電圧 V K P 2の供給ライ ンに接続されている。 このような構成を有する力レン トミラー画路 2 0 3においては、 カレン トサン. プリング回路 2 0 2から供給された基準電流 I RE Fが各電流源 2034— 1〜 2 03 4一 mに伝達されて複製される。 これらの複製された基準電流 I REF 1 〜 I REFmが各基準電流出力端子 T I RE F 1〜T I RE Fmから DAC 8 0 0— 1〜800—mに供給される。
制御信号発生回路 2 0 4は、 制御信号 CTL 2 0 1によりカレン トサンプリ ン グ回路 202の第 1電流メモリ 2 02 1のスイ ツチング素子 S W 2 1 1〜 2 1 6 、 制御信号 CTL 2 0 2により第 2電流メモリ 2 0 2 2のスィ ッチング素子 S W 2 2 1〜SW226の切替 （オンノオフ） 制御を行つて、 第 1電流メモリ 20 2 1または第 2電流メモリ 2 0 2 2に基準電流入力端子 T I ER F I Nから供給さ れる基準電流 I RE Fを書き込ませ、 第 2電流メモリ 2 0 22または第 1電流メ モリ 2 02 1に既に書き込んだ基準電流 I REFの出力端子 T I R C S Oに出力 させる。
制御信号発生回路 2 0 4は、 ドライバ I Cがパルス信号 RE FNEXTを発生 しているときに第 1電流メモリ 2 02 1または第 2電流メモリ 202 2に基準電 流 I R E Fを書き込む動作を行わせる。
そして、 制御信号発生 HI路 2 0 4は、 第 1電流メモリ 2 0 2 1と第 2電流メモ リ 20 22への書き込みを、 パルス信号 RE F NEXTが入力する毎に交互に行 わせる。
すなわち、 制御信号発生回路 2 04は、 片方の電流メモリに書き込みを行って いても、 必ず、 もう一方の電流メモリから出力電流が供給されるようにカレン ト サンプリング回路 2 02の制御を行う。
制御信号発生画路 2 0 4が発生する制御信号 CTL 2 0 1には、 カレントサン プリ ング回路 20 2の第 1電流メモリ 202 1のスィ ッチング素子 S W 2 1 1を ォンノオフ制御する信号 C SW2 1 1、 スィ ッチング素子 S W 2 1 2をォンノォ フ制御する信号 C SW2 1 2、 スィツチング素子 SW2 1 3をオンノオフ制御す る信号 CSW2 1 3、 スィ 'クチング素子 SW 2 1 4をオンノオフ制御する信号 C SW2 1 4、 スィ ッチング素子 S W 2 1 5をォン Zオフ制御する信号 C S W 2 1 5、 およびスィツチング素子 SW 2 1 6をオンノオフ制御する信号 C SW2 1 6 を舍む。
同様に、 制御信号発生回路 2 0 4が発生する制御信号 CTL 2 0 2には、 カレ ン トサンプリ ング回路 2 0 2の第 2電流メモリ 2 0 2 2のスィ ツチング素子 SW 2 2 1をオン/オフ制御する信号 C SW 2 2 1、 スィ ツチング素子 SW 2 2 2を オン/オフ制御する信号 C SW 2 2 2、 スィ ツチング素子 SW 2 2 3をオン/ォ フ制御する信号 C SW 2 2 3、 スィ ツチング素子 SW 2 2 4をオンノオフ制御す る信号 C SW2 2 4、 スィ ッチング素子 S W 2 2 5をォン /オフ制御する信号 C SW 2 2 5、 およびスィ ツチング素子 SW 2 2 6をオン/ オフ制御する信号 C S W 2 2 6を舍む。
次に、 図 1 0八〜図1 0 Mに関連付けて制御信号発生回路 2 0 4によるカレン トサンプリング回路 2 0 2の制御動作について説明する。
なお、 ここでは、 第 1電流メモリ 2 0 2 1に対する制御動作を説明する。 第 2 電流メモリ 2 0 2 2に対する制御動作も同様に行われることから、 ここではその 説明は省赂する。
電流書き込み時には、 図 1 08〜図1 0 Gに示すように、 スィ ツチング素子 S W 2 1 4がオフした状態でスィ ッチング素子 3¥2 1 1 と 3 2 1 2と3 ¥2 1 3がオンするように制御信号 C SW2 1 4、 C SW2 1 1〜C SW2 1 3が制御 信号発生画路 2 0 4によりカレントサンプリング画路 2 0 2に供給される。
これに伴い、 スィ 'ンチング素子 SW 2 1 1と3¥2 1 2と3 2 1 3がォンし て NMO S トランジスタ M 2 1 1と M 2 1 2は各々ダイォ一ド接続した状態とな る。 これにより、 入力電流が各々の M O S トランジスタに流れて、 各々のドレイ ン電圧がキャパシタ C 2 1 1の電極およびキャパシタ C 2 1 2の電極に入力され る。 このとき、 ドレイ ン電圧 =ゲート電圧なので、 入力電流がちょ うど飽和電流 となるゲ一ト電圧が入力される。
電流書き込みから電流読み出しに移る時には、 スィ ツチング素子 SW 2 1 4が オフした状態でスィ ッチング素子 SW2 1 1、 SW2 1 2、 S W 2 1 3の順番に オフするように、 制御信号 C SW2 1 4、 C SW2 1 1〜C SW2 1 3が制御信 号発生回路 2 0 4によりカレントサンプリ ング回路 2 0 2に供給される。
これに伴い、 NMO S トランジスタ M 2 1 1のゲート電圧、 NMO S トランジ スタ M2 1 2のゲート電圧が順番にキャパシタ C 2 1 1の電極およびキャパシタ C 1 2の電極にホ一ルドされる。
最後にスィ 'ンチング S W 2 1 4がオンするように制御信号 C S W 2 1 4が制御 信号発生回路 2 0 4によりカレントサンプリング回路 2 0 2に供給される。
また、 スィ 'ンチング素子 S W 2 1 5と S W 2 1 6は、 スイ ッチング S W 2 1 1 、 SW2 1 2がオフするときに逆にオンするように、 制御信号 C SW2 1 5, C SW2 1 6が制御信号発生回路 2 0 4によりカレントサンプリ ング回路 2 0 2に 供給される。
スィ ッチング素子 S W 2 1 5と S W 2 1 6がオンし、 スイ ッチング S W 2 1 1 、 SW2 1 2がオフすることにより、 スィ ツチング素子 SW 2 1 1、 SW2 1 2 のスィ ツチング動作で発生するチャージがキヤンセルされる。
電流読み出し時には、 スィ ッチング素子 SW2 1 1 と SW2 1 2と SW2 1 3 がォフして、 スイ ツチング素子 S W 2 1 4がオンするように、 制御信号 C S W 2 1 4、 C SW2 1 1〜C SW2 1 3が制御信号発生回路 2 0 4によりカレン トサ ンプリ ング回路 2 0 2に供給される。
これに伴い、 スィ ツチング素子 SW 2 1 1 と SW2 1 2と S W 2 1 3がオフし て、 スィ 'ンチング素子 SW 2 1 4がオンした状態で、 キャパシタ C 2 1 1にホー ルドされたゲ一ト電圧で決まる NMO S トランジスタ M2 1 1の飽和電流が、 出 力端子 T I R C S 0に出力される。 電流読み出し時に、 NMO S トランジスタ M 2 1 2はカスコードのトランジスタとして機能する。
以上、 カスコードの構成を有する MO S トランジスタを設けたことと、 スイ ツ チング動作で発生するチャージをキャンセルするスィ ッチング素子を設けたこと により電流書き込み時と電流読み出し時の電流値は十分な精度で一致する。 その ため、 マスタの基準電流を非常に高い精度で各ドライバに分配することが可能に なる。
カスコ一ドの構成を有する MO S トランジスタを追加することにより電流書き 込み時と電流読み出し時の電流精度を改善できるとしたが、 カスコ一ドの構成を とることでコンデンサに保持される電圧 V G Sのうち電流値 I R E Fを決める実 効的な電圧 V e f f -V G S -V t hの値が小さくなるという不利益が発生する カレン トサンプリ ング回路が動作するのに必要な電圧 Vmax は以下の式 2〜式 6で与えられる。 まず、 ここで、 VGS1 = Veffl+ Vth. VGS2 = Veff2+ Vth とおく と、 第 1 の MO S トランジスタ M 2 1 1 について、 次式が成立する。
I max = ( 1 / 2 ) β (W 1 /L ) * (VGS1 - Vth) 2
= ( 1 /2 ) β (W l /L ) * Veffl2 ··· ( 2 ) 同様に、 第 2の MO S トランジスタ M 2 1 2について、 次式が得られる。
I max = ( 1 / 2 ) β (W 2/L ) * ( VGS2 - Vth) 2
= ( 1 /2 ) β (W 2/L ) * Veff22 … ( 3 ) 式 2と式 3において、 W 1と W2は、 それぞれトランジスタ M 2 1 1 と M 2 1 2のチヤネル幅を示し、 Lはトランジスタ M 2 1 1と M 2 1 2のチヤネル長を示 す。 I max は、 電流出力型駆動回路の出力電流の最大値である。
式 2および式 3における Vefflと Veif2は、 MO S トランジスタ M 2 1 1 と M 2 1 2に電流を流すために必要な実効的な電圧と言える。 この実効的な電圧が小 さいと、 ドレイ ン一ゲート間のカツプリ ング容量の影響ゃスィ ツチング素子 SW 2 1 1、 S W2 1 2のオンノオフ時の影響を受けやすくなる。
カスコードの構成をとる MO S トランジスタ M 2 1 1 と M 2 1 2に印加される 最大の電圧 Vmax は、 次式によって与えられる。
Vmax = VGS1 + VGS2 + oc
= Veffl+ Veff2+ 2 Vth+ or ··· ( 4 ) 式 4において、 定数 は、 スィ ツチング素子 SW2 1 3と SW2 1 4を構成す る MO S トランジスタのドレイ ン一ソース間の電圧で、 or = VDS^ 0. 2 V程度 である。 D A C出力との接続を考えると、 最大電圧 Vmax は、 次式によって与え られる。
Vmax ≤ ( 1/2 ) VDD … ( 5 ) ここで、 Vth= 0. 7 5 V, VDD= 4. 7 5 Vとすると、 次の結果が得られる
Veffl+ Veff2= 0. 6 7 5 V … （ 6 ) 式 6によると、 6 ゃ¥6：^2は、 数百 mVというかなり小さな電圧をとるこ とが分かる。 サンプリ ングホ一ルド時に発生する数 mVの誤差も問題になるため 、 ドライバ I C間に分配するための基準電流配線にディジタル信号のクロス トー クなどが乗らないよう十分な注意が必要である。
次に、 カレントミラー回路 2 0 3を構成する抵抗素子のレイァゥ ト、 基準電流 のドライバ I C間の分配動作、 並びに、 ドライノ、' I C間に分配するための基準電 流配線のシールドおよび安定化方法について、 図面に関連付けて説明する。 図 1 1 A〜図 1 1 Cは、 カレン トミラ一回路 2 0 3を構成する抵抗素子のレイ ァゥ ト例を示す図である。
ここでは、 ドライ ノ I C内に設けられた D ACの個数を m= 8とした場合につ いて説明する。 上述したように抵抗素子 R 2 1 1、 R 2 1 2はウィルソン定電流 源 203 1を構成する抵抗素子である。 また、 抵抗 R 2 2 1、 R 222、 ···'、 R 228は電流源 2 0 3 4— 1、 電流源 203 4— 2、 ·· ··、 電流源 2 0 34— 8を構成する抵抗素子である。
そして、 カレントミラ一回路 203は、 ドライノ I C内に図中左から右へ配置 されている D A C 8 0 0— 1、 DAC 800— 2、 ····、 D A C 800— 8に基 準電流 I RE F 1、 I RE F 2、 ··'·、 I RE F 8を供給する。
図 1 1 Aは、 好適なレイァゥ ト例を示している。
図 1 1 Aの例では、 ドライ ノ ' I Cチップ左端の D A C 8 0 0— 1の基準電流源 2034 - 1の抵抗素子 R 22 1とチップ右端の DAC 8 0 0— 8の基準電流源 2034 - 8の抵抗素子 R 2 2 8力、 ウイルソン定電流源 2 0 3 1の抵抗素子 R 2 1 1、 R 2 1 2と近くなるようにレイアウ トされている。
また、 D ACに供給する基準電流源の抵抗素子を左から右に 1つおきに割り当 てて行き、 右から左に 1つおきに戻ってくるように割り当てている。
このようにレイアウ トすることにより、 ドライ ノ I C内の隣接した D AC間の 輝度の差を小さく したままで、 ドライバ I Cの左端とドライバ I Cの右端に対応 した部分の輝度の差も小さくできる。 その結果、 たとえば図 1 2に示すように、 ディスプレイパネル 1 0 2を長手方向 （図 4中、 横方向） に分割して駆動する ド ラィバ間の輝度段差を小さくすることができる。
図 1 1 Bも、 好適なレイァゥ ト例を示している。
図 1 1 Bのレイアウ トが図 1 1 Aと異なる点は、 各々の抵抗素子を、 たとえば 1/2の値の 2つの抵抗素子で構成して、 いわゆる襻がけにレイァゥ トした点に ある。 ゥィルソン定電流源 2 0 3 1の抵抗素子 R 2 1 1 、 R 2 1 2を櫸がけにレイァ ゥ トすることにより、 ゥィルソン定電流源 2 0 3 1のばらつきを小さくすること ができる。
同様に、 ドライバ I C左端の D A C 8 0 0 - 1の基準電流源の抵抗 R 2 1とド ライバ右端の D A C 8 0 0 - 8の基準電流源の抵抗 R 2 8を櫸がけにレイァゥ ト することにより、 ドライバ I Cの左端とドライバ I Cの右端に対応した部分の輝 度のばらつきを小さくすることができる。 他の抵抗素子も、 これらに合わせて襻 がけにレイァゥ トする。
また、 好適には、 トランジスタの配置も図 1 1 Aまたは図 1 1 Bに示した抵抗 素子のレイァゥ トと同じような順番にレイァゥ トすることが望ましい。 図 1 1 Cは、 比較のために悪い例を示している。
図 1 1 Cでは、 ドライノ I Cチップ左端の D A C 8 0 0— 1の基準電流源 2 0 3 4 - 1の抵抗素子 R 2 2 1 とウィルソン定電流源 2 0 3 1の抵抗素子 R 2 1 1 、 R 2 1 2に近いが、 チップ右端の D A C 8 0 0— 8の基準電流源 2 0 3 4— 8 の抵抗素子 R 2 2 8は遠いため、 ドライバ I C内で隣接した D A C間の輝度の差 が小さくても、 ドライバの左端とドライバの右端に対応した部分の輝度の差が大 きくなつてしまう。 このため、 ドライバを複数個並べた場合、 ドライバ間で輝度 段差が発生しやすくなる。
図 1 3 A〜図 1 3 Hは、 基準電流 I R E Fのドライバ I C間の分配動作の説明 するための図である。
本デイスプレイデバイス 1 0 0においては、 基準電流 I R E Fの各ドライノ ' I C (データ線ドライバ） への分配は、 図 1 3八〜図 1 3 Hに示すように、 垂直ブ ランキング期間 T B L Kに行い、 各ドライ ノ I C 1 0 1— 1〜： I 0 1— nでは、 カレン トサンプリ ング回路 2 0 2にサンプルホールドした電流を実質的な基準電 流として用いる。
たとえば大型のディスプレイパネルの場合、 マスタの基準電流の配線はデイス 1235 プレイパネル上を長く引き回されることになる。 このため、 ディジタル信号との ク αス トークや電源系のィ ンピーダンスの存在により、 ディジタルノィズが重畳 し易く （かぶりやすく） なっている。 たとえば画像データの転送に伴って発生し たディジタルノィズがマスタの基準電流にかぶってしまうと、 大きなディジタル ノィズが発生する特定のパターンを表示したときに、 ノィズによる輝度ばらつき が発生するなどの問題がある。
通常、 垂直ブランキング期間は画面上には表示されないので、 画像データの値 を固定することでディジタルノィズの発生を抑制することができる。
この期間に基準電流の各データ線ドライバへの分配を行うことで、 ノィズがか ぶらない同じ値の基準電流を分配することができる。
垂直ブランキング期間後は、 パネル上を引き回された基準電流を直接用いずに 、 各ドライバ I C 1 0 1— 1〜： L 0 1— ηの基準電流源回路 2 0 0— 1〜 2 0 0 —ηのカレン トサンプリ ング回路 2 0 2にサンプルホールドした電流を各ドライ バ I Cの基準電流として用いる。 この方式により、 上記のノ イズの問題を解消す ることができる。
また、 垂直ブランキング期間後は、 各ドライバ I Cの基準電流をサンプルホー ルドする回路が全てオフして共通の基準電流配線の電位が変動してしまう。 その ため、 好適には、 カレン トサンプリ ング回路 2 0 2のダミー画路を設けて、 共通 の基準電流配線の電位変動を抑制することが望ましい。
図 1 4は、 ドライバ〗 C間に分配するための基準電流配線のシールドおよび安 定化方法を説明するための図である。
本ディスプレイデバイス 1 0 0では、 マスタの基準電流 I R E Fの配線はシ一 ルド用の電源配線の間を通す。 ·
また、 多層基板の場合には、 シールド用の電源層の上を走らせる （配線する） 。 シールド用の電源としては、 基準電流源回路 2 0 0内に設けられたカレン トサ ンプリ ング回路 2 0 2を構成するたとえば第 1電流メモリ 2 0 2 1において、 前 述したように、 ダイオード接続する トランジスタ M 2 1 1、 M2 1 2が nチヤネ ル MO S (NMO S) の場合には、 アナログ系の接地電圧源 GND aに接続する ダイォード接続する トランジスタ M2 1 1、 M 2 1 2が Pチャネル MO S ( P MO S) の場合には、 アナログ系の電源電圧源 VDD aに接続する。
データ線ドライバ I Cには多数のディジタル信号が入力する。 マスタの基準電 流 I R E Fの配線とこれらのディジタル信号配線の間でクロストークがあると、 カレン トサンプリ ング回路 2 0 2に流れ込む電流はディジタル信号が変化してか ら数百 n s〜数 sの間変動してしまう。 変動しているときに電流メモリでホー ルドしてしまうと、 ディスプレイパネルを分割して駆動しているデータ線ドライ バ毎の輝度段差が発生してしまう。
このため、 マスタの基準電流の配線はシールド用の電源配線の間を通して、 デ ィジタル信号配線との力ップリ ング容量 C c r o s sが極力付かないようにする また、 多層基板の場合には、 マスタの基準電流 I RE Fの配線はシールド用の 電源層の上を走らせることで配線容量 C sの値を大きく して、 クロストークによ る変動 Δ V c r o s sを小さくする。 厶 V c r o s s = (V I H— V I L) X (C c r o s s/C s ) N d i g 厶 1ノ 1 ^ 2厶 V c r o s s/V e f f
… ( 7 ) ここで、 V e f f は電流メモリのキャパシタにホールドされた実効的な電圧 V e f f = V g s - V t hである。
さらに、 本ディスプレイデバイス 1 0 0では、 既に述べたように、 垂直ブラン キング期間に画像データの値を固定して、 クロス トークの量を減らして基準電流 の分配を行う。 好適には、 ディジタルデータの転送には、 小振幅の転送技術や小 振幅で差動の転送技術 （L VD S) を用いる。
たとえば第 1電流メモリ 20 2 1において、 前述したようにダイオード接続す る トランジスタ M2 1 1、 M 2 1 2が NMO Sの場合には、 アナログ系の接地 G ND aを基準として I D Sが決まるので、 キャパシタ C 2 1 1、 C 2 1 2の接地 端子は接地電圧源 GND aに接続する。
ダイォ一ド接続する トランジスタ M 2 1 1、 M 2 1 2が P MO Sの場合には、 アナログ系の電源電圧源 V D D aを基準として I D Sが決まるので、 キャパシタ C 2 1 1、 C 2 1 2の接地端子は電源電圧源 V DD aに接続する。
このため、 シールド用の電源配線もキャパシタ C 2 1 1、 C 2 1 2の接地端子 と同じように、 NMO Sの電流メモリの場合にはアナログ系の接地電圧源 GN D aを使用して、 PMO Sの電流メモリの場合にはアナ口グ系の電源電圧源 V D D aを使用する。
逆の極性の電源をシールドに用いてしまうと、 アナログ系の接地電圧源 GND aや電源電圧源 VDD aといえども、 数十 m V以上のノイズを持っており、 電流 メモリがサンプルホールドするときの精度に影響してしまう。
画像データが転送されている間は、 ディスプレイパネル 1 0 2上の各ドライバ が高い周波数で動作している。 このため、 電源系のイ ンピーダンスの存在により 、 各 I Cの電源レベルは別々に変動している。
上述した例のように、 ドライバ I C 1 0 1 _ 1からマスタの基準電流を出力し て、 ドライノ、、 I C 1 0 1— nで受け取つたとすると、 ドライバ I C 1 0 1— nに とっては、 ドライノ I C 1 0 1一 1の G N D aと ドライ ノ I C 1 0 1— nの G N D aのレベル差がノィズとして基準電流にオーバ一ラ 'ンプして見えてしまう。 カレン トサンプリ ング回路 2 0 2を設けたことにより、 接地電源圧 GND aの レベルが変動しても電流メモリのキャパシタ C 2 1 1、 C 2 1 2によりゲート電 圧も一緒に変動して、 結局、 トランジスタ M 2 1 1、 M2 1 2のゲートソース間 電圧は変動しないので、 安定した基準電流をドラィバ内に供給することができる 図 1 5は、 本実施形態に係る基準電流源回路の第 2の構成例を示すブロック図 である。
本基準電流源回路 20 0 Bが図 7の基準電流源回路 20 0 Aと異なる点は、 定 電流源回路を設ける代わりに、 基準電流 I RE Fは、 たとえばディスプレイパネ ル 1 0 2に別途設けた定電流発生回路や電流出力型 D ACなどの電流源から、 各 々のドライバ I C (本実施形態では 1 0 1— 1〜 n ) に供給するようにした。 その他の構成、 機能は、 図 7の回路と同様である。
なお、 カレン トミラ一回路の代わりに、 複数個のカレン トサンプリング回路に 接続するように構成することも可能である。
以上、 基準電流源画路 20 0の具体的な構成および機能について詳細に説明し たが、 以下、 ドライバ I C 1 0 1の残りの他の構成要素の機能について説明する テス ト回路 000は、 入力信号 TM ODEおよび TC L Kに応じて、 回路全 体の勣作をテストして、 該当する回路のテスト出力を TOUTに出力する。 制御回路 3 0 0は、 方向制御信号 D I R、 リセッ ト信号 R E S E T、 ロードパ ルス L OAD、 ラツチパルス L AT C Hおよびクロ 'ンク信号 M C L Kに応じて、 書き込み回路 4 0 0、 フラグ用双方向シフトレジスタ 5 0 0および制御信号発生 回路 7 0 0—：！〜 7 00— (m/2 ) にそれぞれ駆動クロック信号や制御信号を 出力する。
書き込み回路 400は、 制御回路 3 0 0からの駆動クロック信号や制御信号に 基づき、 入力される mビッ トの画像データ Din [m— 1 , 0 ] をラ 'ンチして、 好 適にはシリアル♦パラレル変換により動作周波数を低くして、 画像データ用レジ スタアレイ 6 0 0に出力する。
フラグ用双方向シフトレジスタ 5 00は、 方向制御信号 D I Rや制御回路 3 0 0から入力される駆動クロック信号や制御信号に従って、 シフトレジスタの両端 からそれぞれ入力されるフラグ信号 （パルス信号） S TARTZNEXTと NE XT/S TARTを左または右の何れかの方向にシフ トする。 シフ トしたフラグ 信号を画像データ用レジスタアレイ 6 0 0に供給し、 書き込み回路 4 0 0から入 力される画像データを書き込むレジスタアレイの位置 （ァドレス） を選択する。 画像データ用レジスタアレイ （画像用メモリ） 6 0 0は、 たとえばダブルバッ ファ型のレジスタから構成されており、 書き込み回路 4 0 0から入力される画像 データを前段のレジスタで保持する。 ラツチパルス LATCHの入力に応じて保 持した画像データを後段のレジスタに転送し、 制御信号発生回路 7 0 0 - 1 , 7 0 0— (m/2 ) から入力されるチャネル選択信号に応じて、 ディジタル ' アナ ログ変換回路 D A C 8 0 0— 1〜8 0 0—mに順次出力する。
DAC 8 0 0—：！〜 8 0 0— mは、 電流出力型ディジタル/アナ口グ変換回路 である。 すなわち、 これらの変換回路は、 画像データ用レジスタアレイ 6 0 0か ら順次入力される画像データに対応した電流信号を発生し、 電流出力回路 9 0 0 一 1〜9 0 0— mを構成するカレントサンプリ ング回路に時分割で出力する。 電流出力回路 9 0 0— 1 , 9 0 0 - 2, ····, 9 0 0—mは、 前述した本発明 に係るカレントサンプリ ング回路および高耐圧または中耐圧の電流出力トランジ スタによって構成されている。 これらの電流出力回路は、 ディジタル ' アナログ 変換画路 D AC 8 0 0— 1 , 8 0 0 - 2, ·♦·', 8 0 0—mから入力される画像 データに対応した変換電流をサンプリ ングして保持し、 そして、 保持した電流を L〇AD信号の入力に応じて複数の出力端子に出力する。
本実施形態の電流出力型ドライバ I C 1 0 1は、 外部から供給される制御信号 に基づき、 入力される画像データ Din [m— 1 , 0 ] を保持する。 保持した画像 データをチャネル選択信号に従って D AC 8 0 0— 1〜 8 0 0— mに出力する。 ディジタル · アナログ変換回路 D AC 8 0 0—：！〜 8 0 0— mにより、 基準電 流源回路 2 0 0から供給された基準電流 I RE Fおよび入力される画像データに 応じた電流が生成されて電流出力画路 9 0 0— 1〜9 0 0—mに供給される。 そ して、 電流出力回路 9 0 0— 1〜9 0 0— mにより、 ディジタル 'アナ口グ変換 HI路 D A C 8 0 0— 1〜8 0 0— mから供給された電流が保持され、 保持した電 流が L O A D信号の入力に応じて複数の出力端子に出力され、 図示しないディス プレイパネル上の複数のデータ線に供給される。
図 1 6は、 本実施形態の電流出力回路の一構成例を示す回路図である。
電流出力回路 9 0 0は、 図 1 6に示すように、 それぞれ複数のカレントサンプ リング回路からなる第 1のバンク 9 0 1、 第 2のバンク 9 0 2およびディスプレ ィパネル 1 0 2を駆動するのに必要な電圧に足りる中耐圧または高耐圧の所定の 耐圧を有する複数のトランジスタからなる電流出力トランジスタアレイ 9 0 3に より構成されている。
図 1 6に示すように、 第 1のバンク 9 0 1 と第 2のバンク 9 0 2に、 出力電流 のチャネルの数だけそれぞれ複数のカレン トサンプリ ング画路 9 0 1 _ 1〜9 0 1一 n、 9 0 2—：！〜 9 0 2— nが配置されている。
第 1のバンク 9 0 1の各チャネルの力レン トサンプリ ング画路 9 0 1 一 1〜9 0 1— nは、 第 2のバンク 9 0 2のそれぞれのチヤネルの力レン トサンプリ ング 画路 9 0 2— 1〜9 0 2— nに対応して配置されている。
さらに、 第 1 のバンク 9 0 1 と第 2のバンク 9 0 2の各チャネルのカレン トサ ンプリ ング回路 9 0 1—；！〜 9 0 1—n、 9 0 2'— 1〜 9 0 2— nは、 電流出力 トランジスタアレイ 9 0 3の各チャネルの所定の耐圧を有する トランジスタ 9 0 3— 1〜9 0 3— nに対応して配置されている。
たとえば、 第 1のバンク 9 0 1において、 1チャネル目の力レン トサンプリ ン グ回路 9 0 1 一 1 と第 2のバンク 9 0 2の 1チャネル目の力レン トサンプリ ング 回路 9 0 2— 1、 並びに電流出力トランジスタアレイ 9 0 3における 1チャネル 目の所定の耐圧を有する トランジスタ 9 0 3— 1に対応して配置されている。 カレン トサンプリ ング回路 9 0 1— 1の電流出力端子 I O U Tとカレン トサン プリング回路 9 0 2 - 1の電流出力端子 I O U Tが所定の耐圧を有する トランジ ス夕 9 0 3— 1のソースに共通に接続されている。
同様に、 第 1のバンク 9 0 1の nチャネル目の力レン トサンプリ ング回路 9 0 1一 nと第 2のバンク 9 0 2の nチャネル目の力レン トサンプリ ング画路 9 0 2 一 n、 並びに電流出力トランジスタアレイ 9 0 3における nチャネル目の所定の 耐圧を有する トランジスタ 9 0 3— nに対応して配置されている。
カレン トサンプリ ング回路 9 0 1— nの電流出力端子 I O UTとカレン トサン プリング回路 9 0 2— nの電流出力端子 I OUTが所定の耐圧を有するトランジ スタ 9 0 3 _ nのソースに共通に接続されている。
電流出力トランジスタアレイ 9 0 3において、 所定の耐圧を有するトランジス タ 9 0 3— 1 , 9 0 3— 2 , ···, 9 0 3— nのドレイ ンは、 それぞれ出力パッ ド 9 0 4— 1 , 9 0 4 - 2, ···, 9 0 4— nに接続されている。
第 1のバンク 9 0 1および第 2のバンク 9 0 2のすベての力レン トサンプリ ン グ回路 9 0 1— 1〜9 0 1— n、 9 0 2— 1〜9 0 2— nの電流入力端子 I I N は、 図 1 6に示していない電流出力型 D ACの電流出力端子に接続されている。 第 1のバンク 9 0 1のカレントサンプリング回路 9 0 1— 1〜9 0 1— nと第 2 のバンク 9 0 2のカレン トサンプリ ング回路 9 0 2— l〜9 0 2— nは、 制御信 号 OE 0、 0 E 1に応じて交互に書き込みモードと、 読み出しモードに制御され る。
これらのカレントサンプリング回路 9 0 1— 1〜9 0 1— η、 9 0 2—；！〜 9 0 2— nにより、 D A Cの出力電流に応じた駆動電流を電流出力トランジスタ 9 0 3— 1 , 9 0 3 - 2 , ···, 9 0 3— nを介して負荷側である図示しないデータ 線に出力する。
本実施形態の電流出力回路 9 0 0は、 たとえば、 有機 E L素子を駆動する場合 、 1 0 V〜2 0 V程度の電圧で、 D ACの出力電流に応じた駆動電流を有機 E L 素子の供給する必要がある。
このため、 各出力チャネルごとに 1個の中耐圧または高耐圧の所定の耐圧を有 する トランジスタ 9 0 3— 1〜9 03— nを設けて、 カレントサンプリ ング回路 からの出力電流をパ 'ン ド 9 0 4— 1〜 90 4— nを介して、 各チャネルの有機 E L素子に出力することで高電圧に対応している。
図 1 7は、 電流出力回路 9 0 0の第 1および第 2のバンク 9 0 1 , 9 0 2に採 用されるカレントサンプリ ング回路 90 1—：！〜 9 0 1— n, 9 02— 1〜9 0 2— nの具体的な構成例を示す回路図である。
本電流出力回路 9 0 0のカレントサンプリ ング回路は、 図 1 7に示すように、 PMOS トランジスタ M9 0 1 , M902、 スィ ッチング素子 S W 90 1〜 S W 906、 キャパシタ C 9 0 1, C 902、 2入力 N A N Dゲート N G 90 1〜 N G 903、 およびィ ンバータ I NV 90 1〜9 0 5を有している。
図 1 7に示すように、 電流出力回路 900のカレントサンプリング回路におい て、 NANDゲート NG 9 0 1とィンバ一タ I N V 9 0 1の出力信号により、 ス イ ツチング素子 SW9 0 1と SW905のォン Zォフが制御され、 N A N Dゲー. ト NG 902とィ ンバ一タ I NV 902の出力信号により、 スィ ツチング素子 S W 902と SW 9 0 6がォンノオフが制御される。
また、 ィンバ一タ I N V 90 3の出力信号により、 スィ ツチング素子 SW 9 0 3がオン/オフが制御され、 インバータ I NV 90 5の出力信号により、 スイ ツ チング素子 SW 9 0 4がオンノオフが制御される。
なお、 図 1 7に示すように、 スィ クチング素子 SW 9 0 1 , S W 90 2 , S W 905と SW9 06は、 PMO S トランジスタにより構成され、 スィ 'ンチング素 子 SW9 03と SW9 0 4は、 NMO S トランジスタにより構成されている。
NANDゲート NG 9 0 1の入力端子にそれぞれク αツク信号 CK 1とィンバ —タ I Ν V 9 0 3の出力信号が入力され、 NANDゲート NG 9 02の入力端子 にそれぞれク口ック信号 C K 2とィンバ一タ I N V 9 0 3の出力信号が入力され る。
NANDゲ一ト NG 9 0 3の入力端子にそれぞれ選択信号 S E Lと書き込みィ ネ一ブル信号 W Eが印加される。
ィ ンバ一タ I NV 9 0 1の入力端子が NAN Dゲート NG 9 0 1の出力端子に 接続され、 ィンバ一タ I N V 9 0 2の入力端子が NAN Dゲート NG 9 02の出 力端子に接続される。 ィ ンバ一タ I N V 9 03の入力端子が NAN Dゲート NG 9 0 3の出力端子に接続されている。
また、 ィンバ一タ I N V 9 0 4の入力端子に、 出カイネーブル信号 OEが印加 される。 ィ ンバータ I N V 90 5の入力端子がィ ンバータ I N V 904の出力端 子に接続されている。
本カレントサンプリ ング回路において、 電流書き込み （サンプリ ング） のとき 、'選択信号 S E Lと書き込みィネ一ブル信号 WEがともにハイ レベルに保持され るとき、 ィンバ一タ I N V 9 0 3の出力がハイ レベルとなり、 スィ ツチング素子 SW9 03がオンする。 このとき、 クロック信号 C K 1と C K 2がハイ レベルに 保持されるので、 NANDゲート NG 9 0 1と NG 9 0 2の出力がハイ レベル、 ィ ンバータ I NV 9 0 1と I NV 902の出力が口一レベルにそれぞれ保持され る。 このとき、 スィ ッチング素子 SW9 0 1 , SW9 0 2と SW9 03がオンし 、 その他のスィ ツチング素子 SW 9 04, SW9 0 5と SW90 6がオフする。 これにより、 トランジスタ M 9 0 1と M 902のゲ一ト電圧がそれぞれキャパシ タ C 9 0 1の電極と C 9 0 2の電極に入力する。
電流書き込み終了後、 クロック信号 C K 1と C K 2が順次ローレベルに切り換 わる。 これに応じて、 スイ ッチング素子 SW9 0 1と SW 9 02が順次オフ状態 に切り換わる。 一方、 スイ ッチング素子 SW90 1がオフするに伴って、 スイ ツ チング素子 SW 9 0 5がオンし、 スィ ツチング素子 SW 9 0 2がオフするに伴つ て、 スィ ツチング素子 SW 9 0 6がオンする。
そして、 書き込みイネ一ブル信号 WEが口一レベルに切り換わると、 スィ ッチ ング素子 S W 9 03がオフする。 このとき、 キャパシタ C 9 0 1と C 9 02によ り、 トランジスタ M 9 0 1と M 9 0 2のゲート電圧がそれぞれ保持される。 - 電流読み出し （電流出力） のとき、 出カイネーブル信号 OEがハイ レベルに保 持される。 これに応じて、 スイ ッチング素子 SW9 0 4がオンするので、 キャパ シ夕 C 9 0 1と C 9 0 2に保持されている電圧により、 トランジスタ M 9 0 1 と M 9 0 2がそれぞれのゲート電圧によって決まる飽和電流を流し、 この電流が出 力端子 Tout から負荷側に出力される。
本カレントサンプリ ング回路の P M 0 S トランジスタ M 9 0 2は、 カスコード のトランジスタとして動作するので、 出力電流精度の改善および負荷側のバラッ キによる影響を低減できる。
本カレントサンプリ ング回路において、 好適には、 スイ ッチング素子 SW9 0 5を構成する MO S トランジスタのチャネル幅はスィ ツチング素子 SW9 0 1を 構成する MO S トランジスタのチャネル幅の約 1 /2に形成される。 または、 3 本のゲ一トのうち、 1本をスィ 'ンチング素子 SW 9 0 5として使用して 2本をス イ ツチング素子 S W 9 0 1 として使用する。 なお、 スィ 'ンチング素子 S W 9 0 2 と S W 9 0 6を構成する MO S トランジスタについても同様である。
電流書き込みからホールド状態に移る時、 スィ ツチング素子 SW 9 0 1 と SW 9 0 2がオフする時に発生するチャージ電荷をキャンセルすることが正確な書き 込み電流をホ一ルドするために重要である。 スィ ツチング素子 SW9 0 1や SW 9 0 2がオフするより先にスィ ツチング素子 SW 9 0 5や SW 9 0 6がオンして しまうと、 キャンセルする効果が非常に小さくなつてしまう。 このため、 スィ 'ン チング素子 SW 9 0 1 と SW9 0 2を駆動する NAN D出力より後のィ ンバ一タ の出力でスィ ツチング素子 SW 9 0 5と SW9 0 6を駆動する。
本カレントサンプリ ング回路によれば、 半導体集積回路化した場合に問題にな るスイ ッチング動作の影響も改善でき、 また、 電流書き込み時と電流読み出し時 の電流値は十分な精度で一致して、 かつ、 出力負荷側の回路のばらつきによる影 響が抑制される。
以上のように、 各カレントサンプリング回路において、 選択信号 S E Lと書き 込みイネ一ブル信号 WEがアクティブ状態 （たとえば、 ハイ レベル） のとき、 ク 口ック信号 CK 1と CK 2により設定したタイ ミングで力レントサンプリング回 路のキャパシタ C 90 1と C 9 0 2に D ACからの出力電流に応じたゲート電圧 が取り込まれて、 保持される。 そして、 読み出しイネ一ブル信号 OEがァクティ ブ状態 （たとえ、 ハイレベル） のとき、 キャパシタ C 9 0 1と C 9 0 2に保持さ れているゲ一ト電圧に応じた電流が出力される。
このため、 本実施形態の電流出力回路 90 0によって、 各カレントサンプリ ン グ回路により、 D ACの出力電流に基づき、 高精度の駆動電流が各チャネルの有 機 E L素子に供給される。
図 1 8 A〜図 1 8 Ήは、 図 6の電流出力型ドライバ I Cの動作を示すタィ ミン グチヤ一トである。 以下、 図 1 6および図 1 8 A〜図 1 8 Hを参照しつつ、 図 6 の電流出力型ドライバ I Cの動作について説明する。
図 1 6に示すように、 第 1のバンク 9 0 1と第 2のバンク 9 0 2のカレントサ ンプリ ング回路は、 交互にイネ一ブル信号 OE 0と OE 1により、 書き込み動作 と読み出し動作が制御される。 すなわち、 第 1のバンク 9 0 1の各カレントサン プリング回路の書き込みィネーブル信号 WEとして、 ィネーブル信号 0 E 0が入 力され、 読み出しイネ一ブル信号 0 Eとして、 イネ一ブル信号 0 E 1が入力され る。 逆に、 第 2のバンク 90 2の各力レントサンプリング回路において、 書き込 みイネ一ブル信号 WEとして、 イネ一ブル信号 0 E 1が入力され、 読み出しイネ —ブル信号◦ Eとして、 ィネーブル信号 0 E 0が入力される。
このため、 第 1のバンク 9 0 1のカレントサンプリング回路が書き込みのとき 、 第 2のバンク 902のカレントサンプリング回路が電流を出力し、 逆に、 第 2 のバンク 9 0 2のカレントサンプリ ング回路が書き込みのとき、 第 1のバンク 9 0 1のカレントサンプリング回路が電流を出力する。 すなわち、 第 1のバンク 9 0 1のカレントサンプリング] II路と第 2のバンク 90 2のカレントサンプリ ング 回路が交互に書き込みモードと読み出し （電流出力） モードに制御される。 図 1 8 A〜図 1 8 Fに示すように、 クロック信号 C K 1 , C K 2およびィネ一 ブル信号 OE O, OE 1は、 ラッチパルス L AT C Hに同期して生成される。 な お、 ラッチパルス LATCHは、 システムによって生成され、 制御信号発生回路 7 0 0 - 1 , 7 0 0— （m/2 ) に供給される。 これらの制御信号発生画路 7 0 0 - 1 , 7 0 0— (mノ 2 ) により、 上述したクロック信号 CK 1 , CK 2、 ィ ネーブル信号 OE O, OE 1がそれぞれ生成され、 電流出力画路 9 00に供給さ れる。
図 1 8 A〜図 1 8 Fに示すように、 ラツチパルス L AT C Hに同期して、 クロ ック信号 CK 1 , C K 2およびィネーブル信号 0 E 0 , OE 1が生成される。 ラッチパルス L AT C Hの各周期ごとに、 ィネーブル信号 0 E 0とィネーブル信 号 0 E 1が交互にハイ レベルと口一レベルに保持される。
ィネーブル信号 OE 0がハイレベルのとき、 第 1のバンク 9 0 1のカレン トサ ンプリ ング画路が書き込みを行う。 このとき、 第 1のバンク 9 0 1のカレントサ ンプリ ング回路 9 0 1— 1 , 90 1— 2, ···, 9 0 1— nにおいて、 クロック信 号 C K 1と C K 2により設定したタイ ミ ングで、 キャパシタ C 9 0 1と C 90 2 にトランジスタ M9 0 1と M90 2のゲート電圧がそれぞれ印加され、 保持され る。
次のラッチパルス L AT C Hの周期においてに、 ィネーブル信号 0 E 0がロー レベルに切り換わり、 イネ一ブル信号 0 E 1がハイ レベルに切り換わる。 このた め、 第 2のバンク 9 0 2のカレントサンプリング回路が書き込みを行い、 第 1の バンク 9 0 1のカレン トサンプリ ング回路が読み出し、 すなわち電流出力を行う 図 1 8 Gおよび図 1 8 Hに示すように、 このとき、 たとえば、 第 1のバンク 9 0 1のカレン トサンプリング回路 9 0 1 - 1の電流出力端子 I OUTから電流が 出力される。
上述したように、 本実施形態の電流出力回路 9 00において、 ィネーブル信号 OE 0と OE 1に応じて、 第 1のバンク 9 0 1のカレン トサンプリ ング回路と第 2のバンク 9 0 2のカレン トサンプリ ング回路が交互に書き込みモードと読み出 しモードに制御され、 書き込みモ一ドのときカレン トサンプリ ング回路は D AC からの出力電流に応じて書き込みを行い、 そして、 読み出しモードのとき書き込 みモ一ド動作時に保持された電流を出力するので、 D ACの出力電流に応じた電 流を高精度で負荷側に供給する。
図 1 9は、 図 6の電流出力型ドライバ I C 1 0 1におけるレジスタアレイ 6 0 0 (画像メモリ） の一構成例を示す回路図である。
なお、 図 1 9に示す回路例は、 図 6に DAC 1個分に対応するレジスタアレイ の部分回路である。 以下の説明では、 便宜上この部分回路をレジスタアレイとし 、 符号 6 0 0を付して説明する。
図 1 9に示すように、 レジスタアレイ 60 0を構成する単位セルは、 たとえば 、 トランスミツションゲ一トを持つ D型ラ 'ンチ回路が 2段接続したダブルバッフ ァ型のラッチ回路 60 2— 1 1 , 60 2 - 1 2, ···, 60 2— l i！〜 6 02 _m 1 , 6 0 2 -m 2 , ···, 6 02— mnである。
ラ 'ンチ回路 6 0 2— l l〜60 2—mnは、 DAC 1個の出力に接続する力レ ントサンプリ ング回路のチャンネル数 nをワード数として、 画像データのビッ ト 幅 mをビッ ト幅とした n Xmのアレイを構成している。
各ラツチ回路 6 0 2— 1 1〜6 02— mnにおいて、 前段のラツチ回路のトラ ンスミ ッショ ンゲートは、 フラグレジスタ 5 0 0— 1 , 5 00 - 2, ···, 5 0 0 一 iの出力 WD 1 , WD 2 , ···, WD iによってオンノオフされる。
このような構成においては、 たとえばスタートパルス信号 S TARTがフラグ レジスタ 5 0 0— 1に入力される。 また、 画像データが書き込み回路を介してド ライバ I C内部のデータバス DX 0〜DXm— l , DY 0〜DYm_ lおよび D Z 0〜D Z m— 1に出力される。
スタートパルス信号 S TARTがフラグレジスタ 5 0 0— 1 , 50 0 - 2, … , 50 0— iによつて順次シフトされることにより、 たとえば、 3チヤネル分ず つ画像データが 2段接続したダブルバッファ型のラ 'ンチ回路のうち、 前段のラッ チ回路に書き込まれる。
画像データの書き込みが終わると、 ラッチパルス LATCHの入力により、 そ れぞれのダブルバッファ型のラツチ回路において、 前段のラツチ回路に保持され ている画像データが後段のラツチ回路に出力される。 後段のラツチ回路の出力部 分は選択回路になっていて、 各選択回路の出力が共通のデータバス 60 6 [m— 1 , 0 ] の該当するビッ ト線に接続されている。 データバス 60 6 [m- 1 , 0 ] がバッファ 6 0 4の入力側に接続されている。 バッファ 6 04の出力端子が D ACのデコーダの入力端子に接続されている。 すなわち、 ダブルバッファ型のラ ツチ回路の出力がバッファ 6 04を介して、 D ACのデコーダに入力される。 ダブルバソファ型のラッチ回路 6 02— i l , 60 2 - i 2 , ···, 6 0 2— i nのうち、 どのラッチ回路の出力がバッファ 6 04に出力されるかは、 それぞれ のダブルバッファ型ラッチ回路の後段の選択回路に入力される選択信号 S E L 1 , SEL 2， ··'， S E L nによって制御される。
図 1 6に示すように、 選択信号 S EL 1 , S E L 2 , ···, SE L nがバッファ 6 05に入力され、 バッファ 605によってバッファされた選択信号がそれぞれ のダブルバッファ型ラッチ回路 60 2— 1 1 > 6 02— 1 2, ···, 60 2 - 1 n 〜 602 _m l, 6 0 2 -m 2 , ···, 6 0 2— m ηに出力される。
また、 図 2 0は、 図 6のレジスタアレイ 6 0 0、 制御信号発生画路 7 0 0、 D AC 80 0および電流出力画路 9 0 0を舍む部分回路の構成を示すブロック図で あ 0
図 20の構成において、 時分割でレジスタアレイ 60 0からディジタルの画像 データを読み出して、 D AC 80 0によって画像データに応じた電流が出力され 、 逐次電流出力面路 9 0 0に書き込むという一連の動作が行われる。 制御信号発 生回路 7 0 0は、 この一連の動作を制御するための制御信号を発生し、 電流出力 型躯動回路の各構成部分に出力する。
たとえば、 D A C 8 0 0のデコーダの入力側には、 nチヤネル分のレジスタァ レイ 6 0 3— 1 , 6 0 3 - 2, ···, 6 03— nが選択回路および出力バッファ 6
0 4を介して接続されている。 D AC 8 00の出力側には、 nチャネル分の電流
101, I 02, ···, I Onを出力する電流出力回路 9 0 0が接続されている。 どのチ ャネルの画像データをレジスタアレイ 6 0 0から選択して、 D AC 8 0 0に出力 するかは、 制御信号発生回路 7 00によって生成した選択信号 S E L 1 , S EL 2, ···, S E L nによって制御される。 選択されたチャネルの画像データがレジ スタアレイ 6 0 0から DAC 800のデコーダに入力され、 DAC 8 0 0により 電流出力に変換され、 電流出力回路 9 0 0に書き込まれる。
電流出力 HI路 9 0 0において、 図 2 0に示すように、 第 1のバンク 9 0 1のそ れぞれの力レントサンプリング回路と第 2のバンク 9 0 2のそれぞれの力レン ト サンプリング回路は、 制御信号発生回路 7 00から入力される交互にハイレベル とローレベルで切り換わるィネーブル信号 0 E 0と 0 E 1に応じて、 書き込みモ ―ドと読み出しモードを繰り返し、 D AC 8 0 0から出力された電流を取り込み 、 さらに電流出力トランジスタを介して図示しない画像表示素子、 例えば、 有機 E L素子に出力する。
図 2 1 A〜図 2 1 Gは、 図 2 0の各構成部分の動作を示すタイミングチヤ一ト である。 以下、 図 2 0および図 2 1 A〜図 2 1 Gを参照しつつ、 この回路群の基 本動作について説明する。
各動作周期において、 ラッチパルス LATCHの入力により、 制御信号発生回 路 7 0 0がクリアされ、 動作がスタートする。
図 2 1 A〜図 2 1 Gに示すように、 ラッチパルス LATCHに続いて、 制御信 号発生面路 7 0 0から選択信号 SE L 1 , S EL 2, ·♦·, S E L nが順番に生成 される。 また、 それぞれの選択信号とともに、 各チャネルに供給されるク ック 信号 CK 1 1 , CK 1 2, CK 2 1 , C K 22 , ···, CK l n, C K 2 nも順番 に生成される。
選択信号 S E L 1 , S E L 2 , ···, S E L nがレジスタアレイ 6 00に供給さ れ、 これに応じてレジスタアレイ 600に保持されている各チャネルの画像デ一 タが順次読み出されてディジタル 'アナログ変換回路 D AC 80 0のデコーダに 入力される。
D AC 8 0 0によって、 入力される画像データが逐次電流出力に変換され、 電 流出力回路 9 0 0に出力される。 電流出力回路 9 0 0において、 第 1のバンク 9 0 1と第 2のバンク 9 0 2のうち、 ィネーブル信号 0 E 0と 0 E 1により、 一方 が書き込みモードに制御され、 他方が読み出しモードに制御される。 D A C 8 0 0から出力される電流が、 チャネル選択信号 S E L 1 , S E L 2, …， S E L n に応じて、 書き込みモード側のバンクにある各カレントサンプリング画路に順番 に書き込まれる。
なお、 カレン トサンプリ ング回路には、 チャネル選択信号と同時に、 第 1のス ィ ツチ回路を先にオフさせるための第 1のク口ック信号群 C K 1 1 , C K 1 2， …， CK l nと、 第 1のスィ ツチ回路に遅れて第 2のスィ ツチ回路をオフさせる ための第 2のクロ 'ンク信号群 C K 2 1 , CK 2 2, ···, CK 2 nが供給される。 これらの選択信号は、 チャネルごとに揃えないで、 数種類の選択信号を組み合わ せる形式で配線本数を減らしても良いし、 また、 クロック信号は、 チャネルごと に揃えないで、 2〜3組の信号を共用してもよい。
図 2 1 A〜図 2 1 Gに示すように、 外部からロードパルス L 0 A Dが入力され ると、 書き込みモードと読み出しモードの切り換えを制御する 0 E 0と 0 E 1の 信号が反転して、 交互に口一レベルとハイ レベルで切り替わる。 ィネーブル信号 0 E 0がローレベルでィネーブル信号 0 E 1がハイ レベルのときには、 第 1のバ ンク 9 0 1のカレン トサンプリング回路が電流読み出しモ一ドで動作し、 電流の 出力が行い、 第 2のバンク 902のカレン トサンプリ ング回路が書き込みモ一ド で動作し、 D ACからの出力電流を取り込む。 一方、 ィネーブル信号 OE 0がハ ィ レベルでィネーブル信号 O E 1が口一レベルのときは、 第 2のバンク 9 0 2の カレン トサンプリ ング回路が読み出しモードで動作し、 各カレン トサンプリ ング 回路からホールドした電流が出力され、 第 1 のバンク 9 0 1のカレントサンプリ ング回路が書き込みモ一ドで動作し、 D A Cからの出力電流を取り込む。
以上のように、 十分な電流出力精度を有する電流サンプリ ング （カレン トサン プリング） 回路を用いて、 カレン トサンプリ ング回路に時分割で電流書き込みを 制御する制御信号発生回路を設け、 さらに電流出力型の D /A変換回路の出力電 流を時分割で複数のカレントサンプリ ング回路に書き込む方式をとることで、 D / A変換回路の個数を低減し、 多ビッ トの D A Cをレイァゥ トすることが可能と なる。
以上説明したように、 本第 1の実施形態によれば、 カレントサンプリング画路 を用いることにより、 マスタ一の基準電流を共用できるので、 ディスプレイを分 割駆動している ドライバ間の輝度段差を十分小さくすることができ、 また、 ディ スプレイパネル上の基準電流の配線本数を削減することができる。
また、 垂直ブランキング期間に画像データの信号を固定して各データ線ドライ バへの分配を行うことで、 基準電流へのディジタル信号のクロス トークの影響を 大幅に小さくすることができる。 また、 画像データを転送しているときには、 各 ドライバの基準電流源回路に設けた力レン トサンプリ ング回路にホールドした基 準電流を用いることにより、 動作中のノィズの影響を小さくすることができる。 以上のことから、 本実施形態に係るディスプレイデバイスにより大型で高階調 の有機 E Lディスプレイを実現できる。
<第 2実施形態 >
図 2 2は、 本発明に係る有機 E Lディスプレイデバイスの第 2の実施形態を示 す構成図である。
本第 2の実施形態が上述した第 1の実施形態と異なる点は、 ディスプレイパネ ル 1 0 2 Aを図中長手方向 （横方向） に分割し、 さらに上下にも分割して、 上下 両方からドライ ノ、' I C 1 0 1— 1〜； I 0 1— ii、 および 1 0 1— （ n + 1 ) 〜 1 0 1— ( 2 n ) により駆動するようにした点にある。
本第 2の実施形態においては、 ディスプレイパネル 1 02 Aは、 図中上半分が n個のドライ ノ χ' I C 1 0 1— 1〜 1 0 1— nによつて分割して駆動され、 下半分 が同じく n個のドライ ノ、' I C 1 0 1— ( n + 1 ) 〜 1 0 1— ( 2 n ) によって分 割して駆動される。
この構成は、 大型のディスプレイの場合に好適である。
本第 2の実施形態においても、 ドライノ I C 1 0 1— 1〜 1 0 1— （ 2 n ) の 順番に基準電流を取り込むため、 好適には、 入力端子 TREF STARTと T出 力端子 R E F NE XTにより基準電流取り込み用のフラグを移動していくため、 これら入出力端子が順番に接続されている。
このような方法をとらずに、 サンプリ ング期間を示す制御端子を設けて、 パネ ル上に設けた制御用 I Cにより集中して制御するように構成することも可能であ る。
また、 本ディスプレイデバイス 1 0 0 Aは、 第 1の実施形態と同様に、 複数の ドライ ノ、' I C 1 0 1— 1〜1 0 1— n、 1 0 1一 （n+ 1；) 〜 1 0 1— ( 2 n) で分割してディスプレイパネル 1 0 2を駆動するため、 画像データも複数のドラ イ ノ' I Cに順番に書き込んでいく。
このため、 ドライ ノべ' I C間で書き込み位置を示すフラグを引き継ぐための入出 力端子 T START/NEXT. TNEXTノ STARTが設けられている。 そして、 初段のマスタドライバ I C 1 0 1— 1の入出力端子 T S T ART/N E XTは、 画像データの転送開始を示すパルス信号 S TARTの入力端に接続さ れ、 入出力端子 TNE XTノ S TARTが次段のドライバ I C 1 0 1— 2の入出 力端子 T STAR T/NE XTに接続されている。 ドライ ノ' I C 1 0 1— 2の入 出力端子 TNE XTノ STARTが次段の図示しないドライバ I C 1 0 1— 3の 入出力端子 T S T ART/NEXTに接続されている。 以下同様にして、 ドライバ I C 1 0 1— ( 2 n— 1 ) の入出力端子 TNE XT /S TARTが最終段のドライバ I C 1 0 1— （ 2 n ) の入出力端子 T STAR T NE XTに接続されている。 '
このような構成において、 たとえば図示しない書き込み方向制御信号 D I に より、 D I R = H (論理ハイレベル） のときは、 入出力端子 T S TART/NE XTは S TART入力として機能して、 TNE XT/S TART端子は NE XT 出力として機能して、 図中ドライバ I Cの左から右へフラグが移動して画像デ一 タが書き込まれる （ディスプレイパネルの上側のドライ ノ I C 1 0 1—：！〜 1 0 1一 η) 。
また、 D I R = L (論理ローレベル） のときは、 入出力端子 TNEXTZS T AR Tが S T AR T入力として機能して、 入出力端子 T START/NEXTは NE XT出力として機能して、 図中ドライバ I Cの右から左へ （ディスプレイパ ネルで左から右へ） フラグが移動して画像データが書き込まれる （ディスプレイ パネルの下側のドライ ノ、' 1 0 1 _ ( n + 1 ) 〜： L 0 1 _ ( 2 n ) ) 。
ここで、 図 2 2のディスプレイパネル 1 0 0 Aでの基準電流のサンプリング引 継ぎ動作について、 図 23 A〜図 23 Nのタイミングチャートに関連付けて説明 する。 なお、 以下の動作の説明はあくまでも一例で、 パネル上に設けた制御用 I Cにより、 集中して制御するように構成することも可能である。
この場合、 ディスプレイパネルの上側のドライバ I C 1 0 1— 1〜 1 0 1— n は、 図示しない書き込み方向制御信号 D I Rが D I R = H (論理ハイレベル） で 供給されて、 入出力端子 T S TART/NE XTは S TART入力として機能し て、 入出力端子 TNE XT/ S TARTは NEXT出力として機能する。
これに対して、 ディスプレイパネルの下側のドライノ 1 0 1— ( n + 1 ) 〜 1 0 1— （ 2 n) は、 図示しない書き込み方向制御信号 D I Rが D I R = L (論理 ローレベル） で供給されて、 入出力端子 TS TART/NE XTは NEXT入力 として機能して、 入出力端子 TNE XTノ STARTは START出力として機 能する。
ここで、 図 2 3 Aに示すように、 水平同期信号 H SYNCの （下向き） パルス が入力した後、 図 2 3 Bおよび図 2 3 Eに示すように、 ドライバ I C 1 0 1— 1 の入出力端子 T START (/NEXT) とドライバ I C 1 0 1— ( n + 1 ) の 入出力端子 T (NEXT/) ST ARTに画像データの転送開始を示すパルス信 号 S TARTパルス- S TART ( 1 ) パルス = START ( n + 1 ) が入力さ れる。
ドライ ノ I C 1 0 1— 1の中をフラグが移動してドライノ I C 1 0 1— 1の画 像データ用のメモリに書き込み終わると、 ドライバ I C 1 0 1— 1の入出力端子 TNEXT (ZS TART) からドライ ノ I C 1 0 1— 2の入出カ端子丁3丁八 RT (/NEXT) へドライバ I C 1 0 1— 2の書き込み開始を示すパルス信号 START ( 2 ) が出力される。 これにより、 ドライノ I C 1 0 1— 2にフラグ が移動してドライバ I C 1 0 1— 2の画像データ用のメモリに書き込まれて行く 同様に、 ドライ ノ I C 1 0 1— （ n + 1 ) の中をフラグが移動してドライバ I C 1 0 1 - ( n + 1 ) の画像データ用のメモリに書き込み終わると、 ドライ ノ I C 1 0 1 - (n + 1 ) の入出力端子 T START (/NEXT) からドライバ I C 1 0 1 - ( n + 2 ) の入出力端子 T (NEXT/) ST ARTへドライバ I C 1 0 1 - (n + 2 ) の書き込み開始を示すパルス信号 S TART ( n + 2 ) が出 力される。 これにより、 ドライバ I C 1 0 1 _ ( n + 2 ) にフラグが移動してド ライノ I C 1 0 1— (n + 2) の画像データ用のメモリに書き込まれて行く。 同様にして、 パルス信号 START ( 3 ) 〜 START ( n ) 、 START ( n + 3 ) 〜 START ( 2 n ) が次々に出力されて、 各ドライ ノ I C 1 0 1— 3 〜： 1 0 1— n、 1 0 1— （n + 3 ) 〜1 0 1— （ 2 n) の画像データ用のメモリ に画像データが書き込まれる。
また、 図 23 Hに示すように、 ドライ ノ I C 1 0 1— 1の入力端子 TRE F S T AR Tに基準電流 I R E Fの分配開始を示すパルス信号 R E F S T AR Τが入 力される。
パルス信号 RE F STARTは、 図 23 Bおよび図 23 Hに示すように、 ノ ル ス START ( 1 ) にオーバ一ラ 'ンプするように入力される。 ドライ ノ I C 1 0 1一 1は、 パルス信号 S TART ( 1 ) を駆動クロックとしてパルス信号 R E F STARTをラッチして、 1サイクル後のパルス信号 S TART ( 1 ) の立下り エッジで 1サイクル幅の信号 REF NEXT ( 1 ) パルスを出力端子 T RE FN EXT端子から出力する。 ドライ ノ I C 1 0 1— 1は、 パルス信号 RE FNEX T ( 1 ) パルス発生時に基準電流 I R E Fを基準電流入力端子 I R E F I Nから 取り込む。
ドライ ノ、' I C 1 0 1— 2の入力端子 TR E F S TAR Tにパルス信号 R E F N EXT ( 1 ) が入力される。 パルス信号 R E F NE XT ( 1 ) は、 図 23 Cおよ び図 23 1に示すように、 パルス信号 START ( 2 ) にオーバーラップしてい る。 ドライノ I C 1 0 1— 2は、 パルス信号 START ( 2 ) を駆動クロックと してパルス信号 R E F NE XT ( 1 ) をラッチして、 1サイクル後のパルス信号 START ( 2 ) の立下りエッジで 1サイクル幅のパルス信号 R E F NE XT ( 2 ) を出力端子 T RE FNEXTから出力する。 ドライノ I C 1 0 1— 2は、 ノ、。 ルス信号 R E FNEXT ( 2 ) 発生時に基準電流 I R E Fを基準電流入力端子 T I R E F I Nから取り込む。
同様にして、 RE FNEXT (3 ) 〜RE FNEXT ( 2 n ) のパルスが各ド ライバ I C 1 0 1— 3〜 1 0 1— （2 n— 1 ) から順次に出力されて、 各ドライ バ I C 1 0 1— 3〜 1 0 1— （2 n) に基準電流 I R E Fが順番に取り込まれて 行く。
本第 2の実施形態においては、 その他の構成および機能は上述した第 1の実施 形態と同様である。
本第 2の実施形態によれば、 上述した第 1の実施形態の効果と同様の効果を得 られることはもとより、 大型のデイスプレイに好適に適用できる利点がある。 産業上の利用可能性
本発明の電流出力型駆動回路は、 分割駆動している ドライバ間の輝度段差を十 分小さくすることができ、 また、 ディスプレイパネル上の基準電流の配線本数を 削減でき、 基準電流へのディ ジタル信号のクロス トークの影響を大幅に小さくで き、 また、 動作中のノイズの影響を小さくすることができることから、 大型で高 階調の有機 E Lディスプレイ等に適用可能である。

Claims

雲青 求 の 範 面
1 . 複数の領域に分割して分担された駆動対象に対して駆動電流を出力する 電流出力型駆動回路であって、
上記駆動対象の各分担領域に対応して設けられた複数のドライバを有し 上記各ドライバは、
供給される基準電流と画像データに応じた上記駆動電流を、 上記駆 動対象の対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後 、 上記出力手段に供給する基準電流源回路と
を有する
電流出力型駆動回路。
2 . 上記基準電流源回路は、 制御信号に応じて上記基準電流をサンプルホー ルドする電流メモリを含むカレン トサンプリ ング回路と、
上記カレン トサンプリング回路の電流メモリの上記基準電流の書き込み および読み出し動作を制御する制御信号を上記カレントサンプリング回路に出力 する制御回路と
を少なくとも有する請求項 1記載の電流出力型駆動回路。
3 . 上記カレン トサンプリング回路は、 第 1電流メモリおよび第 2電流メモ リを含み、
上記制御回路は、 上記第 1電流メモリ と第 2電流メモリに上記基準電流 入力端子から入力する基準電流の書き込みと、 書き込んだ基準電流の読み出しを 交互に行うように上記制御信号を上記力レントサンプリング回路に出力する 請求項 2記載の電流出力型駆動回路。
4 . 上記出力手段は、 複数の電流出力型のディジタル . アナログ変換回路を 舍み、
上記基準電流源回路のカレントサンプリング回路の電流メモリから読み 出された基準電流をさらに複製または時分割で分配することで複数の基準電流に 増やす手段を、 有し、
上記複数の基準電流は、 上記複数のディジタル · アナログ変換回路に供
?F口 れ
請求項 2記載の電流出力型駆動回路。
5 . 上記各ドライバは、 入力データに応じて、 複数チャネルの電流を出力す る ドライバであって、
上記入力データを保持するレジスタアレイをさらに有し、
上記基準電流源回路のサンプルホールドした基準電流をさらに複製また は時分割で分配することで複数の基準電流に増やす手段を有し、
上記出力手段は、
上記複数の基準電流を受けて、 上記レジスタアレイの保持データに 応じた電流を出力する複数の変換回路と、
上記変換回路の出力電流に応じて、 交互に電流書き込みモ一ドと電 流読み出しモードで動作する第 1群の電流サンプリ ング回路と第 2群の電流サン プリング回路とを有する電流出力回路と
を有する
請求項 4記載の電流出力型駆動 HI路。
6 . 上記入力データは、 ディジタル画像データであり、
上記画像データの動作が停止している垂直ブランキング期間に基準電流 の上記各ドライバへの分配を行う手段を有し、
上記各ドライバは、 上記画像データの転送に伴いディジタルノィズが発 生している垂直ブランキング期間後においては各ドライバの基準電流源回路に保 持した電流を基準電流として用いる 請求項 5記載の電流出力型駆動 HI路。
7 . 複数の領域に分割して分担された駆動対象に対して駆動電流を出力する 電流出力型駆動回路であって、
上記駆動対象の各分担領域に対応して設けられた複数のドラィバを有し 上記各ドライバは、
供給される基準電流を上記駆動電流として上記駆動対象の対応する 分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後 、 上記出力手段に供給する基準電流源回路と
を有し、 かつ、
上記基準電流入力端子が他のドライバの基準電流入力端子と共通の 電流配線により接続され、
上記各ドライバの基準電流源回路には、 基準電流が時分割で分配される 電流出力型駆動回路。
8 . 上記各ドライバは、 基準電流分配開始を示す信号を受けると、 上記基準 電流入力端子から上記基準電流を上記基準電流源回路に取り込み、 基準電流分配 開始を示す信号を次段のドライバ回路に出力する
請求項 Ί記載の電流出力型駆動回路。
9 . 上記各ドライバは、 データメモリを有し、 データの書き込み開始を示す 第 1の信号を受けると、 入力データを上記データメモリに書き込み、 データの書 き込み開始を示す上記第 1の信号を次段のドライバに出力し、 かつ、 基準電流分 配開始を示す第 2の信号を受けると、 上記第 1の信号に同期して上記基準電流入 力端子から上記基準電流を上記基準電流源回路に取り込み、 基準電流分配開始を 示す上記第 2の信号を次段のドライバ回路に出力する
請求項 8記載の電流出力型駆動回路。
1 0 . 上記基準電流源回路は、 制御信号に応じて上記基準電流をサンプルホー ルドする電流メモリを含む力レン トサンプリ ング回路と、
上記カレン トサンプリ ング回路の電流メモリの上記基準電流の書き込み および読み出し動作を制御する制御信号を上記カレントサンプリング画路に出力 する制御回路と
を少なくとも有する請求項 7記載の電流出力型駆動回路。
1 1 . 上記力レン トサンプリング回路は、 第 1電流メモリおよび第 2電流メモ リを舍み、 ， 上記制御回路は、 上記第 1電流メモリ と第 2電流メモリに上記基準電流 入力端子から入力する基準電流の書き込みと、 書き込んだ基準電流の読み出しを 交互に行うように上記制御信号を上記力レン トサンプリング回路に出力する 請求項 1 0記載の電流出力型駆動回路。
1 2 . 上記出力手段は、 複数の電流出力型のディジタル ·アナログ変換回路を 舍み、
上記基準電流源回路の力レントサンプリング回路の電流メモリから読み 出された基準電流をさらに複製または時分割で分配することで複数の基準電流に 増やす手段を、 有し、
上記複数の基準電流は、 上記複数のディジタル ·アナログ変換回路に供 給される
請求項 1 0記載の電流出力型駆動回路。
1 3 . 少なくともマスタとなる上記ドライバの基準電流源回路は、 基準電流を 生成して上記共通の電流配線に供給する基準電流発生回路を舍む
請求項 Ί記載の電流出力型駆動回路。
1 4 . 少なくともマスタとなる上記ドライバの基準電流源回路は、 基準電流を 生成して上記共通の電流配線に供給する基準電流発生回路を含む
請求項 1 0記載の電流出力型駆動回路。
1 5 . 上記各ドライバは、 入力データに応じて、 複数チャネルの電流を出力す るドライバであって、
上記入力データを保持するレジスタアレイをさらに有し、
上記基準電流源回路のサンプルホールドした基準電流をさらに複製また は時分割で分配することで複数の基準電流に増やす手段を有し、
上記出力手段は、
上記複数の基準電流を受けて、 上記レジスタアレイの保持データに 応じた電流を出力する複数の変換回路と、
上記変換回路の出力電流に応じて、 交互に電流書き込みモードと電 流読み出しモードで動作する第 1群の電流サンプリング回路と第 2群の電流サン プリング回路とを有する電流出力面路と
を有する
請求項 Ί記載の電流出力型駆動回路。
1 6 . 上記入力データは、 ディジタル画像データであり、
上記画像データの動作が停止している垂直ブランキング期間に基準電流 の上記各ドライバへの分配を行う手段を有し、
上記各ドラィバは、 上記画像データの転送に伴いディジタルノィズが発 生している垂直ブランキング期間後においては各ドライバの基準電流源回路に保 持した電流を基準電流として用いる
請求項 1 5記載の電流出力型駆動回路。
1 7 . 上記基準電流の配線はシールド用の電源配線の間に配置されている 請求項 7記載の電流出力型駆動画路。
1 8 . 上記基準電流の配線は、 シールド用電源層を舍む多層配線の場合、 当該 シールド用電源層の上層に配置されている
請求項 7記載の電流出力型駆動回路。
1 9 . 各ドライバの基準電流をサンプルホールドする画路が全てオフしたとき に、 上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有す る
請求項 7記載の電流出力型駆動回路。
2 0 . 上記基準電流を複数の基準電流に増やす手段は、 入力段に配置された抵 抗素子を舍む定電流源と、 出力段に上記出力手段の出力部に対応するように並列 に配置され、 抵抗素子を含む複数の基準電流源から構成されたカレントミラー回 路を有し、
上記複数の基準電流源のうち両端部に配置される基準電流源の抵抗素子 が上記定電流源の抵抗素子の近傍に配置されている
請求項 1 2記載の電流出力型駆動画路。
2 1 . 上記基準電流源を構成する抵抗素子を分割して各々が櫸がけとなるよう にレイァゥ トされている
請求項 2 0記載の電流出力型駆動回路。
2 2 . 複数の領域に分割して分担されたディスプレイパネルの当該分担領域に 対して駆動電流を出力するディスプレイデバイスであって、
上記ディスプレイパネルの各分担領域に対応して設けられた複数のドラ ィバを有し、
上記各ドライバは、
供給される基準電流を上記駆動電流として上記ディスプレイパネル の対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後 、 上記出力手段に供給する基準電流源画路と
を有する
ディスプレイデバイス。
2 3 . 複数の領域に分割して分担されたディスプレイパネルの当該分担領域に 対して駆動電流を出力するディスプレイデバイスであって、 上記ディスプレイパネルの各分割領域に対応して設けられた複数のドラ ィバを有し、
上記各ドライバは、
供給される基準電流を上記駆動電流として上記ディスプレイパネル の対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後 、 上記出力手段に供給する基準電流源回路と
を有し、 かつ、
上記基準電流入力端子が他のドライバの基準電流入力端子と共通の 電流配線により接続され、
上記各ドライバの基準電流源回路には、 基準電流が時分割で分配される ディスプレイデバイス。
2 4 . 上記各ドライバは、 基準電流分配開始を示す信号を受けると、 上記基準 電流入力端子から上記基準電流を上記基準電流源回路に取り込み、 基準電流分配 開始を示す信号を次段のドライバ回路に出力する
請求項 2 3記載のディスプレイデバイス。
2 5 . 上記各ドライバは、 データメモリを有し、 データの書き込み開始を示す 第 1の信号を受けると、 入力データを上記データメモリに書き込み、 データの書 き込み開始を示す上記第 1の信号を次段のドライバに出力し、 かつ、 基準電流分 配開始を示す第 2の信号を受けると、 上記第 1の信号に同期して上記基準電流入 力端子から上記基準電流を上記基準電流源回路に取り込み、 基準電流分配開始を 示す上記第 2の信号を次段のドライバ回路に出力する
請求項 2 3記載のデイスプレイデバイス。
2 6 . 上記基準電流の配線はシールド用の電源配線の間に配置されている 請求項 2 3記載のディスプレイデバイス。
2 7 . 上記基準電流の配線は、 シールド用電源層を舍む多層配線の場合、 当該 シールド用電源層の上層に配置されている
請求項 2 3記載のディスプレイデバイス。
2 8 . 各ドライバの基準電流をサンプルホ一ルドする回路が全てオフしたとき に、 上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有す る
請求項 2 3記載のディスプレイデバイス。
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