JP2009246741A - 出力増幅回路及びそれを用いた表示装置のデータドライバ - Google Patents

Abstract

【課題】出力スイッチをなくし面積の縮減、高速駆動を実現するドライバを提供する。
【解決手段】差動段（１００）と、差動段（１００）の出力を受ける第１出力段（１１０）と、負荷（９０）に出力（３）が接続された第２出力段（１２０）と、を備え、前記差動段（１００）の第１入力は入力信号（Ｖｉｎ）を受け、第１の出力段（１１０）の出力（２）と第２出力段（１２０）の出力（３）間を非導通状態とし、且つ、差動段（１００）の出力（４、６）と第２出力段（１２０）の入力間を非導通状態をし、差動段（１００）の第２入力と第１出力段（１１０）の出力（２）間を導通状態とする第１の接続形態と、第１の出力段（１１０）の出力（２）と第２出力段（１２０）の出力（３）間を導通状態とし、且つ、差動段（１００）の出力（４、６）と第２出力段（１２０）の入力間を導通状態とする第２の接続形態とを切替える手段（５００、５１０）を備える。
【選択図】図１

Description

本発明は、出力増幅回路及びそれを用いた表示装置のデータドライバに関する。

近時、液晶表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニターに加え、大画面液晶テレビとしての需要も拡大している。これらの液晶表示装置は、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図１４を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１４には、液晶表示部の１画素に接続される主要な構成が等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。

１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が供給される。なお、走査線で複数画素行を同時選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データをアナログ電圧に変換するデコーダと、そのアナログ電圧をデータ線９６２に増幅出力する出力アンプよりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。

モニタや液晶テレビなどの大画面表示装置の駆動方法は、高画質化が可能なドット反転駆動方式が採用されている。ドット反転駆動方式は、図１４の表示パネル９６０において、対向基板電極電圧ＶＣＯＭを一定電圧とし、隣接画素に保持される電圧極性が互いに逆極性となる駆動方式である。このため、隣り合うデータ線（９６２）に出力される電圧極性が対向基板電極電圧ＶＣＯＭに対して正極及び負極となる。なお、ドット反転駆動では、通常、１水平期間毎に、データ線の極性反転が行われるが、データ線負荷容量が特に大きい場合やフレーム周波数が高い場合等では、Ｎ水平期間（Ｎは２以上の整数）毎に、極性反転を行う駆動方法も用いられる。

図１５（Ａ）は、データ線を駆動するデータドライバにおける出力増幅回路（出力回路）の構成を示す図である（特許文献１等参照）。図１５（Ｂ）は、図１５（Ａ）の動作を説明するためのタイミング図である。

入力端子Ｎ１に非反転入力端子が接続される差動段９００と、第１電源端子（ＶＤＤ）にソースが接続され、ゲートが差動段９００の第１の出力に接続されドレインが出力端子Ｎ３に接続されたｐＭＯＳトランジスタＭ９３と、ソースが第２電源端子（ＶＳＳ）に接続されゲートが差動段９００の第２出力（第１出力と逆相信号が出力される）に接続され、ドレインが出力端子Ｎ３に接続されたｎＭＯＳトランジスタＭ９４とを備え、出力端子Ｎ３は差動段９００の反転入力端子に接続されている。出力増幅回路の出力端子Ｎ３と負荷（データ線）９０との間には出力スイッチＳＷ９０が設けられている。

出力スイッチＳＷ９０は、入力端子Ｎ１に入力される入力信号（アナログデータ）の変化時点での遷移ノイズが、出力増幅回路で増幅されて負荷（データ線）９０に伝達され、表示の劣化が生じることを防ぐため、各データ期間（ｔ１Ｈ）の開始から所定期間（Ｔ１）は、出力スイッチＳＷ９０をオフするように制御されている。図１５（Ｂ）の信号ＨＳＴＢがＨｉｇｈ期間（Ｔ１）にアナログデータ信号が遷移を完了し、ＨＳＴＢ信号のＬｏｗの期間（Ｔ２）に出力スイッチＳＷ９０がオンし、入力信号に応じて出力増幅回路から出力される階調電圧で負荷（データ線）９０が駆動される。

大型高精細ＬＣＤパネルを駆動する場合、負荷９０の容量が大となり、また、１データ期間（ｔ１Ｈ）は短くなる。このため、出力スイッチＳＷ９０のオン抵抗により駆動速度が不足する。また、出力スイッチＳＷ９０を介して充放電が行われるため、出力スイッチＳＷ９０のオン抵抗で電力消費や発熱も増加する。

これに対して、出力スイッチＳＷ９０の抵抗を小とするには、出力スイッチＳＷ９０のサイズを大とする必要があり、面積増となる。

出力スイッチを省略したアンプの関連技術を以下に説明する。図１６は、特許文献２に開示されている駆動回路の構成を示す図であり、アンプとデータ線間の出力スイッチをなくしたものである。図１６を参照すると、この駆動回路２０１は、増幅器の差動部２０２、２０３と、切換部２０４、２０５と、出力部２０６、２０７、２０８、２０９と、表示出力端子２１０、２１１と、これらを制御する制御回路２１２とを備える。差動部２０２、２０３の第１入力には表示データに応じた階調電圧がそれぞれに供給される。切換部２０４は、差動部２０２の出力を出力部２０６、２０８のうちの一方に選択的に接続する。切換部２０５は、差動部２０３の出力を出力部２０７、２０９のうちの一方に選択的に接続する。切換部２０４は、更に、表示出力端子２１０、２１１の一方を差動部２０２の第２入力に接続する。同様に、切換部２０５は、表示出力端子２１０、２１１の一方を差動部２０３の第２入力に接続する。表示出力端子２１０、２１１に対し４つの出力部２０６、２０７、２０８、２０９が設けられており、出力部２０６、２０８は、正極信号を出力し、出力部２０７、２０９は負極信号を出力する。出力部２０６、２０８は充電能力が高くなるように構成され、出力部２０７、２０９は放電能力が高くなるように構成されている。制御回路２１２はクロック信号ＣＬＫ、ラッチ信号ＳＴＢ、極性信号ＰＯＬなどの信号が供給され、各部を制御するのに必要な制御信号を生成する。制御回路２１２は、差動部、出力部の定電流源にバイアス電圧を供給するバイアス電圧生成部２１３を含む。

表示出力端子２１０には、正極信号を出力する出力部２０６と、負極信号を出力する出力部２０９が接続されている。制御回路２１２は、出力部２０６、２０９の一方のみを活性化するように出力部２０６、２０９を制御する。表示出力端子２１１には、負極信号を出力する出力部２０７と、正極信号を出力する出力部２０８とが接続されている。制御回路２１２は、出力部２０７、２０８の一方のみを活性化するように、出力部２０７、２０８を制御する。ドット反転駆動を実現するために、表示出力端子２１０、２１１には互いに異なる極性の信号が生成され、ある水平期間では、出力部２０６が表示出力端子２１０に正極信号を出力し、出力部２０７は表示出力端子２１１に負極信号を出力する。この場合、出力部２０８、２０９は非活性化される。一方、次の水平期間では、出力部２０８が表示出力端子２１１に正極信号を出力し、出力部２０９が表示出力端子２１０に負極信号を出力する。この場合、出力部２０６、２０７は非活性化される。表示出力端子２１０、２１１と出力部２０６、２０７、２０８、２０９の間に出力スイッチを設ける必要がない。

図１７（Ａ）及び図１７（Ｂ）は、図１６の詳細構成と動作を示す図である（特許文献２参照）。図１６の差動部２０２は、トランジスタ２１〜２４、定電流源２５で構成され、図１６の差動部２０３は、トランジスタ３１〜３４、定電流源３５で構成されている。図１６の差動部２０２、２０３は、中電圧素子で形成される。図１６の切換部２０４はスイッチ４１〜４６で構成され、図１６の切換部２０５はスイッチ５１〜５６で構成されている。図１６の切換部２０４、２０５を構成するスイッチ４５、４６、５５、５６は高電圧素子で、それ以外のスイッチは中電圧素子で形成される。図１６の出力部２０６は、トランジスタ６１とトランジスタ６２とで構成され、出力部２０７は、トランジスタ７１とトランジスタ７２とで構成されている。出力部２０８は、トランジスタ８１とトランジスタ８２とで構成され、出力部２０９は、トランジスタ９１とトランジスタ９２とで構成されている。出力部２０６、２０７、２０８、２０９は、高電圧素子で形成される。

なお、本発明とは目的、制御が異なるが、特許文献３には、オフセットキャンセルアンプとして図１８に示すような構成が開示されている。図１８を参照すると、差動回路１０は、ソースが共通接続され差動対をなすｎＭＯＳトランジスタＭ３、Ｍ４と、ｎＭＯＳトランジスタＭ３、Ｍ４の共通ソースに接続されたｎＭＯＳトランジスタＭ９（電流源）と、ｎＭＯＳトランジスタＭ３、Ｍ４のドレインにドレインがそれぞれ接続されたｐＭＯＳトランジスタＭ１、Ｍ２からなるカレントミラー回路を備えている。ソースが電源端子ＶＤＤに接続され、ｎＭＯＳトランジスタＭ４のドレインに、ゲートが接続されたｐＭＯＳトランジスタＭ７を有し、ｐＭＯＳトランジスタＭ７のドレインＮ１は、スイッチＳＷ２を介してトランジスタＭ３のゲートにフィードバックされる。ソースがグランドに接続され、ドレインがｐＭＯＳトランジスタＭ７のドレインＮ１に接続され、ゲートにバイアス電圧ＶＢＢを受けるｎＭＯＳトランジスタＭ１０（プルダウン用の電流源トランジスタ）を備えている。ソースが電源端子ＶＤＤに接続されドレインが出力端子ＯＵＴに接続されたｐＭＯＳトランジスタＭ１１とソースが電源端子ＶＳＳに接続されドレインが出力端子ＯＵＴに接続されたｎＭＯＳトランジスタＭ１２と、トランジスタＭ７のゲートとトランジスタＭ１１のゲート間に接続されゲートが制御信号ＣＯＮに接続されたｐＭＯＳトランジスタＭ１３と、トランジスタＭ１２のゲートとトランジスタＭ１０のゲート間に接続されゲートが制御信号ＣＯＮの反転信号（インバータＩＮＶ２の出力）に接続されたｐＭＯＳトランジスタＭ１５と、電源端子ＶＤＤにソースが接続され、ドレインがトランジスタＭ１１のゲートに接続され、ゲートに制御信号ＣＯＮをインバータＩＮＶ１で反転した信号を入力するｐＭＯＳトランジスタＭ１４と、電源端子ＶＳＳにソースが接続され、ドレインがトランジスタＭ１２のゲートに接続され、制御信号ＣＯＮをインバータＩＮＶ２で反転した信号をさらにインバータＩＮＶ３で反転した信号を入力するｎＭＯＳトランジスタＭ１６と、を備えている。

入力段差動対トランジスタＭ３、Ｍ４には、オフセット状態を記憶するオフセットキャンセル回路１１が接続される。オフセットキャンセル回路１１は、入力電圧ＩＮにオフセット電圧Ｖｏｆが加算された電圧（ＩＮ＋Ｖｏｆ）を記憶する。

オフセットキャンセル回路１１は、差動対トランジスタＭ３、Ｍ４に対して並列にオフセットキャンセル用のトランジスタＭ５、Ｍ６（ｎＭＯＳ）と、トランジスタＭ５、Ｍ６の共通接続されたソースに接続された電流源トランジスタＭ８（ｎＭＯＳ）と、トランジスタＭ５のゲートに接続されたオフセットキャンセル用容量Ｃ１とを備えている。３つの電流源トランジスタＭ８、Ｍ９、Ｍ１０のゲートには、所定のバイアス電圧ＶＢＢが印加されている。

オフセットキャンセル期間で、スイッチＳＷ２をオフ、スイッチＳＷ１、ＳＷ３をオンにして、トランジスタＭ３、Ｍ４、Ｍ６のゲートに入力電圧ＩＮを印加する。このとき、オフセットキャンセル回路１１内のトランジスタＭ５のゲートＮ２は、スイッチＳＷ３を介してトランジスタＭ７のドレインＮ１がフィードバックされ、入力電圧ＩＮに対するボルテージフォロワ構成となる。この結果、容量Ｃ１には、入力電圧ＩＮにオフセット電圧Ｖｏｆが加算された電圧（ＩＮ＋Ｖｏｆ）が記憶される。

その後のオペアンプ動作期間では、スイッチＳＷ２をオンとし、スイッチＳＷ１、ＳＷ３をオフにして、トランジスタＭ３のゲートに、出力トランジスタＭ７のドレインＮ１をフィードバックさせる。オフセットキャンセル回路１１は、トランジスタＭ５、Ｍ６のゲートの電圧が維持される。その結果、トランジスタＭ３のゲートは、入力電圧ＩＮになった状態で安定し、トランジスタＭ７のドレインＮ１には、入力電圧ＩＮが生成される。

さらに、トランジスタＭ１１（ｐＭＯＳ）とトランジスタＭ１２（ｐＭＯＳ）（第２出力段）とが、トランジスタＭ７とトランジスタＭ１０（第１出力段）に並列に接続され、トランジスタＭ１１のゲートに、スイッチトランジスタＭ１３、Ｍ１４（共にｐＭＯＳ）が設けられ、更に、第２の出力電流源トランジスタＭ１２のゲートにスイッチトランジスタＭ１５、Ｍ１６（共にｎＭＯＳ）が接続されている。これらのスイッチトランジスタＭ１２、Ｍ１４、Ｍ１５、Ｍ１６は、制御信号ＣＯＮとインバータＩＮＶ１、２、３によるその反転制御信号によりそれぞれオン・オフ制御される。

このオペアンプ回路では、オフセットキャンセル期間終了時に、トランジスタＭ１１及びトランジスタＭ１２を、トランジスタＭ７とトランジスタＭ１０から切り離すと共に、そのゲートを、電源ＶＤＤ及びグランドＧＮＤに接続して、非動作状態にする。即ち、制御信号ＣＯＮをＬｏｗレベルからＨｉｇｈレベルに切り替えることで、トランジスタＭ１３、Ｍ１５が共にオフになり、トランジスタＭ１４、Ｍ１６が共にオンになる。その後、スイッチＳＷ４がオンになり、オペアンプ動作期間に入る。その結果、その後のオペアンプ動作期間において、トランジスタＭ１１に対する差動回路１０の出力による制御動作が停止し、トランジスタＭ１１は非活性状態になる。出力電流源トランジスタＭ１２も同様に非活性状態になる。

図１８（Ｂ）は、図１８（Ａ）の回路の出力部の動作を示す図である。オフセットキャンセル期間には、スイッチＳＷ４はオフ、トランジスタＭ１３、Ｍ１５はオン、Ｍ１４、Ｍ１６はオフとされ、第２出力段（Ｍ１１、Ｍ１２）は活性化し、オペアンプ動作期間には、第２出力段（Ｍ１１、Ｍ１２）は非活性状態となる。

特開２００７−４７３４２号公報 特開２００７−１５６２３５号公報 特開２００３−６０４５３号公報 特開平６−３２６５２９号公報 特開２００５−１２４１２０号公報

以下に本発明による関連技術の分析を与える。

液晶ＴＶの大型化によりデータ線負荷の増大、また高精細化によりデータ駆動期間も短縮の傾向にある。

大容量負荷を駆動するドライバは、出力増幅回路とデータ線負荷の間に接続される出力スイッチのオン抵抗により駆動速度不足が生じやすく、出力スイッチでの電力消費や発熱も増加する。駆動速度を改善しようとすると、出力スイッチサイズが増大し、チップ面積に影響する。

図１６、図１７に示した構成は、表示出力端子と出力部の間に切換スイッチを設ける必要がない出力スイッチ無しの構成であるが、１データ期間の開始から所定期間（図１７（Ｂ）のＳＴＢ信号がＨｉｇｈの期間）に、スイッチ４１、４３、５１、５３、４５、４６、５５、５６がオフに設定され、差動段と出力段は切り離される。

すなわち、内部素子（位相補償容量等）は、１データ期間の開始から所定期間は、１データ期間の開始時に入力された次データに応じた状態に移行できない。

このため、所定期間終了後の駆動期間において、差動対と出力段が接続されるとき（スイッチ４１、４３、５１、５３、４５、４６、５５、５６のオンへの切替時）、出力にノイズが発生したり、出力遅延が生じる場合がある。

したがって、本発明の目的は、出力スイッチを削除し、データ線負荷駆動の高速化、及び、出力スイッチのオン抵抗で発生していた電力消費や発熱の削減を図る出力増幅回路、出力回路、データドライバ、表示装置を提供することにある。

また、本発明の他の目的は、上記目的と併せて、出力スイッチの削減による面積の縮減や、出力ノイズの発生抑止も可能とする出力増幅回路、出力回路、データドライバ、表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面によれば、入力信号を受ける差動回路を共有するメインアンプとサブアンプを備え、前記メインアンプの出力に駆動対象の負荷が接続され、前記メインアンプの出力をオフとし、且つ、前記サブアンプの出力を前記負荷から切り離した状態で、前記入力信号をボルテージフォロワ構成の前記サブアンプで受け、つづいて前記メインアンプの出力をオンとした状態で、ボルテージフォロワ構成の前記メインアンプ及び前記サブアンプの双方、又は、ボルテージフォロワ構成の前記メインアンプ単独で、前記入力信号を受け、前記負荷を駆動する出力増幅回路が提供される。

本発明においては、差動段と、前記差動段の出力を受ける第１出力段と、駆動対象の負荷に出力が接続された第２出力段と、接続制御回路と、を備え、前記差動段は、その入力対のうちの第１入力に入力信号を受け、前記接続制御回路は、
前記差動段の出力と前記第２出力段の入力間を非導通状態とし、且つ、前記第１出力段の出力と前記第２出力段の出力間を非導通状態とし、且つ、前記第１出力段の出力と前記差動段の入力対の第２入力間を導通状態としてなる第１接続形態と、
前記差動段の出力と前記第２出力段の入力間を導通状態とし、且つ、前記第１出力段と前記第２出力段のうち少なくとも前記第２出力段の出力と前記差動段の入力対の第２入力間を導通状態としてなる第２接続形態とを切替える出力増幅回路が提供される。

本発明において、前記接続制御回路は、
前記第１接続形態において、前記第２出力段を非活性状態とし、
前記第２接続形態において、前記第２出力段を活性状態とする。

本発明において、前記入力信号を受け前記負荷を駆動する一データ期間が、
前記一データ期間の開始時点からの第１期間と、
前記第１期間の後の第２期間と、
を含み、
前記第１期間には、前記第１接続形態とされ、
前記第２期間には、前記第２接続形態とされる。

本発明において、前記第１接続形態では、前記差動段の入力対の前記第２入力は前記第１出力段の出力に接続され、
前記第２接続形態では、前記第１出力段の出力と前記第２出力段の出力間が導通状態とされ、前記第１出力段の出力と前記第２出力段の出力は、前記差動段の入力対の前記第２入力に共通接続される。本発明において、前記接続制御回路は、
前記差動段の第１及び第２出力と、前記第２出力段の第１及び第２入力との間にそれぞれ接続された第１及び第２スイッチと、
前記第１出力段の出力と前記第２出力段の出力との間に接続された第３のスイッチと、
を備えている。前記第１接続形態では、前記第１乃至第３のスイッチはともにオフ状態とされ、前記第２接続形態では、前記第１乃至第３のスイッチはともにオン状態とされる。

あるいは、本発明において、前記第１接続形態では、前記差動段の入力対の前記第２入力と前記第１出力段の出力間が導通状態とされ、前記差動段の入力対の前記第２入力と前記第２出力段の出力間は非導通状態とされ、
前記第２接続形態では、前記差動段の入力対の前記第２入力と前記第２出力段の出力間が導通状態とされ、前記差動段の入力対の前記第２入力と前記第１出力段の出力間は非導通状態とされる。前記接続制御回路は、前記差動段の第１及び第２出力と前記第２出力段の第１及び第２入力との間にそれぞれ接続された第１及び第２スイッチと、
前記第１出力段の出力と前記差動段の入力対の前記第２入力との間に接続された第３のスイッチと、
前記第２出力段の出力と前記差動段の入力対の前記第２入力との間に接続された第４のスイッチと、
を備えている。前記第１接続形態では、前記第１、第２、第４のスイッチはともにオフ状態とされ、前記第３のスイッチはオン状態とされ、
前記第２接続形態では、前記第１、第２、第４のスイッチはともにオン状態とされ、前記第３のスイッチはオフ状態とされる。

本発明において、前記第１出力段は、第１電源電位を与える第１電源端子と、第２電源電位を与える第２電源端子の間に直列に接続された第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタの制御端子は、前記差動段の第１及び第２の出力にそれぞれ接続される。また、前記第２出力段は、前記第１電源端子と前記第２電源端子間に直列に接続された第３及び第４のトランジスタを備えている。前記第１及び第２のトランジスタの接続点は前記第１出力段の出力ノードをなし、前記第３及び第４のトランジスタの接続点は前記第２出力段の出力ノードをなす。前記接続制御回路は、前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子との間に接続された第１のスイッチと
前記第２のトランジスタの制御端子と前記第４のトランジスタの制御端子との間に接続された第２のスイッチと、前記第１出力段の出力ノードと前記第２出力段の出力ノード間に接続された第３のスイッチと、前記第１及び第２の電源端子のうち前記第３のトランジスタの制御端子に電圧を印加することで前記第３のトランジスタをオフ状態にする電源端子と、前記第３のトランジスタの制御端子との間に接続された第４のスイッチと、前記第１及び第２の電源端子のうち前記第４のトランジスタの制御端子に電圧を印加することで前記第４のトランジスタをオフ状態にする電源端子と、前記第４のトランジスタの制御端子との間に接続された第５のスイッチと、を備えている。本発明において、前記第１の接続形態では、前記第１乃至第３のスイッチはともにオフ状態とされ、且つ、前記第４及び第５のスイッチはともにオン状態とされ、前記第２の接続形態では、前記第１乃至第３のスイッチはともにオン状態とされ、且つ、前記第４及び第５のスイッチはともにオフ状態とされる。

本発明において、前記第１出力段は、第１電源電位を与える第１電源端子と、第２電源電位を与える第２電源端子の間に直列に接続された第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタの制御端子は、前記第１出力段の第１及び第２の入力をなし、前記差動段の第１及び第２の出力にそれぞれ接続される。前記第２出力段は、前記第１電源端子と前記第２電源端子間に直列に接続された第３及び第４のトランジスタを備えている。前記第３及び第４のトランジスタの制御端子は、前記第２出力段の第１及び第２の入力をなし、前記第１及び第２のトランジスタの接続点は前記第１出力段の出力ノードをなし、前記第３及び第４のトランジスタの接続点は前記第２出力段の出力ノードをなしている。前記接続制御回路は、前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子との間に接続された第１のスイッチと、前記第２のトランジスタの制御端子と前記第４のトランジスタの制御端子との間に接続された第２のスイッチと、前記第１出力段の出力ノードと前記第２出力段の出力ノード間に接続された第３のスイッチと、前記第１及び第２電源端子のうち前記第３のトランジスタの制御端子に電圧を印加することで前記第３のトランジスタをオフ状態にする電源端子と、前記第３のトランジスタの制御端子との間に接続された第４のスイッチと、前記第４のトランジスタの前記第２出力段の出力ノードに接続する第１端子と、前記第４のトランジスタの制御端子間に接続された第５のスイッチと、を備えた構成としてもよい。

本発明において、前記接続制御回路は、前記第２の接続形態において、前記第１出力段を非活性状態としてもよい。

本発明において、前記接続制御回路は、前記第１のトランジスタの制御端子と、前記差動段の第１の出力の間に接続された第６のスイッチと、
前記第１及び第２の電源端子のうち前記第１のトランジスタの制御端子に電圧を印加することで前記第１のトランジスタをオフ状態にする電源端子と、前記第１のトランジスタの制御端子との間に接続された第７のスイッチと、
前記第２のトランジスタの制御端子と、前記差動段の第２の出力の間に接続された第８のスイッチと、
前記第１及び第２の電源端子のうち前記第２のトランジスタの制御端子に電圧を印加することで前記第２のトランジスタをオフ状態にする電源端子と、前記第２のトランジスタの制御端子との間に接続された第９のスイッチと、
を備えている。本発明において、前記第１の接続形態では、前記第６及び第８のスイッチはオン状態、且つ、前記第７及び第９のスイッチはオフ状態とされ、
前記第２の接続形態では、前記第６及び第８のスイッチはオフ状態、且つ、前記第７及び第９のスイッチはオン状態とされる。

本発明において、前記差動段は、それぞれ第１及び第２の電流源で駆動される、第１導電型の第１の差動対、及び、第２導電型の第２の差動対を備え、前記第１及び第２の差動対の前記第１の入力同士が接続され、前記第１及び第２の差動対の前記第２の入力同士が接続される。さらに、前記差動段は、前記第１の差動対の出力対に接続される第１のカスコードカレントミラー回路と、前記第１のカスコードカレントミラー回路の第１及び第２端子に一端がそれぞれ接続される第１及び第２の浮遊電流源と、前記第１及び第２の浮遊電流源の他端に第１及び第２端子がそれぞれ接続され、前記第２の差動対の出力対に接続される第２のカスコードカレントミラー回路と、を備え、前記第１及び第２のカスコードカレントミラーの前記第１端子が前記差動段の第１及び第２の出力とされる構成としてもよい。

あるいは、本発明において、前記差動段は、それぞれ第１及び第２の電流源で駆動され、出力対がそれぞれ第１及び第２の負荷回路に接続される第１導電型の第１の差動対、及び、第２導電型の第２の差動対を備え、前記第１及び第２の差動対の前記第１の入力同士が接続され、前記第１及び第２の差動対の前記第２の入力同士が接続される。さらに、前記差動段は、前記第１電源端子と前記第１のＭＯＳ差動対の出力の間に接続され所定の電圧でバイアスされる第２導電型のトランジスタと、
前記第１の差動対の出力と前記第２の差動対の出力の間に接続される浮遊電流源と、
前記第２電源端子と前記第２の差動対の出力の間に接続され所定の電圧でバイアスされる第１導電型のトランジスタと、を備え、前記第１の差動対の出力と前記第２の差動対の出力が前記差動段の第１及び第２の出力とされる構成としてもよい。

あるいは、本発明において、前記差動段は、電流源で駆動され、出力対に負荷回路が接続された差動対と、前記第１電源端子と前記差動対の出力の間に接続され所定の電圧でバイアスされるトランジスタと、
前記差動対の出力に一端が接続される浮遊電流源と、前記浮遊電流源の他端と前記第２電源端子間に接続され所定の電圧でバイアスされる他のトランジスタと、を備え、前記浮遊電流源の一端と他端が前記差動段の第１及び第２の出力とされる構成としてもよい。

本発明の出力回路において、正極信号を入力する第１の入力端と、負極信号を入力する第２の入力端と、第１及び第２の出力端と、を有し、前記第１及び第２の出力端から正極信号及び負極信号をそれぞれ出力するか、又は、前記第１及び第２の出力端から負極信号及び正極信号をそれぞれ出力するように切替える入力切替回路と、
前記入力切替回路の第１及び第２の出力端にそれぞれ接続され、第１及び第２の負荷を駆動する第１及び第２の出力増幅回路と、
を備え、前記第１及び第２の出力増幅回路は、それぞれ、前記した本発明に係る出力増幅回路を含む。

本発明の出力回路において、前記正極信号及び負極信号を受け前記第１及び第２の負荷を駆動する駆動期間が、複数のデータ期間で構成され、
前記データ期間の各々が、
前記データ期間の開始時点からの第１期間と、
前記第１期間の後の第２期間と、
を含み、
前記第１及び第２出力増幅回路は、それぞれ、前記第１期間には、前記第１接続形態とされ、且つ、前記第２出力段が非活性状態とされ、
前記第２期間には、前記第２接続形態とされ、且つ、前記第２出力段が活性状態とされる。

あるいは、本発明の出力回路においては、前記正極信号及び負極信号を受け前記第１及び第２の負荷を駆動する駆動期間が、
前記第１及び第２の負荷を正極性及び負極性でそれぞれ駆動する複数のデータ期間と、
前記第１及び第２の負荷を負極性及び正極性でそれぞれ駆動する複数のデータ期間と、を含み、
前記第１及び第２の負荷の極性の切替えが行われた後の少なくとも最初のデータ期間が、前記最初のデータ期間の開始時点からの第１の期間と、前記第１の期間の後の第２の期間とを含み、
前記第１及び第２の出力増幅回路は、それぞれ、
前記第１の期間には、前記第１の接続形態とされ、且つ、前記第２出力段が非活性状態とされ、
前記第２の期間には、前記第２の接続形態とされ、且つ、前記第２出力段が活性状態とされる。

さらに、本発明の出力回路においては、前記第１及び第２の負荷の極性が一つ前のデータ期間と同一とされるデータ期間では、記第１及び第２の出力増幅回路を、それぞれ、前記第２の接続形態とし、且つ、前記第２出力段が活性状態としてもよい。

あるいは、本発明の出力回路においては、正極信号を入力し、第１の負荷又は第２の負荷を駆動する第１の出力増幅回路と、負極信号を入力し、前記第１の出力増幅回路が前記第１の負荷を正極駆動するときは、前記第２の負荷を負極駆動し、前記第１の出力増幅回路が前記第２の負荷を正極駆動するときは、前記第１の負荷を負極駆動する第２の出力増幅回路と、を備え、前記第１及び第２の出力増幅回路は、それぞれ、前記した本発明の出力増幅回路を備え、
前記第１の出力増幅回路の前記差動段の出力及び前記第２の出力増幅回路の前記差動段の出力と、
前記第１の出力増幅回路の前記第２出力段の入力及び前記第２の出力増幅回路の前記第２出力段の入力と、
の間の接続を、ストレート接続、又は、交差接続に切替え、
前記第１の出力増幅回路の前記第２出力段の出力及び前記第２の出力増幅回路の前記第２出力段の出力と、
前記第１の出力増幅回路の前記第１出力段の出力及び前記第２の出力増幅回路の前記第１出力段の出力と、
の間の接続を、ストレート接続、又は、交差接続に切り替える切替回路と、を備えている。

本発明の出力回路において、正極信号を入力し、第１の負荷又は第２の負荷を駆動する第１の出力増幅回路と、
負極信号を入力し、前記第１の出力増幅回路が前記第１の負荷を正極駆動するときは、前記第２の負荷を負極駆動し、前記第１の出力増幅回路が前記第２の負荷を正極駆動するときは、前記第１の負荷を負極駆動する第２の出力増幅回路と、
を備え、
前記第１及び第２の出力増幅回路は、請求項２２に記載の出力増幅回路からなり、
前記第１の出力増幅回路の前記差動段の第１の出力及び前記第２の出力増幅回路の前記差動段の第１の出力と、
前記第１の出力増幅回路の前記第２出力段の前記第３のトランジスタの制御端子及び前記第２の出力増幅回路の前記第２出力段の前記第３のトランジスタの制御端子と、
の間の接続を、ストレート接続、又は、交差接続に切り替える第１の切替回路と、
前記第１の出力増幅回路の前記第２出力段の出力及び前記第２の出力増幅回路の前記第２出力段の出力と、
前記第１の出力増幅回路の前記第１出力段の出力及び前記第２の出力増幅回路の前記第１出力段の出力と、
の間の接続を、ストレート接続、又は、交差接続に切り替える第２の切替回路と、
前記第１の出力増幅回路の前記差動段の第２の出力及び前記第２の出力増幅回路の差動段の第２の出力と、
前記第１の出力増幅回路の前記第２出力段の前記第４のトランジスタの制御端子及び前記第２の出力増幅回路の前記第２出力段の前記第４のトランジスタの制御端子と、
の間の接続を、ストレート接続、又は、交差接続に切り替える第３の切替回路と、を備えた構成としてもよい。

本発明によれば、データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備えた表示装置の前記データ線を負荷として駆動するデータドライバであって、前記した本発明に係る出力増幅回路を備えたデータドライバが提供される。

あるいは、本発明によれば、データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備えた表示装置の第１のデータ線と第２のデータ線を第１、第２の負荷として駆動するデータドライバであって、正極デコーダ及び負極デコーダからの正極信号及び負極信号を入力し前記第１及び第２の負荷を駆動する第１及び第２の出力増幅回路を含む出力回路として、前記した本発明に係る出力回路を備えたデータドライバが提供される。本発明に係るデータドライバにおいて、複数の前記出力回路に対して、接続形態の切替を制御する信号を供給する少なくとも１つの制御信号発生回路を備えている。

本発明によれば、出力スイッチを削除したことで、負荷の駆動速度の高速化を可能とし、出力スイッチのオン抵抗で発生していた電力消費や発熱の削減を可能としている。また併せて、本発明によれば、出力スイッチの削減による面積の縮減や、出力ノイズの発生抑止も可能としている。

前記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明の一態様の出力増幅回路においては、図１を参照すると、差動段（１００）と、前記差動段（１００）の出力（４、６）を受ける第１出力段（１１０）と、駆動対象の負荷（９０）に出力（３）が接続された第２出力段（１２０）と、を備え、差動段（１００）はその入力対の第１の入力（非反転入力）に入力信号（Ｖｉｎ）を受ける。さらに制御信号発生回路（５００）で生成される制御信号により制御される制御回路（５１０）を備えている。

制御回路（５１０）は、
（Ａ）差動段（１００）の出力（４、６）と第２出力段（１２０）の入力（５、７）間を非導通状態とし、且つ、第１出力段（１１０）の出力（２）と第２出力段（１２０）の出力（３）間を非導通状態とし、且つ、第１出力段（１１０）の出力（２）と差動段（１００）の入力対の第２の入力（反転入力）間を導通状態とする第１の接続形態と、
（Ｂ）差動段（１００）の出力（４、６）と第２出力段（１２０）の入力（５、７）間を導通状態とし、且つ、第１出力段（１１０）と第２出力段（１２０）の出力（２、３）と差動段（１００）の入力対の第２の入力（反転入力）間を導通状態とする第２の接続形態と、を切替制御する。

制御回路（５１０）は、前記第１の接続形態で第２出力段（１２０）を非活性とし、前記第２の接続形態で第２出力段（１２０）を活性化する制御を行う。本発明のこの態様において、差動段（１００）の第１及び第２の出力（４、６）と、第２出力段（１２０）の第１及び第２の入力（５、７）との間にそれぞれ接続された第１及び第２のスイッチ（ＳＷ１１、ＳＷ１２）と、第１の出力段（１１０）の出力（２）と第２の出力段（１２０）の出力（３）との間に接続された第３のスイッチ（ＳＷ１０）とを備えている。なお、第１の出力段（１１０）の出力（２）は、差動段（１００）の入力対の第２の入力（反転入力）に接続されている。

すなわち、負荷（９０）を駆動する出力増幅回路において、差動段（１００）の出力を受ける出力段が、第１の充電素子と第１の放電素子を備えた第１出力段（１１０）と、第２の充電素子と第２の放電素子を備えた第２出力段（１２０）と、第２出力段（１２０）の接続及び動作を制御する制御手段（５００、５１０）を備える。だたし、制御回路（５１０）に制御信号を供給する制御信号発生回路（５００）は、出力増幅回路とは別に設ける構成としてもよい。

第２出力段（１２０）の出力（３）は、負荷（９０）に直接接続される。

データ期間は、第１及び第２の期間（Ｔ１、Ｔ２）よりなり、の第１の期間（Ｔ１）（信号ＨＳＴＢがＨｉｇｈの期間）には、スイッチ（ＳＷ１０、ＳＷ１１、ＳＷ１２）をオフ状態として、第２出力段（１２０）を差動段（１００）の出力から切り離し、第２出力段（１２０）を非活性（出力をオフ状態）とする。このとき差動段（１００）と第１出力段（１１０）は、入力信号（Ｖｉｎ）に応じたボルテージフォロワ動作をする。

第２の期間（Ｔ２）（信号ＨＳＴＢがＬｏｗの期間）には、スイッチ（ＳＷ１０、ＳＷ１１、ＳＷ１２）をオン状態とし、第２出力段（１２０）の出力ノード（３）を差動段（１００）にフィードバック接続するとともに、第２出力段（１２０）を活性化する。このとき差動段（１００）と少なくとも第２出力段（１２０）は、入力信号（Ｖｉｎ）に応じたボルテージフォロワ動作で負荷（９０）を駆動する。

第１の期間（Ｔ１）では、第１出力段（１１０）の出力ノード（２）は、第２出力段（１２０）出力ノード（３）と切り離されるとともに第２出力段（１２０）は非活性とされ、負荷（９０）への電圧供給を遮断し、オフ状態の出力スイッチ（図１５の出力スイッチＳＷ９０）と同等の働きをする。

さらに、第１の期間（Ｔ１）では、差動段（１００）及び第１出力段（１１０）は、入力電圧（Ｖｉｎ）に応じて動作するため、位相補償容量などの内部素子が入力電圧（Ｖｉｎ）に応じた状態に変化する。

第１の期間（Ｔ１）終了後の第２の期間（Ｔ２）では、第１の期間（Ｔ１）中に、位相補償容量などの内部素子が入力電圧（Ｖｉｎ）に応じた状態となっているため、第１の期間（Ｔ１）から第２の期間（Ｔ２）の切替時のノイズ発生が抑止され、活性化された第２出力段（１２０）により、負荷（９０）は、高速に駆動される。

第１及び第２出力段（１１０、１２０）及び各スイッチ（ＳＷ１０、ＳＷ１１、ＳＷ１２）のサイズは、負荷（９０）の駆動条件に応じて、調整可能である。好ましくは、第１出力段（１１０）及び各スイッチ（ＳＷ１０、ＳＷ１１、ＳＷ１２）を十分小さいサイズとし、第２出力段（１２０）の素子を負荷（９０）の駆動に必要なサイズとする。これにより、負荷（９０）に直結した第２出力段（１２０）をメインアンプとし、位相補償容量などの内部素子を駆動する第１出力段（１１０）をサブアンプとする構成が実現できる。本発明によれば、出力スイッチの削除により、大容量性負荷に対しても、高スルーレート化、省電力、低発熱（出力スイッチのオン抵抗での電力消費及び発熱削減）する。また、大サイズの出力スイッチが配設される出力回路において、本発明によれば、該出力スイッチを削減することで、省面積化も実現できる。

あるいは、本発明の別の態様の出力増幅回路においては、図１９を参照すると、差動段（１００）と、差動段（１００）の出力（４、６）を受ける第１出力段（１１０）と、駆動対象の負荷（９０）に出力（３）が接続された第２出力段（１２０）と、を備え、差動段（１００）はその入力対の第１の入力（非反転入力）に入力信号（Ｖｉｎ）を受ける。さらに、制御信号発生回路（５００）で生成される制御信号により制御される制御回路（５１０）を備えている。

制御回路（５１０）は、
（Ａ）差動段（１００）の出力（４、６）と第２出力段（１２０）の入力（５、７）間を非導通状態とし、且つ、第１出力段（１１０）の出力（２）と第２出力段（１２０）の出力（３）間を非導通状態とし、且つ、第１出力段（１１０）の出力（２）と差動段（１００）の入力対の第２の入力（反転入力）間を導通状態とする第１の接続形態と、
（Ｂ）差動段（１００）の出力（４、６）と第２出力段（１２０）の入力（５、７）との間を導通状態とし、第１出力段（１１０）の出力（２）と差動段（１００）の入力対の第２の入力（反転入力）間を非導通状態とし、第２出力段（１２０）の出力（３）と差動段（１００）の入力対の第２の入力（反転入力）間を導通状態とする第２の接続形態と、を切替制御する。制御回路（５１０）は、前記第１の接続形態で第２出力段（１２０）を非活性とし、前記第２の接続形態で第２出力段（１２０）を活性化する制御を行う。本発明のこの態様において、差動段（１００）の第１及び第２の出力（４、６）と、第２出力段（１２０）の第１及び第２の入力（５、７）との間にそれぞれ接続された第１及び第２のスイッチ（ＳＷ１１、ＳＷ１２）と、第１の出力段（１１０）の出力（２）と差動段（１００）の入力対の第２の入力（反転入力）との間に接続された第３のスイッチ（ＳＷ１０−１））と、第２の出力段（１２０）の出力（３）と差動段（１００）の入力対の第２の入力（反転入力）との間に接続された第４のスイッチ（ＳＷ１０−２）と、を備えている。
また、上記各態様の出力増幅回路は、差動段（１００）が第１出力段（１１０）と第２出力段（１２０）で共有されており、入力信号（Ｖｉｎ）を受ける差動回路（差動段（１００））を共有するメインアンプ（差動段（１００）及び第２出力段（１２０））とサブアンプ（差動段（１００）及び第１出力段（１１０））とみなすことができる。この出力増幅回路は、メインアンプ（１００、１２０）の出力（３）に駆動対象の負荷（９０）が接続され、メインアンプ（１００、１２０）の出力をオフとし、且つ、サブアンプ（１１０、１１０）の出力（２）を負荷（９０）から切り離した状態で、入力信号（Ｖｉｎ）をボルテージフォロワ構成のサブアンプ（１００、１１０）で受け、つづいてメインアンプ（１００、１２０）の出力をオンとした状態で、ボルテージフォロワ構成のメインアンプ（１００、１２０）及びサブアンプ（１００、１１０）の双方、又は、ボルテージフォロワ構成のメインアンプ（１００、１２０）単独で、入力信号（Ｖｉｎ）を受け、負荷（９０）を駆動する。以下実施例に即して説明する。

＜実施例１＞
図１は、本発明に係る出力増幅回路の一実施例の構成を示す図である。図１を参照すると、本実施例においては、
差動段１００と、
第１出力段１１０と、
第２出力段１２０と、
差動段１００の第１及び第２出力４、６と第２出力段１２０の第１及び第２入力端子５、７間にそれぞれ接続されるスイッチＳＷ１１、ＳＷ１２と、
第１出力段１１０の出力ノード２と第２出力段１２０の出力ノード３間に接続されるスイッチＳＷ１０と、
制御信号発生回路５００と、
を備えている。なお、差動段１００は、少なくとも差動対と負荷回路を含む。また、中間段を備えた出力増幅回路では、差動段１００は該中間段も含む。

第１出力段１１０の出力ノード２は、差動段１００の反転入力端子（−）に接続されており、差動段１００の非反転入力端子（＋）は入力端子１に接続され、入力信号電圧Ｖｉｎを入力する。また、第２出力段１２０の出力ノード３は、負荷９０（データ線）に接続されている。特に制限されないが、本実施例において、出力増幅回路は、液晶表示パネルのデータ線を駆動し、負荷９０は、例えば図１４のデータ線９６２に対応する。なお、図１（Ａ）において、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２は、出力増幅回路の接続形態を制御するスイッチ部（接続制御回路）５１０を構成し、制御信号発生回路５００からの制御信号によってオン・オフ制御される。また、第２出力段１２０の活性、非活性の制御も制御信号発生回路５００からの制御信号によって制御される。

図１（Ｂ）は、図１（Ａ）の動作を示すタイミング波形図である。データ期間は、開始直後の信号ＨＳＴＢがＨｉｇｈの期間Ｔ１と、期間Ｔ１後の信号ＨＳＴＢがＬｏｗの期間Ｔ２とを含む。信号ＨＳＴＢは、ＬｏｗからＨｉｇｈに変化するタイミングで、データ信号が切り替り、次データに対応したアナログ入力信号Ｖｉｎが出力増幅回路に入力開始される。信号ＨＳＴＢがＨｉｇｈの期間Ｔ１は、アナログ入力信号Ｖｉｎが前データに対応したアナログ信号から十分遷移するまでの期間に設定される。信号ＨＳＴＢがＬｏｗの期間Ｔ２では、アナログ入力信号Ｖｉｎに応じて増幅される出力信号で負荷９０が駆動される。

制御信号発生回路５００は、期間Ｔ１に、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２をオフ状態として、第１出力段１２０を活性化し、第２出力段１２０を非活性とする。期間Ｔ１において、第２出力段１２０は等価的にオフ状態の出力スイッチとして作用する。これにより、出力増幅回路から負荷９０への電圧供給が遮断され、入力信号遷移時のノイズが負荷９０へ伝達されることを防止する。また期間Ｔ１に、第１出力段１１０の出力２は差動段１００の反転入力端子に帰還接続され、差動段１００及び第１出力段１１０は、ボルテージフォロワを構成し、入力信号電圧Ｖｉｎに応じた増幅動作を行い、内部素子（位相補償容量等）も入力信号Ｖｉｎに応じた状態に変化させる。ただし、スイッチＳＷ１０がオフであるため、第１出力段１１０の出力ノード２は、第２出力段１２０の出力ノード３（したがって負荷９０）とは切り離されている。

制御信号発生回路５００は、期間Ｔ１の後の期間Ｔ２に、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２をオン状態とし、第２出力段１２０を差動段１００に接続して活性化させる。期間Ｔ２に、第２出力段１２０は負荷９０を駆動する。すなわち、期間Ｔ２において、スイッチＳＷ１０がオンされ、第２出力段１２０の出力ノード３は差動段１００の反転入力端子に帰還接続され、差動段１００と、少なくとも第２出力段１２０は、ボルテージフォロワを構成し、負荷９０を高速に駆動する。なお、制御信号発生回路５００は、通常、出力増幅回路の外部に配置され（後述する図１３参照）、制御信号発生回路５００で発生した制御信号が、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２の制御端子に配線され、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２がオン・オフ制御される。

本実施例によれば、出力スイッチのオン抵抗がないため、出力増幅回路が負荷９０を駆動する速度を向上することができる。

また、本実施例によれば、出力スイッチ削除により、出力スイッチのオン抵抗での電力消費及び発熱を削減することができる。

さらに、本実施例によれば、データ期間の開始直後の期間Ｔ１において、差動段１００及び第１出力段１１０は、期間Ｔ１に入力される入力電圧Ｖｉｎに応じてボルテージフォロワ動作し、位相補償容量などの内部素子を入力電圧Ｖｉｎに応じた状態に変化させる。これにより、期間Ｔ１から期間Ｔ２の切替り時に、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２がオフからオンへ切替り、第２出力段１２０が活性化されるが、このときの出力ノイズ等の発生が抑止されている。

そして、本実施例によれば、出力スイッチの削除により、省面積化を実現可能としている。

本実施例によれば、第１出力段１１０のトランジスタ素子、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２のサイズは小としてもよい。第１出力段１１０は、期間Ｔ１において、位相補償容量などの内部素子を入力電圧Ｖｉｎに応じた状態に駆動するサブアンプとして作用するため、駆動能力は必要とせず、第１出力段１１０のトランジスタ素子は小とすることができる。第２出力段１２０が、期間Ｔ２において、実質的に負荷を駆動するメインアンプとして作用する。なお期間Ｔ２において、第１出力段１１０も第２出力段１２０とともに負荷９０を駆動させてもよい。出力スイッチを備えた出力増幅回路では、大容量のデータ線負荷に対しては出力スイッチのサイズも大とされるが、本実施例では、出力スイッチを削除し、代わりに第１出力段１１０のトランジスタ素子、ＳＷ１０、ＳＷ１１、ＳＷ１２が追加される。しかし、各素子サイズは小とされるため、結果的に省面積とすることができる。

＜実施例２＞
図２（Ａ）は、図１の第１、第２出力段１１０、１２０の具体的な構成の一例を示す図である。第１出力段１１０は、電源電圧ＶＤＤが与えられる第１電源端子（ＶＤＤ）にソースが接続され、ゲートが差動段１００の第１出力４に接続され、ドレインが出力ノード２に接続されたｐＭＯＳトランジスタＭ１と、電源電圧ＶＳＳが与えられる第２電源端子（ＶＳＳ）にソースが接続されゲートが差動段１００の第２出力６に接続されドレインが出力ノード２に接続されたｎＭＯＳトランジスタＭ２とを備えている。第２出力段１２０は、ソースが第１電源端子に接続され、ゲートがスイッチＳＷ１１を介して差動段１００の第１出力４に接続され、ドレインが出力ノード３に接続されたｐＭＯＳトランジスタＭ３と、ソースが第２電源端子に接続され、ゲートがスイッチＳＷ１２を介して差動段１００の第２出力６に接続され、ドレインが出力ノード３に接続されたｎＭＯＳトランジスタＭ４とを備えている。本実施例において、差動段１００は、第１及び第２出力４、６が、入力電圧Ｖｉｎの電圧変化時に、それぞれ入力電圧Ｖｉｎの電圧変化と逆方向へ作用するように構成されている。

第１電源端子（ＶＤＤ）とｐＭＯＳトランジスタＭ３のゲート５間には、スイッチＳＷ３が接続されている。第２電源端子（ＶＳＳ）とｎＭＯＳトランジスタＭ４のゲート７間には、スイッチＳＷ４が接続されている。出力ノード２と出力ノード３間にはスイッチＳＷ１０が接続されている。なお、図２（Ａ）において、スイッチＳＷ１０〜ＳＷ１４は、スイッチ部（接続制御回路）５１０を構成し、制御信号発生回路５００からの制御信号でオン・オフされる。

図２（Ｂ）は、データ期間を構成する期間Ｔ１とその後の期間Ｔ２におけるスイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４のオン・オフを示す図である。期間Ｔ１、Ｔ２のタイミング設定は図１（Ｂ）と同様である。

ＨＳＴＢがＨｉｇｈの期間Ｔ１では、スイッチＳＷ１３、ＳＷ１４はオン、ＳＷ１０、ＳＷ１１、ＳＷ１２はオフである。スイッチＳＷ１３、ＳＷ１４がオンであるため、第２出力段１２０を構成するトランジスタＭ３、Ｍ４のゲートはそれぞれ電源電位ＶＤＤ、ＶＳＳとなり、ともにオフとされる。スイッチＳＷ１１、ＳＷ１２はオフとされ、第２出力段を構成するトランジスタＭ３、Ｍ４のゲートは、差動段１００の第１及び第２出力４、５から切り離される。またスイッチＳＷ１０がオフとされ、第１出力段１１０の出力ノード２はデータ線負荷９０に接続する第２出力段１２０の出力ノード３から切り離される。

ＨＳＴＢがＬｏｗの期間Ｔ２では、ＳＷ１３、ＳＷ１４はオフ、ＳＷ１０、ＳＷ１１、ＳＷ１２はオンである。スイッチＳＷ１３、ＳＷ１４がオフであるため、第２出力段１２０を構成するトランジスタＭ３、Ｍ４のゲートはそれぞれ電源電位ＶＤＤ、ＶＳＳから切り離され、スイッチＳＷ１１、ＳＷ１２がオンであるため、トランジスタＭ３、Ｍ４のゲートは、差動段１００の第１及び第２出力４、６にそれぞれ接続される。また、スイッチＳＷ１０がオンであるため、第１出力段１１０の出力ノード２は第２出力段の出力ノード３に接続され、負荷９０に接続される。

本実施例によれば、第１出力段１１０は、期間Ｔ１において、位相補償容量などの内部素子を入力電圧Ｖｉｎに応じた状態に駆動するサブアンプとして作用するため、駆動能力は必ずしも必要とせず、第１出力段１１０のトランジスタ素子を小としてもよい。第２出力段１２０が、期間Ｔ２において、実質的に負荷を駆動するメインアンプとして作用する。本実施例では、期間Ｔ２において、第１及び第２出力段１１０、１２０がともに負荷９０を駆動する。

本実施例において、スイッチＳＷ１０〜ＳＷ１４のサイズは小としてよい。また第１出力段１１０（Ｍ１、Ｍ２）と第２出力段１２０（Ｍ３、Ｍ４）の素子サイズは、負荷９０に応じて最適に設定される。例えば、第１出力段１１０（Ｍ１、Ｍ２）と第２出力段１２０（Ｍ３、Ｍ４）のサイズを揃えてもよい。また面積削減が求められる場合には、メインアンプとして作用する第２出力段１２０（Ｍ３、Ｍ４）のサイズを大きく、サブアンプとして作用する第１出力段１１０（Ｍ１、Ｍ２）のサイズを小さくするのが効果的である。すなわち素子サイズ（Ｗ／Ｌ；Ｗはゲート幅、Ｌはゲート長）を
（Ｗ／Ｌ）Ｍ１、Ｍ２≦（Ｗ／Ｌ）Ｍ３、Ｍ４
とすることができる。

特に、第１出力段１１０のトランジスタＭ１、Ｍ２のＷ／Ｌ比を第２出力段１２０のトランジスタＭ３、Ｍ４のＷ／Ｌ比に対して、十分小さく設定する場合、出力安定状態で、トランジスタＭ１、Ｍ２にドレイン電流が流れない（すなわちトランジスタＭ１、Ｍ２が非活性状態になる）ような設計も可能である。この場合、第１出力段１１０のトランジスタＭ１、Ｍ２は、第１出力段１１０の出力ノード２の電位が入力信号Ｖｉｎに応じた出力電圧と異なる場合は動作し、入力信号Ｖｉｎに応じた出力電圧付近では非動作（非活性）となる。

期間Ｔ２の開始時に、トランジスタＭ３、Ｍ４のゲート・ソース間電位はゼロであるため、期間Ｔ１から期間Ｔ２への切替りでは、ノイズは生じない。期間Ｔ２の開始後、トランジスタＭ３、Ｍ４のゲートは速やかに差動段１００の第１及び第２出力４、６の電位に制御され、負荷９０を高速に駆動する。

＜実施例３＞
図３（Ａ）は、図１の第１、第２出力段１１０、１２０の具体的な構成の別の例を示す図である。図３（Ａ）を参照すると、本実施例は、図２（Ａ）の第１出力段のｎＭＯＳトランジスタＭ２をｐＭＯＳトランジスタＭ２Ｃで構成し、また、第２出力段のｎＭＯＳトランジスタＭ４をｐＭＯＳトランジスタＭ４Ｃで構成し、ｐＭＯＳトランジスタＭ４Ｃのゲート７とソース（第２出力段１２０の出力ノード３）との間にスイッチＳＷ１４Ｃが接続されている。また、本実施例において、差動段１００は、第１出力４が、入力電圧Ｖｉｎの電圧変化時に、入力電圧Ｖｉｎの電圧変化と逆方向へ作用し、差動段１００の第２出力６が、入力電圧Ｖｉｎの電圧変化と同一方向へ作用するように構成されている。他の構成、及びスイッチの切替えは、前記実施例と同様である。本実施例においては、第１、第２出力段の充電素子と放電素子をともにｐＭＯＳトランジスタで構成し、ｐＭＯＳトランジスタＭ２Ｃ、Ｍ４Ｃはソースフォロワ動作する。なお、図３（Ａ）において、スイッチＳＷ１０〜ＳＷ１４は、スイッチ部５３０を構成し、制御信号発生回路５００からの制御信号でオン・オフ制御される。なお、スイッチＳＷ１４Ｃは、ｐＭＯＳトランジスタＭ４Ｃのゲート７と第１電源端子（ＶＤＤ）との間に接続してもよい。

図３（Ｂ）は、データ期間を構成する期間Ｔ１とその後の期間Ｔ２におけるスイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４のオン・オフを示す図である。期間Ｔ１、Ｔ２のタイミング設定は図１（Ｂ）と同様である。

ＨＳＴＢがＨｉｇｈの期間Ｔ１では、スイッチＳＷ１３、ＳＷ１４はオン、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２はオフである。またスイッチＳＷ１３、ＳＷ１４はオンであるため、第２出力段１２０を構成するｐＭＯＳトランジスタＭ３、Ｍ４Ｃのゲート・ソース間電位がゼロとされ、ともにオフとされる。

ＨＳＴＢがＬｏｗの期間Ｔ２では、スイッチＳＷ１３、ＳＷ１４はオフ、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２はオンである。スイッチＳＷ１３、ＳＷ１４のオフであるため、第２出力段を構成するｐＭＯＳトランジスタＭ３、Ｍ４Ｃのゲートはソースから切り離され、スイッチＳＷ１１、Ｓ１２がオンであるため、トランジスタＭ３、Ｍ４Ｃのゲートは、差動段１００の第１及び第２出力４、６にそれぞれ接続される。また、スイッチＳＷ１０がオンであるため、第１出力段の出力ノード２は、第２出力段１２０の出力ノード３に接続され、負荷９０に接続される。

本実施例によれば、第１、第２出力段１１０、１２０において、出力ノード２、３をそれぞれ放電する素子を、ｐＭＯＳトランジスタＭ２Ｃ、Ｍ４Ｃで構成している。このため本実施例では、出力増幅回路の動作範囲は、電源電圧範囲（ＶＤＤからＶＳＳまで）に対して、低位側電源電圧ＶＳＳ側でｐＭＯＳトランジスタＭ２Ｃ、Ｍ４Ｃの閾値電圧の絶対値Ｖｔｐ分だけ狭くなり、およそＶＤＤから（ＶＳＳ＋Ｖｔｐ）までとされる。本実施例では、出力増幅回路の動作範囲は若干狭まるものの、差動段１００の構成を簡素化できる。本実施例の出力増幅回路の構成例は、後述の図１２において説明する。

＜実施例４＞
図４（Ａ）は、図１の第１、第２出力段１１０、１２０の具体的な構成の一例を示す図である。図４（Ａ）を参照すると、本実施例は、図２（Ａ）の第１出力段のｐＭＯＳトランジスタＭ１のゲートと差動段１００の第１出力４間にスイッチＳＷ１５を備え、ｐＭＯＳトランジスタＭ１のゲートと第１電源端子（ＶＤＤ）間にスイッチＳＷ１７を備えている。第１出力段のｎＭＯＳトランジスタＭ２のゲートと差動段１００の第２出力５６間にスイッチＳＷ１６を備え、ｎＭＯＳトランジスタＭ２のゲートと第２電源端子（ＶＳＳ）間にスイッチＳＷ１８を備えている。スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４はスイッチ部５１０を構成し、スイッチＳＷ１５、ＳＷ１６、ＳＷ１７、ＳＷ１８はスイッチ部５２０を構成し、制御信号発生回路５００からの制御信号によりオン・オフ制御される。なお差動段１００は、第２の実施例と同様に、第１及び第２出力４、６が、入力電圧Ｖｉｎの電圧変化時に、それぞれ入力電圧Ｖｉｎの電圧変化と逆方向へ作用するように構成されている。

図４（Ｂ）は、データ期間を構成する期間Ｔ１とその後の期間Ｔ２におけるスイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６、ＳＷ１７、ＳＷ１８のオン・オフを示す図である。スイッチＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６からなる第１群のスイッチが共通にオン・オフされ、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１７、ＳＷ１８からなる第２群のスイッチが、第１群のスイッチとは相補に共通にオン・オフされる。

より詳細には、ＨＳＴＢがＨｉｇｈの期間Ｔ１では、スイッチＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６がオン、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１７、ＳＷ１８はオフである。スイッチＳＷ１３、ＳＷ１４がオンであるため、第２出力段１２０を構成するｐＭＯＳトランジスタＭ３、ｎＭＯＳトランジスタＭ４のゲートはそれぞれ電源電位ＶＤＤ、ＶＳＳとなり、ともにオフとされる。スイッチＳＷ１５、ＳＷ１６がオンであるため第１出力段のｐＭＯＳトランジスタＭ１、ｎＭＯＳトランジスタＭ２は差動段１００の第１及び第２出力４、６にそれぞれ接続される。スイッチＳＷ１１、ＳＷ１２はオフとされ、第２出力段を構成するトランジスタＭ３、Ｍ４のゲートは、差動段１００の第１及び第２出力４、６から切り離される。またスイッチＳＷ１０がオフとされ、第１出力段１１０の出力ノード２はデータ線負荷９０に接続する第２出力段１２０の出力ノード３から切り離される。

ＨＳＴＢがＬｏｗの期間Ｔ２では、スイッチＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６はオフ、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１７、ＳＷ１８はオンである。スイッチＳＷ１３、ＳＷ１４がオフであるため、第２出力段１２０を構成するトランジスタＭ３、Ｍ４のゲートはそれぞれ電源電位ＶＤＤ、ＶＳＳから切り離され、スイッチＳＷ１１、ＳＷ１２がオンであるため、トランジスタＭ３、Ｍ４のゲートは、差動段１００の第１及び第２出力４、６にそれぞれ接続され、またスイッチＳＷ１０がオンであるため、第１出力段の出力ノード２はデータ線負荷９０に接続する第２出力段１２０の出力ノード３に接続される。スイッチＳＷ１５、ＳＷ１６がオフ、スイッチＳＷ１７、ＳＷ１８がオンであるため、第１出力段１１０のｐＭＯＳトランジスタＭ１、ｎＭＯＳトランジスタＭ２のゲートは差動段１００の第１及び第２出力４、６からそれぞれ切り離され、それぞれ電源電位ＶＤＤ、ＶＳＳに接続され、ｐＭＯＳトランジスタＭ１、ｎＭＯＳトランジスタＭ２はオフする（期間Ｔ２で第１出力段１１０は非活性状態となる）。

本実施例によれば、第１出力段１１０は、期間Ｔ１において、位相補償容量などの内部素子を入力電圧Ｖｉｎに応じた状態に駆動するサブアンプとして作用するため、駆動能力は必ずしも必要とせず、第１出力段１１０のトランジスタ素子は小としてもよい。第２出力段１２０が、期間Ｔ２において、実質的に負荷を駆動するメインアンプとして作用する。本実施例では、期間Ｔ２において、第１出力段１１０を非活性とし、第２出力段１２０で負荷９０を駆動する。なお、第１出力段１１０のｐＭＯＳトランジスタＭ１のオン、オフを制御するスイッチＳＷ１５、ＳＷ１７を、第１電源端子（ＶＤＤ）とノード２間にｐＭＯＳトランジスタＭ１と直列形態で接続される別のスイッチに置き換えてもよい。同様に、第１出力段１１０のｎＭＯＳトランジスタＭ２のオン、オフを制御するスイッチＳＷ１６、ＳＷ１８を、第２電源端子（ＶＳＳ）とノード２間にｎＭＯＳトランジスタＭ２と直列形態で接続される別のスイッチに置き換えてもよい。

＜実施例５＞
図５は、本発明の別の実施例の構成を示す図である。図５には、液晶駆動用の２出力増幅回路の構成の一例が示されている。本実施例においては、隣り合う２出力間が異極性とされる。本実施例においては、出力増幅回路７０１、７０２の出力ノード３Ａ、３Ｂと、負荷９０Ａ、９０Ｂ間のストレート接続、交差接続の切替を行う出力スイッチは設けられず、２つの出力ノード３Ａ、３Ｂ間の極性を替えるため入力切替回路３００を備えている。本実施例によれば、出力スイッチがないため、駆動速度の向上とともに、出力スイッチで消費される電力、発熱を削減することができる。

入力切替回路３００は、正極信号入力端子１０Ａと、出力増幅回路７０１の差動段１００の入力１Ａとの間に接続されたスイッチＳＷ３１と、正極信号入力端子１０Ａと、出力増幅回路７０２の差動段１００の入力１Ｂとの間に接続されたスイッチＳＷ３２と、負極信号入力端子１０Ｂと、出力増幅回路７０２の差動段１００の入力１Ｂとの間に接続されたスイッチＳＷ３３と、負極信号入力端子１０Ｂと、出力増幅回路７０１の差動段１００の入力１Ａとの間に接続されたスイッチＳＷ３４と、を備えている。制御信号発生回路５００は、スイッチＳＷ３１〜ＳＷ３４をオン・オフ制御するＳＷ制御信号を生成する。スイッチＳＷ３１、ＳＷ３３がオンのとき、正極信号Ｖｉｎ１と負極信号Ｖｉｎ２は出力増幅回路７０１、７０２の差動段１００にそれぞれ入力され（ストレート接続）、Ｖｉｎ１、Ｖｉｎ２に応じた出力信号が出力端子３Ａ、３Ｂから負荷９０Ａ、９０Ｂに出力される。スイッチＳＷ３２、ＳＷ３４がオンのとき、正極信号Ｖｉｎ１と負極信号Ｖｉｎ２は出力増幅回路７０２、７０１の差動段１００にそれぞれ入力され（交差接続）、Ｖｉｎ１、Ｖｉｎ２に応じた出力信号が出力端子３Ｂ、３Ａから負荷９０Ｂ、９０Ａに出力される。

特に制限されないが、図５（Ａ）の実施例では、出力増幅回路７０１、７０２は、図２を参照して説明した構成とされる。図４を適用してもよい。

図６は、図５の回路において、Ｎデータ期間毎（Ｎは１以上の整数）に極性反転を行う場合（極性反転はデータ期間ＶＤ１とＶＤ（Ｎ＋１）の開始時に行われる）の各スイッチの制御を示す図である。データ期間ＶＤ１とＶＤ（Ｎ＋１）の開始時に、入力切替回路２００のスイッチ対ＳＷ３１、ＳＷ３３と、スイッチ対ＳＷ３２、ＳＷ３４のオン・オフが切り替えられる。

図６（Ａ）に示す例では、入力切替回路３００におけるＳＷ３１〜ＳＷ３４は、極性反転毎にオン／オフが切り替えられる。出力増幅回路７０１、７０２の第２出力段（Ｍ３、Ｍ４）は、極性反転に関係なく、各データ期間の開始直後の期間Ｔ１には、非活性状態に設定される。すなわち、ＶＤ１、ＶＤ２、・・・ＶＤ（Ｎ＋１）の各データ期間の期間Ｔ１に、スイッチＳＷ１３、ＳＷ１４がオンし、ＳＷ１０、ＳＷ１１、ＳＷ１２がオフし、出力増幅回路７０１、７０２の第２出力段（Ｍ３、Ｍ４）は非活性とされる。

図６（Ｂ）に示す例では、出力増幅回路７０１、７０２の第２出力段（Ｍ３、Ｍ４）は、極性反転後（極性信号ＰＯＬの遷移後）の最初のデータ期間（ＶＤ１、ＶＤ（Ｎ＋１））の期間Ｔ１で非活性とする。

同一極性が連続する場合（極性信号ＰＯＬが連続的にＨｉｇｈ又はＬｏｗ）におけるデータ期間の切替では、第２出力段（Ｍ３、Ｍ４）は、データ期間を通して、活性状態のままとされる。すなわち、ＰＯＬが前のデータ期間と同一の後続データ期間の期間Ｔ１では、期間Ｔ２と同様にスイッチＳＷ１３、ＳＷ１４はオフ、ＳＷ１０、ＳＷ１１、ＳＷ１２はオンに保たれる。このため、遷移ノイズがデータ線負荷９０Ａ、９０Ｂに伝達される可能性があるものの、第２出力段（Ｍ３、Ｍ４）によるデータ線負荷９０Ａ、９０Ｂの駆動の開始時点が速まるため、大画面（大容量負荷）駆動や駆動周波数を倍にして動画特性を向上させる１２０Ｈｚ駆動（１データ期間は１／２に短縮される）等に適す。すなわち、一つ前のデータ期間と駆動電圧の極性が同一のデータ期間では、データ線負荷９０Ａ、９０Ｂは、第１の期間から、活性状態の第２出力段（Ｍ３、Ｍ４）によって高速に駆動される。

＜実施例６＞
次に、本発明の第６の実施例を説明する。本実施例は、液晶駆動用の２出力増幅回路の構成（２出力間が異極性の場合の例）であり、各出力増幅回路へ入力される入力信号の極性を固定としている。図７は、本実施例の構成を示す図である。

図７（Ａ）を参照すると、本実施例では、前記第４の実施例の入力切替回路３００を削除し、出力増幅回路７０３、７０４には、正極信号Ｖｉｎ１、負極信号Ｖｉｎ２を直接入力する。入力信号の極性が固定であることから、出力切替回路４００−１〜４００−３を備え、２出力間の極性を替える。出力増幅回路７０３、７０４は、図２の構成とされる。

図７（Ｃ）を参照すると、出力切替回路４００−１は、
出力増幅回路７０３の第１出力段（Ｍ１Ａ、Ｍ２Ａ）の出力ノード２Ａ、及び、出力増幅回路７０４の第１出力段（Ｍ１Ｂ、Ｍ２Ｂ）の出力ノード２Ｂと、
出力増幅回路７０３の第２出力段（Ｍ３Ａ、Ｍ４Ａ）の出力ノード３Ａ、及び、出力増幅回路７０４の第２出力段（Ｍ３Ｂ、Ｍ３Ｂ）の出力ノード３Ｂと
の間の接続を、ストレート接続、又は交差接続に切替制御する。

より詳細には、出力切替回路４００−１は、ノード２Ａとノード３Ａ、３Ｂ間のスッチＳＷ４１、ＳＷ４２、ノード２Ｂとノード３Ａ、３Ｂ間のスイッチＳＷ４４、ＳＷ４３を備えている。スッチＳＷ４１、ＳＷ４３がオンのとき、ノード２Ａと３Ａ、ノード２Ｂと３Ｂが接続され（ストレート接続）、
スッチＳＷ４２、ＳＷ４４がオンのとき、ノード２Ａと３Ｂ、ノード２Ｂと３Ａが接続される（交差接続）。

図７（Ｂ）を参照すると、出力切替回路４００−２は、出力増幅回路７０３の差動段１００Ａの第１出力４Ａ、及び、出力増幅回路７０４の差動段１００Ａの第１出力４Ｂと、
出力増幅回路７０３の第２出力段（Ｍ３Ａ、Ｍ４Ａ）のＭ３Ａのゲート５Ａ、及び、出力増幅回路７０４の第２出力段（Ｍ３Ｂ、Ｍ３Ｂ）のＭ３Ｂのゲート５Ｂと
の間の接続を、ストレート接続、又は、交差接続に切替制御する。

より詳細には、出力切替回路４００−２は、ノード４Ａとノード５Ａ、５Ｂ間のスッチＳＷ５１、ＳＷ５２、ノード４Ｂとノード５Ａ、５Ｂ間のスイッチＳＷ５４、ＳＷ５３を備えている。スッチＳＷ５１、ＳＷ５３がオンのとき、ノード４Ａと５Ａ、ノード４Ｂと５Ｂが接続され（ストレート接続）、
スッチＳＷ５２、ＳＷ５４がオンのとき、ノード４Ａと５Ｂ、ノード４Ｂと５Ａが接続される（交差接続）。

図７（Ｄ）を参照すると、出力切替回路４００−３は、出力増幅回路７０３の差動段１００Ａの第２出力６Ａ、及び、出力増幅回路７０４の差動段１００Ｂの第２出力６Ｂと、
出力増幅回路７０３の第２出力段（Ｍ３Ａ、Ｍ４Ａ）のＭ４Ａのゲート７Ａ、出力増幅回路７０４の第２出力段（Ｍ３Ｂ、Ｍ４Ｂ）のＭ４Ｂのゲート７Ｂと
の間の接続を、ストレート接続、又は、交差接続に切替制御する。

より詳細には、出力切替回路４００−３は、ノード６Ａとノード７Ａ、７Ｂ間のスッチＳＷ６１、ＳＷ６２、ノード６Ｂとノード７Ａ、７Ｂ間のスイッチＳＷ６４、ＳＷ６３を備えている。スッチＳＷ６１、ＳＷ６３がオンのとき、ノード６Ａと７Ａ、ノード６Ｂと７Ｂが接続され（ストレート接続）、
スッチＳＷ６２、ＳＷ６４がオンのとき、ノード６Ａと７Ｂ、ノード６Ｂと７Ａが接続される（交差接続）。

出力切替回路４００−１、４００−２、４００−３がストレート接続のときは、出力増幅回路７０３の出力ノード３Ａに接続される負荷９０Ａは、正極信号Ｖｉｎ１を入力する出力増幅回路７０３によって駆動され、出力増幅回路７０４の出力ノード３Ｂに接続される負荷９０Ｂは、負極信号Ｖｉｎ２を入力する出力増幅回路７０４によって駆動される。

出力切替回路４００−１、４００−２、４００−３が交差接続のときは、出力増幅回路７０３の出力ノード３Ａに接続される負荷９０Ａは、負極信号Ｖｉｎ２を入力する出力増幅回路７０４の差動段１００Ｂの出力を受ける出力増幅回路７０３の第２出力段（Ｍ３Ａ、Ｍ４Ａ）によって駆動され、出力増幅回路７０４の出力３Ｂに接続される負荷９０Ｂは、正極信号Ｖｉｎ１を入力する出力増幅回路７０３の差動段１００Ａの出力を受ける出力増幅回路７０３の第２出力段（Ｍ３Ａ、Ｍ４Ａ）によって駆動される。

本実施例において、出力増幅回路７０３の差動段１００Ａ、出力増幅回路７０４の差動段１００Ｂは、それぞれがｎＭＯＳ差動対とｐＭＯＳ差動対の両方を備えた、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成としてもよい。また、出力増幅回路７０３の差動段１００Ａ、出力増幅回路７０４の差動段１００Ｂは、それぞれが片極性の差動対を備えた構成としてもよい。この場合、出力増幅回路７０３の差動段１００ＡはｎＭＯＳ差動対を備え、出力増幅回路７０４の差動段１００ＢはｐＭＯＳ差動対を備える。これにより、負荷９０Ａ、９０ＢをＲａｉｌ−ｔｏ−Ｒａｉｌ駆動（電源電圧範囲内のフルレンジ駆動）することができる。

図８は、図７において、Ｎデータ期間毎（Ｎは１以上の整数）に極性反転を行う場合（極性反転はＶＤ１、ＶＤ（Ｎ＋１）の開始時）の各スイッチの制御例を示す図である。図８（Ａ）に示す例では、図７の出力切替回路４００−１〜４００−３のスイッチＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ６１、ＳＷ６３は、極性信号ＰＯＬがＨｉｇｈのとき、各データ期間の開始直後の期間Ｔ１でオフ、期間Ｔ２でオン状態とされる（ストレート接続）。負荷９０Ａ、９０Ｂはそれぞれ期間Ｔ２において正極、負極信号Ｖｉｎ１、Ｖｉｎ２に基づき駆動される。

図７の出力切替回路４００−１〜４００−３のスイッチＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ６２、ＳＷ６４は、極性信号ＰＯＬがＨｉｇｈのとき、各データ期間の期間Ｔ１、期間Ｔ２ともオフ状態とされる。

図７の出力切替回路４００−１〜４００−３のスイッチＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ６２、ＳＷ６４は、極性信号ＰＯＬがＬｏｗのとき、各データ期間の期間Ｔ１でオフ、期間Ｔ２でオン状態とされる（交差接続）。負荷９０Ａ、９０Ｂは、それぞれ期間Ｔ２において、負極、正極信号Ｖｉｎ２、Ｖｉｎ１に基づき駆動される。

図７の出力切替回路４００−１〜４００−３のスイッチＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ６１、ＳＷ６３は、極性信号ＰＯＬがＬｏｗのとき、各データ期間の期間Ｔ１、期間Ｔ２ともオフ状態とされる。

出力増幅回路７０３、７０４のスイッチＳＷ１３Ａ、ＳＷ１４Ａ、ＳＷ１３Ｂ、ＳＷ１４Ｂは、図６（Ａ）と同様、各データ期間の期間Ｔ１でオン、期間Ｔ２でオフとされる。これにより、出力増幅回路の第２出力段は極性反転に関係なく、各データ期間の期間Ｔ１で非活性となる。

図８（Ｂ）に示す例では、図７の出力切替回路４００−１、４００−２、４００−３のスイッチＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ６１、ＳＷ６３は、極性信号ＰＯＬがＬｏｗからＨｉｇｈに切替った最初のデータ期間（ＶＤ１）の期間Ｔ１でオフ状態とされ、期間Ｔ２ではオン状態とされる。それ以外のＰＯＬがＨｉｇｈのデータ期間（ＶＤ２〜ＶＤＮ）では、出力切替回路４００−１〜４００−３のスイッチＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ６１、ＳＷ６３はオン状態とされる。

図７の出力切替回路４００−１、４００−２、４００−３のスイッチＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ６２、ＳＷ６４は、ＰＯＬがＨｉｇｈのデータ期間（ＶＤ１〜ＶＤＮ）では、期間Ｔ１、Ｔ２ともオフ状態とされる。

図７の出力切替回路４００−１、４００−２、４００−３のスイッチＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ６２、ＳＷ６４は、ＰＯＬがＨｉｇｈからＬｏｗに切替った最初のデータ期間（ＶＤ（Ｎ＋１））の期間Ｔ１でオフとされ、期間Ｔ２でオンとされる。それ以外のＰＯＬがＬｏｗのデータ期間では、出力切替回路４００−１、４００−２、４００−３のスイッチＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ６２、ＳＷ６４はオフとされる。

図７の出力切替回路４００−１、４００−２、４００−３のスイッチＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ６１、ＳＷ６３は、ＰＯＬがＬｏｗのデータ期間では、期間Ｔ１、Ｔ２ともオフ状態とされる。

出力増幅回路７０３のスイッチＳＷ１３Ａ、ＳＷ１４Ａ、出力増幅回路７０４のスイッチＳＷ１３Ｂ、ＳＷ１４Ｂは、極性反転後の最初のデータ期間(ＶＤ1、ＶＤ（Ｎ＋１）)の期間Ｔ１でオン、期間Ｔ２でオフとされ、それ以外のデータ期間ではオフ状態とされる。図８（Ｂ）では、図６（Ｂ）と同様に、一つ前のデータ期間と駆動電圧の極性が同一のデータ期間では、データ線負荷９０Ａ、９０Ｂは、第１の期間から、活性状態の第２出力段（Ｍ３、Ｍ４）によって高速に駆動される。このため大画面（大容量負荷）駆動や倍速（１２０Ｈｚ）駆動等に適す。

＜実施例７＞
図９は、図２（Ａ）の出力増幅回路、図５の出力増幅回路７０１、７０２、図７の出力増幅回路７０３、７０４の構成の一例を示す図である。本実施例は、Ｒａｉｌ−ｔｏＲａｉｌアンプ構成とし、差動段１００−１は折り返し型のカスコードカレントミラーと浮流電流源を備えている。差動段１００−１は特許文献４（特開平６−３２６５２９号公報）の図１の記載が参照される。

差動段１００−１は、ソースがＶＳＳに接続されゲートにバイアス電圧ＢＮ１を受けるｎＭＯＳトランジスタＭ１３（電流源）と、共通接続されたソースがｎＭＯＳトランジスタＭ１３のドレインに接続されたｎＭＯＳトランジスタＭ１１、Ｍ１２（ｎＭＯＳ差動対）と、
ソースがＶＤＤに接続されゲートにバイアス電圧ＢＰ１を受けるｐＭＯＳトランジスタＭ２３（電流源）と、共通接続されたソースがｐＭＯＳトランジスタＭ２３のドレインに接続されたｐＭＯＳトランジスタＭ２１、Ｍ２２（ｐＭＯＳ差動対）と、を備え、トランジスタＭ１１、Ｍ２１のゲートは入力端子１に共通接続され、トランジスタＭ１２、Ｍ２２のゲートは、第１出力段１１０の出力ノード２に共通接続されている。

ソースが電源ＶＤＤに接続され、ゲートが共通接続されたｐＭＯＳトランジスタＭ１４、Ｍ１５と、ソースがｐＭＯＳトランジスタＭ１４、Ｍ１５のドレインにそれぞれ接続され、ゲートが共通接続されバイアス電圧ＢＰ２を受けるｐＭＯＳトランジスタＭ１６、Ｍ１７と、を備え、トランジスタＭ１７のドレインはトランジスタＭ１４、Ｍ１５の共通ゲートに接続されており、ｎＭＯＳ差動対トランジスタＭ１１、Ｍ１２のドレインはｐＭＯＳトランジスタＭ１５、Ｍ１４のドレインにそれぞれ接続されている。ｐＭＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６、Ｍ１７は第１のカスコードカレントミラーを構成する。

ソースが電源端子ＶＳＳに接続され、ゲートが共通接続されたｎＭＯＳトランジスタＭ２４、Ｍ２５と、ソースがｎＭＯＳトランジスタＭ２４、Ｍ２５のドレインにそれぞれ接続され、ゲートが共通接続されバイアス電圧ＢＰ２を受けるｎＭＯＳトランジスタＭ２６、Ｍ２７と、を備え、トランジスタＭ２７のドレインはトランジスタＭ２４、Ｍ２５の共通ゲートに接続されており、ｐＭＯＳ差動対トランジスタＭ２１、Ｍ２２のドレインはｎＭＯＳトランジスＭ２４、Ｍ２５のドレインにそれぞれ接続されている。ｎＭＯＳトランジスタＭ２４、Ｍ２５、Ｍ２６、Ｍ２７は第２のカスコードカレントミラーを構成する。

ｐＭＯＳトランジスタＭ１７のドレインとｎＭＯＳトランジスタＭ２７のドレイン間に接続されゲートにバイアス電圧ＢＰ３、ＢＮ３をそれぞれ受けるｐＭＯＳトランジスタＭ３１、ｎＭＯＳトランジスタＭ３２（フローティング電流源）と、
ｐＭＯＳトランジスタＭ１６のドレインとｎＭＯＳトランジスタＭ２６のドレイン間に接続されゲートにバイアス電圧ＢＰ４、ＢＮ４をそれぞれ受けるｐＭＯＳトランジスタＭ３３、ｎＭＯＳトランジスタＭ３４（フローティング電流源）と、を備えている。

ｐＭＯＳトランジスタＭ１６のドレインを差動段１００−１の第１出力ノード４とし、ｎＭＯＳトランジスタＭ２６のドレインを差動段１００−１の第２出力ノード６とする。差動段１００−１は、第１及び第２出力４、６が、入力電圧Ｖｉｎの電圧変化時に、それぞれ入力電圧Ｖｉｎの電圧変化と逆方向へ作用する。

第１出力段１１０は、ｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２からなる。第２出力段１２０は、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４からなる。第１出力段１１０の出力ノード２とｐＭＯＳトランジスタＭ１６のソース（ｎＭＯＳ差動対の出力でもある）、ｎＭＯＳトランジスタＭ２６のソース（ｐＭＯＳ差動対の出力でもある）間にはそれぞれ容量（位相補償容量）Ｃ１、Ｃ２が接続されている。容量Ｃ１、Ｃ２は、第１出力段１１０及び第２出力段１２０のそれぞれに対して位相補償作用を行う。

第１出力段１１０の出力ノード２と第１出力段１２０の出力ノード３間のスイッチＳＷ１０はＣＭＯＳトランスファゲートで構成され、ｎＭＯＳトランジスタのゲートには制御信号Ｓ１が入力され、ｐＭＯＳトランジスタには制御信号Ｓ１の相補信号Ｓ１Ｂが入力され、Ｓ１がＨｉｇｈのときオンする。信号Ｓ１、Ｓ１Ｂは、制御信号発生回路５００で生成され、スイッチＳＷ１０〜ＳＷ１４を制御する制御信号である。

差動段１００−１の第１出力４と第２出力段１２０のトランジスタＭ３のゲート５間のスイッチＳＷ１１はｐＭＯＳトランジスタで構成され、ゲートには制御信号Ｓ１Ｂが接続されている。

差動段１００−１の第２出力６と第２出力段１２０のトランジスタＭ４のゲート７間のスイッチＳＷ１２はｎＭＯＳトランジスタで構成され、ゲートには制御信号Ｓ１が接続されている。

図９における、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４のオン・オフ制御は、図２（Ａ）の出力増幅回路に対応する図２（Ｂ）、図５の出力増幅回路７０１、７０２に対応する図６（Ａ）、（Ｂ）、図７の出力増幅回路７０３、７０４に対応する図８（Ａ）、（Ｂ）に示したとおりであるため、説明は省略する。

＜実施例８＞
図１０は、本発明の第８の実施例の構成を示す図である。図１０には、図２（Ａ）の出力増幅回路、図５の出力増幅回路７０１、７０２、図７の出力増幅回路７０３、７０４の構成例が示されており、Ｒａｉｌ−ｔｏ−Ｒａｉｌアンプ構成としたものである。差動段１００−２については、特許文献５（特開２００５−１２４１２０号公報）の図１（Ａ）とその説明が参照される。

図１０を参照すると、差動段１００−２は、ソースがＶＳＳに接続されゲートにバイアス電圧ＢＮ１を受けるｎＭＯＳトランジスタＭ１３（電流源）と、共通接続されたソースがｎＭＯＳトランジスタＭ１３のドレインに接続されたｎＭＯＳトランジスタＭ１１、Ｍ１２（ｎＭＯＳ差動対）と、ソースが電源ＶＤＤに接続され、ゲートが共通接続され、ドレインがｎＭＯＳトランジスタＭ１２、Ｍ１１のドレインに接続されたｐＭＯＳトランジスタＭ１４、Ｍ１５（負荷回路）と、を備え、ｐＭＯＳトランジスタＭ１４のドレインとゲートは接続されている。ｐＭＯＳトランジスタＭ１４、Ｍ１５は、カレントミラーを構成し、能動負荷回路をなしている。この差動増幅器は「Ｎ受け差動増幅器」ともいう。

ソースがＶＤＤに接続されゲートにバイアス電圧ＢＰ１を受けるｐＭＯＳトランジスタＭ２３（電流源）と、共通接続されたソースがｐＭＯＳトランジスタＭ２３のドレインに接続されたｐＭＯＳトランジスタＭ２１、Ｍ２２（ｐＭＯＳ差動対）と、ソースが電源端子ＶＳＳに接続され、ゲートが共通接続され、ドレインがｐＭＯＳトランジスタＭ２２、Ｍ２１のドレインに接続されたｎＭＯＳトランジスタＭ２４、Ｍ２５（負荷回路）と、を備え、ｎＭＯＳトランジスタＭ２４のドレインとゲートは接続されている。ｎＭＯＳトランジスタＭ２４、Ｍ２５は、カレントミラーを構成し、能動負荷回路をなしている。この差動増幅器は「Ｐ受け差動増幅器」ともいう。

トランジスタＭ１１、Ｍ２１のゲートは入力端子１に共通接続され、トランジスタＭ１２、Ｍ２２のゲートは、第１出力段１１０の出力ノード２に共通接続されている。

さらに、ソースが電源ＶＤＤに接続され、ドレインがｐＭＯＳトランジスタＭ１５のドレイン（ｎＭＯＳ差動対の出力）に接続され、ゲートにバイアス電圧ＢＰ２を受けるたｐＭＯＳトランジスタＭ４１と、ソースが電源ＶＳＳに接続され、ドレインゲートがｎＭＯＳトランジスタＭ２５のドレイン（ｐＭＯＳ差動対の出力）に接続され、ゲートにバイアス電圧ＢＮ２を受けるｎＭＯＳトランジスタＭ４２と、ｐＭＯＳトランジスタＭ４１のドレインとｎＭＯＳトランジスタＭ４２のドレイン間に接続されゲートにバイアス電圧ＢＰ３、ＢＮ３をそれぞれ受けるｐＭＯＳトランジスタＭ４３、ｎＭＯＳトランジスタＭＮ４４（フローティング電流源）と、を備えている。回路（Ｍ４１〜Ｍ４４）を備えた出力回路をＡＢ級出力回路という。

ｐＭＯＳトランジスタＭ４１のドレインを差動段１００−２の第１出力ノード４とし、ｎＭＯＳトランジスタＭ４２のドレインを差動段１００−２の第２出力ノード６とする。差動段１００−２の第１及び第２出力ノード４、６は、それぞれｎＭＯＳ差動対（Ｍ１１、Ｍ１２）の出力及びｐＭＯＳ差動対（Ｍ２１、Ｍ２２）の出力でもある。また差動段１００−２は、第１及び第２出力４、６が、入力電圧Ｖｉｎの電圧変化時に、それぞれ入力電圧Ｖｉｎの電圧変化と逆方向へ作用する。

第１出力段１１０は、ｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２からなる。第２出力段１２０は、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４からなる。第１出力段１１０の出力ノード２と差動段１００−２の第１及び第２出力４、６間には、それぞれ容量Ｃ３、Ｃ４が接続されている。容量Ｃ３、Ｃ４は、第１出力段１１０及び第２出力段１２０のそれぞれに対して位相補償作用を行う。

第１出力段１１０の出力２と第１出力段１２０の出力３間のスイッチＳＷ１０はＣＭＯＳトランスファゲートで構成され、ｎＭＯＳトランジスタのゲートには制御信号Ｓ１が入力され、ｐＭＯＳトランジスタには制御信号Ｓ１の相補信号Ｓ１Ｂが入力され、Ｓ１がＨｉｇｈのときオンする。信号Ｓ１、Ｓ１Ｂは、制御信号発生回路５００で生成され、スイッチＳＷ１０〜ＳＷ１４を制御する制御信号である。

差動段１００−２の第１出力４と第２出力段１２０の差動段のトランジスタＭ３のゲート５間のスイッチＳＷ１１はｐＭＯＳトランジスタで構成され、ゲートには制御信号Ｓ１Ｂが接続されている。

差動段１００−１の第２出力６と第２出力段１２０のトランジスタＭ４のゲート７間のスイッチＳＷ１２はｎＭＯＳトランジスタで構成され、ゲートには制御信号Ｓ１が接続されている。

図１０において、スイッチＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４のオン・オフ制御は、図２（Ａ）の出力増幅回路に対応する図２（Ｂ）、図５の出力増幅回路７０１、７０２に対応する図６（Ａ）、（Ｂ）、図７の出力増幅回路７０３、７０４に対応する図８（Ａ）、（Ｂ）に示したものと同様であるため、説明は省略する。

図９及び図１０の本実施例（実施例７及び８）によれば、入力信号電圧ＶｉｎがＶＳＳからＶｇｓ１（Ｍ１１又はＭ１２のゲート・ソース間電圧）＋Ｖｄｓ１（電流源トランジスタＭ１３の飽和領域でのドレイン・ソース間電圧）の間のＶＳＳ側の第１の電圧範囲では、ｐＭＯＳトランジスタＭ２１、Ｍ２２の差動対が動作し、入力信号電圧ＶｉｎがＶＤＤ−Ｖｇｓ２（Ｍ２１又はＭ２２のゲート・ソース間電圧）＋Ｖｄｓ２（電流源トランジスタＭ２３の飽和領域でのドレイン・ソース間電圧）の間のＶＤＤ側の第２の電圧範囲では、ｎＭＯＳトランジスタＭ１、Ｍ１２の差動対が動作し、第１、第２の電圧範囲の間では、ｎＭＯＳトランジスタＭ１、Ｍ１２の差動対、ｐＭＯＳトランジスタＭ２１、Ｍ２２の差動対が動作し、電源端子ＶＤＤから接地端子ＶＳＳの間の入力電圧に対応可能としている。

＜実施例９＞
図１１は、本発明の第９の実施例の構成を示す図である。図１１には、図７の出力増幅回路７０３の構成例が示されている。図１１を参照すると、本実施例の差動段１００−３においては、図１０におけるｐＭＯＳ差動対（Ｍ２１、Ｍ２２）と電流源（Ｍ２３）と負荷（Ｍ２４、Ｍ２５）と容量Ｃ４が削除され、片極性の構成とされる。すなわち、差動段１００−３は、ｎＭＯＳ電流源Ｍ１３、ｎＭＯＳ差動対（Ｍ１１、Ｍ１２）、ｐＭＯＳ負荷回路（Ｍ１４、Ｍ１５）を備え、電源端子ＶＤＤと差動対の出力４Ａの間に接続され所定の電圧ＢＰ２でバイアスされるｐＭＯＳトランジスタＭ４１と、ｎＭＯＳ差動対の出力４Ａに一端が接続される浮遊電流源（Ｍ４３、Ｍ４４）と、浮遊電流源（Ｍ４３、Ｍ４４の他端と電源端子ＶＳＳ間に接続され所定の電圧ＢＮ２でバイアスされるｎＭＯＳトランジスタＭ４２と、を備え、浮遊電流源（Ｍ４３、Ｍ４４）の一端と他端がそれぞれ差動段１００−３の第１出力（４Ａ）及び第２出力（６Ａ）とされる。また、第１出力段１１０の出力ノード２Ａと差動段１００−３の第１出力４Ａ間には、容量Ｃ３が接続されている。

第１出力段１１０は、ｐＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２からなる。第２出力段１２０は、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４からなる。第２出力段１２０のトランジスタＭ４のゲート７Ａと電源ＶＳＳ間のスイッチＳＷ１４はｎＭＯＳトランジスタで構成され、ゲートには、制御信号Ｓ２が接続される。トランジスタＭ３のゲート５Ａと電源ＶＤＤ間のスイッチＳＷ１３は、ｐＭＯＳトランジスタで構成され、ゲートには、制御信号Ｓ２の相補信号Ｓ２Ｂが接続されている。信号Ｓ２、Ｓ２Ｂは、制御信号発生回路５００で生成される。

図１１において、第１出力段１１０の出力ノード２Ａ、差動段１００−３の第１出力４Ａ及び第２出力６Ａ、は、図７に示したように、第１乃至第３の切替回路４００−１〜４００−３により、出力増幅回路７０３の第２出力段の出力ノード３Ａ、第２出力段のトランジスタＭ３Ａ、Ｍ４Ａのゲート５Ａ、７Ａとストレート接続されるか、又は、出力増幅回路７０４の第２出力段の出力ノード２Ｂ、第２出力段のトランジスタＭ３Ｂ、Ｍ４Ｂのゲート５Ｂ、７Ｂと交差接続される。第１乃至第３の切替回路４００−１〜４００−３も制御信号発生回路５００で生成された制御信号（Ｓ２、Ｓ２Ｂとは別の制御信号）により制御される。

図７の構成において、Ｒａｉｌ−ｔｏ−Ｒａｉｌ駆動する場合は、出力増幅回路７０３として、図１１の構成を用いる。図７の出力増幅回路７０４として、図１１のｎＭＯＳ差動段をｐＭＯＳ差動段とする。すなわち、出力増幅回路７０４として、図１０におけるｎＭＯＳ差動段（Ｍ１１、Ｍ１２）と電流源（Ｍ（１３）と負荷回路（Ｍ１４、Ｍ１５）と容量Ｃ３１が削除される。

＜実施例１０＞
図１２は、本発明の第１０の実施例の構成を示す図である。図１２には、片極性の差動対、充電素子及び放電素子が同一導電型トランジスタで構成された第１出力段１１０及び第２出力段１２０を備えた出力増幅回路が示されている。図１２の本実施例は、図７の出力増幅回路７０３の構成例で、図１１とは別の例である。

図１２を参照すると、差動段１００−４は、ｎＭＯＳ電流源Ｍ１３、ｎＭＯＳ差動対（Ｍ１１、Ｍ１２）、ｐＭＯＳ負荷回路（Ｍ１４、Ｍ１５）を備え、ソースが電源端子ＶＤＤに接続され、ゲートがｎＭＯＳ差動対の出力４Ａに接続されるｐＭＯＳトランジスタＭ５１と、ｐＭＯＳトランジスタＭ５１のドレインと電源端子ＶＳＳ間に接続され所定の電圧ＢＮ５でバイアスされるｎＭＯＳトランジスタＭ５２と、を備え、ｎＭＯＳ差動対の出力４Ａ及びトランジスタＭ５１、Ｍ５２の接続点がそれぞれ差動段１００−４の第１出力（４Ａ）及び第２出力（６Ａ）とされる。差動段１００−４は、第１出力４Ａが、入力電圧Ｖｉｎの電圧変化時に、入力電圧Ｖｉｎの電圧変化と逆方向へ作用し、差動段１００−４の第２出力６Ａが、入力電圧Ｖｉｎの電圧変化と同一方向へ作用する。また第１出力段１１０の出力ノード２Ａと差動段１００−４の第１出力４Ａ間には、容量Ｃ５が接続されている。

第１出力段１１０は、ｐＭＯＳトランジスタＭ１１Ａ、Ｍ１２Ａからなる。第２出力段１２０は、ｐＭＯＳトランジスタＭ１３Ａ、Ｍ１４Ａからなる。

第２出力段１２０のトランジスタＭ１３Ａのゲート５Ａと電源ＶＤＤ間にスイッチＳＷ１３Ａが接続され、トランジスタＭ１４Ａのゲート７Ａと第２出力段１２０の出力ノード３Ａ間にスイッチＳＷ１４ＣＡが接続され、それぞれｐＭＯＳトランジスタで構成され、ゲートにはそれぞれ制御信号Ｓ２Ｂが接続される。信号Ｓ２Ｂは、制御信号発生回路５００で生成される。

図１２において、第１出力段１１０の出力ノード２Ａ、差動段１００−４の第１出力４Ａ及び第２出力６Ａは、図７に示したように、第１乃至第３の切替回路４００−１〜４００−３により、出力増幅回路７０３の第２出力段の出力ノード３Ａ、第２出力段のトランジスタＭ１３Ａ、Ｍ１４Ａのゲート５Ａ、７Ａとストレート接続されるか、又は、出力増幅回路７０４の第２出力段の出力ノード２Ｂ、第２出力段のトランジスタＭ１３Ｂ、Ｍ１４Ｂのゲート５Ｂ、７Ｂと交差接続される。

第１乃至第３の切替回路４００−１〜４００−３も制御信号発生回路５００で生成された制御信号（Ｓ２Ｂとは別の制御信号）により制御される。

図７の構成において、Ｒａｉｌ−ｔｏ−Ｒａｉｌ駆動する場合、出力増幅回路７０３として、図１２の構成を用いる。図７の出力増幅回路７０４として、図１２のｎＭＯＳ差動段をｐＭＯＳ差動段とする。すなわち、図１２の構成の出力増幅回路７０３を逆導電型のトランジスタで構成した出力増幅回路７０４を用いる。

図１１及び図１２の実施例（実施例９及び１０）によれば、差動段１００がｎＭＯＳ差動段であるため、出力増幅回路は、入力信号電圧ＶｉｎがＶＳＳからＶｇｓ１（Ｍ１１又はＭ１２のゲート・ソース間電圧）＋Ｖｄｓ１（電流源トランジスタＭ１３の飽和領域でのドレイン・ソース間電圧）の間の第１の電圧範囲では正常動作できない。しかし、差動段１００がｐＭＯＳ差動段の出力増幅回路と組み合わせ、それぞれ図７の出力増幅回路７０３、７０４として駆動することにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ駆動が可能になる。

＜実施例１１＞
図１３は、前記した出力増幅回路を備えたデータドライバの構成を示す図であり、データドライバの要部をブロックにて示したものである。

図１３を参照すると、このデータドライバは、ラッチアドレスセレクタ８０１と、ラッチ８０２と、レベルシフタ８０３と、参照電圧発生回路８０４と、正極デコーダ８０７、負極デコーダ８０８と、正極デコーダ８０７からの正極信号と負極デコーダ８０８からの負極信号を入力する出力回路８０９と、制御信号発生回路５００と、出力回路８０９で駆動される負荷（データ線）９０Ａ、９０Ｂを備えている。出力回路８０９は、図５を参照して説明した入力切替回路３００と出力増幅回路７０１、７０２、又は、図７を参照して説明した出力増幅回路７０３、７０４を備えている。

ラッチアドレスセレクタ８０１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８０２は、ラッチアドレスセレクタ８０１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、信号ＬＳＴＢのタイミングに応じて一斉にレベルシフタ８０３を介してデコーダ（正極デコーダ、負極デコーダ）にデータを出力する。ラッチアドレスセレクタ８０１及びラッチ８０２はロジック回路であり、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。

参照電圧発生回路８０４は、正極参照電圧発生回路８０５及び負極参照電圧発生回路８０６を備える。正極デコーダ８０７は、正極参照電圧発生回路８０５の参照電圧が供給され、入力されたデータに対応した参照電圧を選択して、正極参照電圧（図５又は図７のＶｉｎ１）として出力する。負極デコーダ８０８は、負極参照電圧発生回路８０６の参照電圧が供給され、入力されたデータに対応した参照電圧を選択して、負極参照電圧（図５又は図７のＶｉｎ２）として出力する。出力回路８０９の各出力増幅回路（図５の７０１、７０２、又は図７の７０３、７０４）は、正極デコーダ８０７及び負極デコーダ８０８からそれぞれ出力された参照電圧を入力し、演算増幅して出力電圧を供給する。出力回路８０９は、図５又は図７を参照して説明したように、出力増幅回路７０１、７０２、又は、出力増幅回路７０３、７０４を備え、正極デコーダ８０７、負極デコーダ８０８からの正極信号電圧、負極信号電圧に応じた出力信号を負荷９０Ａ、負荷９０Ｂにストレート出力するか、正極デコーダ８０７、負極デコーダ８０８からの正極信号電圧、負極信号電圧に応じた出力信号を負荷９０Ｂ、負荷９０Ａに交差出力する。

制御信号発生回路５００は、複数の出力回路８０９に共通に設けられ、信号ＨＳＴＢのタイミングに応じた複数の制御信号を発生する。制御信号発生回路５００からの複数の制御信号により、図５の出力増幅回路７０１、７０２と入力切替回路３００、又は、図７の出力増幅回路７０３、７０４における接続形態の切替を行う。なお信号ＨＳＴＢは、通常ラッチ８０２に入力される信号ＬＳＴＢに対応している。

図１３のデータドライバにおいては、出力増幅回路８０９と負荷（データ線）の間に出力スイッチが設けられていず、大容量データ線負荷に対しても高速駆動及び消費電力や発熱の削減を実現することができる。

＜実施例１２＞
図１９は、本発明の第１２の実施例の構成を示す図である。本実施例は、図４（Ａ）、（Ｂ）の第４の実施例と同様の作用を実現する出力増幅回路である。図４（Ａ）、（Ｂ）によれば、期間Ｔ１において、第１出力段１１０は、位相補償容量などの内部素子を入力電圧Ｖｉｎに応じた状態に駆動するサブアンプとして作用し、第２出力段１２０は非活性とされる。期間Ｔ２において、第２出力段１２０が、実質的に負荷を駆動するメインアンプとして作用し、第１出力段１１０は、非活性とされる。

本実施例において、図１９（Ａ）の出力増幅回路は、図１（Ａ）の第１出力段１１０の出力ノード２と第２出力段１２０の出力ノード３間のスイッチＳＷ１０が削除され、差動段１００の反転入力（２０）と、第１出力段１１０の出力ノード２、及び、第２出力段１２０の出力ノード３間に、スイッチＳＷ１０−１、ＳＷ１０−２がそれぞれ挿入された構成とされる。

図１９（Ｂ）より、スイッチＳＷ１０−２は、図１のスイッチＳＷ１０と同様のオン、オフ制御がなされ、スイッチＳＷ１０−１は、スイッチＳＷ１０−２と逆のオン、オフ制御がなされる。すなわち、期間Ｔ１において、第１出力段１１０の出力ノード２は、差動段１００の反転入力（２０）にフィードバック接続され、第１出力段１１０は、位相補償容量などの内部素子を入力電圧Ｖｉｎに応じた状態に駆動するサブアンプとして作用する。このとき、第２出力段１２０は非活性とされる。期間Ｔ２において、第２出力段１２０の出力ノード３は、差動段１００の反転入力（２０）にフィードバック接続され、第２出力段１２０が、実質的に負荷を駆動するメインアンプとして作用する。このとき、第１出力段１１０の出力ノード２は、差動段１００の反転入力（２０）から切断され、負荷９０の駆動に寄与せず、第１出力段１１０は、実質的に、非活性と同様となる。

なお、スイッチＳＷ１０からスイッチＳＷ１０−１、ＳＷ１０−２への変更は、本発明の出力増幅回路の全てに適用可能することでき、図４（Ａ）、（Ｂ）と同様の効果が実現できる。また、このとき位相補償容量は、第１及び第２出力段１１０、１２０の両方に対して位相補償作用が行われるような接続とされる。具体的には、例えば図９及び図１０の場合、差動対の反転入力（トランジスタＭ１２、Ｍ２２の共通ゲート）と第１出力段１１０の出力ノード２間にスイッチＳＷ１０−１を挿入し、容量（Ｃ１、Ｃ２、Ｃ３、Ｃ４）の第１端子は、出力ノード２から差動対の反転入力側へ接続を変更する。

なお、上記の特許文献１乃至５の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

（Ａ）、（Ｂ）は本発明の第１の実施例の構成と制御をそれぞれ示す図である。 （Ａ）、（Ｂ）は本発明の第２の実施例の構成と制御をそれぞれ示す図である。 （Ａ）、（Ｂ）は本発明の第３の実施例の構成と制御をそれぞれ示す図である。 （Ａ）、（Ｂ）は本発明の第４の実施例の構成と制御をそれぞれ示す図である。 本発明の第５の実施例の構成と制御をそれぞれ示す図である。 （Ａ）、（Ｂ）は本発明の第５の実施例の制御をそれぞれ示す図である。 本発明の第６の実施例の構成と制御をそれぞれ示す図である。 （Ａ）、（Ｂ）は本発明の第６の実施例の制御をそれぞれ示す図である。 本発明の第７の実施例の構成を示す図である。 本発明の第８の実施例の構成を示す図である。 本発明の第９の実施例の構成を示す図である。 本発明の第１０の実施例の構成を示す図である。 本発明の第１１の実施例の構成を示す図である。 液晶表示部の構成を模式的に示す図である。 関連技術の構成（出力スイッチ有）を示す図である。 関連技術の構成（出力スイッチ無）を示す図である。 （Ａ）、（Ｂ）は図１６の詳細構成と動作波形を示す図である。 関連技術のオフセットキャンセルアンプの構成を示す図である。 （Ａ）、（Ｂ）は本発明の第１２の実施例の構成と制御をそれぞれ示す図である。

符号の説明

１ 入力端子
２、２Ａ、２Ｂ 出力（第１出力段の出力ノード）
３、３Ａ、３Ｂ 出力（第２出力段の出力ノード）
４ 差動段の第１出力
５、７ ノード
６ 差動段の第２出力
１０Ａ 入力端子（正極信号入力端子）
１０Ｂ 入力端子（負極信号入力端子）
２１〜２４、３１〜３４ トランジスタ
２５、３５ 定電流源
４１〜４６ スイッチ
５１〜５６ スイッチ
６１、６２ ７１、７２、８１、８２、９１、９２ トランジスタ
１００、１００−１、１００−２ 差動段
１１０ 第１出力段
１２０ 第２出力段
２０２、２０３ 差動部
２０４、２０５ 切換部
２０６、２０７、２０８、２０９ 出力部、
２１０、２１１ 表示出力端子
２１２ 制御回路
２１３ バイアス電圧生成部
３００ 入力切替回路
５００ 制御信号発生回路
５１０、５２０ スイッチ部
７０１、７０２、７０３、７０４ 出力増幅回路
８０１ ラッチアドレスセレクタ
８０２ ラッチ
８０３ レベルシフタ
８０４ 参照電圧発生回路
８０５ 正極参照電圧発生回路
８０６ 負極参照電圧発生回路
８０７ 正極デコーダ
８０８ 負極デコーダ
８０９ 出力回路
９０、９０Ａ、９０Ｂ 負荷（データ線）
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 液晶容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ

Claims (31)

1. 差動段と、
   前記差動段の出力を受ける第１出力段と、
   駆動対象の負荷に出力が接続された第２出力段と、
   接続制御回路と、
   を備え、
   前記差動段は、その入力対のうちの第１入力に入力信号を受け、
   前記接続制御回路は、
   前記差動段の出力と前記第２出力段の入力間を非導通状態とし、且つ、前記第１出力段の出力と前記第２出力段の出力間を非導通状態とし、且つ、前記第１出力段の出力と前記差動段の入力対の第２入力間を導通状態としてなる第１接続形態と、
   前記差動段の出力と前記第２出力段の入力間を導通状態とし、且つ、前記第１出力段と前記第２出力段のうち少なくとも前記第２出力段の出力と前記差動段の入力対の第２入力間を導通状態としてなる第２接続形態と、
   を切替える、ことを特徴とする出力増幅回路。
2. 前記接続制御回路は、
   前記第１接続形態において、前記第２出力段を非活性状態とし、
   前記第２接続形態において、前記第２出力段を活性状態とする、ことを特徴とする請求項１記載の出力増幅回路。
3. 前記入力信号を受け前記負荷を駆動する一データ期間が、
   前記一データ期間の開始時点からの第１期間と、
   前記第１期間の後の第２期間と、
   を含み、
   前記第１期間には、前記第１接続形態とされ、
   前記第２期間には、前記第２接続形態とされる、ことを特徴とする請求項１又は２に記載の出力増幅回路。
4. 前記第１接続形態において、
   前記差動段の入力対の前記第２入力は前記第１出力段の出力に接続され、
   前記第２接続形態において、
   前記第１出力段の出力と前記第２出力段の出力間が導通状態とされ、前記第１出力段の出力と前記第２出力段の出力は、前記差動段の入力対の前記第２入力に共通接続される、ことを特徴とする請求項１乃至３のいずれか１項に記載の出力増幅回路。
5. 前記第１接続形態において、
   前記差動段の入力対の前記第２入力と前記第１出力段の出力間が導通状態とされ、前記差動段の入力対の前記第２入力と前記第２出力段の出力間は非導通状態とされ、
   前記第２接続形態において、
   前記差動段の入力対の前記第２入力と前記第２出力段の出力間が導通状態とされ、前記差動段の入力対の前記第２入力と前記第１出力段の出力間は非導通状態とされる、ことを特徴とする請求項１乃至３のいずれか１項に記載の出力増幅回路。
6. 前記接続制御回路は、
   前記差動段の第１及び第２出力と、前記第２出力段の第１及び第２入力との間にそれぞれ接続された第１及び第２のスイッチと、
   前記第１出力段の出力と前記第２出力段の出力との間に接続された第３のスイッチと、
   を備えている、ことを特徴とする請求項１乃至４のいずれか１項に記載の出力増幅回路。
7. 前記第１接続形態では、前記第１乃至第３のスイッチはともにオフ状態とされ、
   前記第２接続形態では、前記第１乃至第３のスイッチはともにオン状態とされる、ことを特徴とする請求項６記載の出力増幅回路。
8. 前記接続制御回路は、
   前記差動段の第１及び第２出力と前記第２出力段の第１及び第２入力との間にそれぞれ接続された第１及び第２のスイッチと、
   前記第１出力段の出力と前記差動段の入力対の前記第２入力との間に接続された第３のスイッチと、
   前記第２出力段の出力と前記差動段の入力対の前記第２入力との間に接続された第４のスイッチと、
   を備えている、ことを特徴とする請求項５記載の出力増幅回路。
9. 前記第１接続形態では、前記第１、第２、第４のスイッチはともにオフ状態とされ、前記第３のスイッチはオン状態とされ、
   前記第２接続形態では、前記第１、第２、第４のスイッチはともにオン状態とされ、前記第３のスイッチはオフ状態とされる、ことを特徴とする請求項８記載の出力増幅回路。
10. 前記第１出力段が、
    第１電源電位を与える第１電源端子と、第２電源電位を与える第２電源端子の間に直列に接続された第１及び第２のトランジスタを備え、
    前記第１及び第２のトランジスタの制御端子は、前記第１出力段の第１及び第２入力をなし、前記差動段の第１及び第２出力にそれぞれ接続され、
    前記第２出力段が、
    前記第１電源端子と前記第２電源端子間に直列に接続された第３及び第４のトランジスタを備え、
    前記第３及び第４のトランジスタの制御端子は、前記第２出力段の第１及び第２入力をなし、
    前記第１及び第２のトランジスタの接続点は前記第１出力段の出力ノードをなし、
    前記第３及び第４のトランジスタの接続点は前記第２出力段の出力ノードをなし、
    前記接続制御回路は、
    前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子との間に接続された第１のスイッチと、
    前記第２のトランジスタの制御端子と前記第４のトランジスタの制御端子との間に接続された第２のスイッチと、
    前記第１出力段の出力ノードと前記第２出力段の出力ノード間に接続された第３のスイッチと、
    前記第１及び第２電源端子のうち前記第３のトランジスタの制御端子に電圧を印加することで前記第３のトランジスタをオフ状態にする電源端子と、前記第３のトランジスタの制御端子との間に接続された第４のスイッチと、
    前記第１及び第２電源端子のうち前記第４のトランジスタの制御端子に電圧を印加することで前記第４のトランジスタをオフ状態にする電源端子と、前記第４のトランジスタの制御端子との間に接続された第５のスイッチと、
    を備えている、ことを特徴とする請求項１乃至４のいずれか１項に記載の出力増幅回路。
11. 前記第１出力段が、
    第１電源電位を与える第１電源端子と、第２電源電位を与える第２電源端子の間に直列に接続された第１及び第２のトランジスタを備え、
    前記第１及び第２のトランジスタの制御端子は、前記第１出力段の第１及び第２入力をなし、前記差動段の第１及び第２出力にそれぞれ接続され、
    前記第２出力段が、
    前記第１電源端子と前記第２電源端子間に直列に接続された第３及び第４のトランジスタを備え、
    前記第３及び第４のトランジスタの制御端子は、前記第２出力段の第１及び第２入力をなし、
    前記第１及び第２のトランジスタの接続点は前記第１出力段の出力ノードをなし、
    前記第３及び第４のトランジスタの接続点は前記第２出力段の出力ノードをなし、
    前記接続制御回路は、
    前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子との間に接続された第１のスイッチと
    前記第２のトランジスタの制御端子と前記第４のトランジスタの制御端子との間に接続された第２のスイッチと、
    前記第１出力段の出力ノードと前記第２出力段の出力ノード間に接続された第３のスイッチと、
    前記第１及び第２電源端子のうち前記第３のトランジスタの制御端子に電圧を印加することで前記第３のトランジスタをオフ状態にする電源端子と、前記第３のトランジスタの制御端子との間に接続された第４のスイッチと、
    前記第４のトランジスタの前記第２出力段の出力ノードに接続する第１端子と、前記第４のトランジスタの制御端子間に接続された第５のスイッチと、
    を備えている、ことを特徴とする請求項１乃至４のいずれか１項に記載の出力増幅回路。
12. 前記第１接続形態では、前記第１乃至第３のスイッチはともにオフ状態とされ、且つ、前記第４及び第５のスイッチはともにオン状態とされ、
    前記第２接続形態では、前記第１乃至第３のスイッチはともにオン状態とされ、且つ、前記第４及び第５のスイッチはともにオフ状態とされる、ことを特徴とする請求項１０又は１１記載の出力増幅回路。
13. 前記第１出力段の前記第１及び第２のトランジスタのディメンジョンは、前記第２出力段の前記第３及び第４のトランジスタのディメンジョン以下とされる、ことを特徴とする請求項１０又は１１記載の出力増幅回路。
14. 前記接続制御回路は、前記第２接続形態において、前記第１出力段を非活性状態とする、ことを特徴とする請求項１乃至１３のいずれか１項に記載の出力増幅回路。
15. 前記接続制御回路は、
    前記第１のトランジスタの制御端子と、前記差動段の第１出力の間に接続された第６のスイッチと、
    前記第１及び第２電源端子のうち前記第１のトランジスタの制御端子に電圧を印加することで前記第１のトランジスタをオフ状態にする電源端子と、前記第１のトランジスタの制御端子との間に接続された第７のスイッチと、
    前記第２のトランジスタの制御端子と、前記差動段の第２出力の間に接続された第８のスイッチと、
    前記第１及び第２電源端子のうち前記第２のトランジスタの制御端子に電圧を印加することで前記第２のトランジスタをオフ状態にする電源端子と、前記第２のトランジスタの制御端子との間に接続された第９のスイッチと、
    を備えている、ことを特徴とする請求項１０乃至１２のいずれか１項に記載の出力増幅回路。
16. 前記第１接続形態では、前記第６及び第８のスイッチはオン状態、且つ、前記第７及び第９のスイッチはオフ状態とされ、
    前記第２接続形態では、前記第６及び第８のスイッチはオフ状態、且つ、前記第７及び第９のスイッチはオン状態とされる、ことを特徴とする請求項１５記載の出力増幅回路。
17. 前記差動段が、
    それぞれ第１及び第２の電流源で駆動される、第１導電型の第１の差動対、及び、第２導電型の第２の差動対を備え、
    前記第１及び第２の差動対の前記第１入力同士が接続され、
    前記第１及び第２の差動対の前記第２入力同士が接続され、
    前記第１の差動対の出力対に接続される第１のカスコードカレントミラー回路と、
    前記第１のカスコードカレントミラー回路の第１及び第２端子に一端がそれぞれ接続される第１及び第２の浮遊電流源と、
    前記第１及び第２の浮遊電流源の他端に第１及び第２端子がそれぞれ接続され、前記第２の差動対の出力対に接続される第２のカスコードカレントミラー回路と、
    を備え、
    前記第１及び第２のカスコードカレントミラー回路の前記第１端子が前記差動段の第１及び第２出力とされる、ことを特徴とする請求項１乃至１６のいずれか１項に記載の出力増幅回路。
18. 前記差動段が、
    それぞれ第１及び第２の電流源で駆動され、出力対がそれぞれ第１及び第２の負荷回路に接続される第１導電型の第１の差動対、及び、第２導電型の第２の差動対を備え、
    前記第１及び第２の差動対の前記第１入力同士が接続され、
    前記第１及び第２の差動対の前記第２入力同士が接続され、
    前記第１電源端子と前記第１の差動対の出力の間に接続され所定の電圧でバイアスされる第２導電型のトランジスタと、
    前記第１の差動対の出力と前記第２の差動対の出力の間に接続される浮遊電流源と、
    前記第２電源端子と前記第２の差動対の出力の間に接続され所定の電圧でバイアスされる第１導電型のトランジスタと、
    を備え、
    前記第１の差動対の出力と前記第２の差動対の出力が前記差動段の第１及び第２出力とされる、ことを特徴とする請求項１乃至１６のいずれか１項に記載の出力増幅回路。
19. 前記差動段が、
    電流源で駆動され、出力対に負荷回路が接続された差動対と、
    前記第１電源端子と前記差動対の出力の間に接続され所定の電圧でバイアスされるのトランジスタと、
    前記差動対の出力に一端が接続される浮遊電流源と、
    前記浮遊電流源の他端と前記第２電源端子間に接続され所定の電圧でバイアスされる他のトランジスタと、
    を備え、
    前記浮遊電流源の一端と他端が前記差動段の第１及び第２出力とされる、ことを特徴とする請求項１乃至１６のいずれか１項に記載の出力増幅回路。
20. 前記第１出力段と前記第２出力段が位相補償容量を共有する、ことを特徴とする請求項１乃至１９のいずれか１項に記載の出力増幅回路。
21. 入力信号を受ける差動回路を共有するメインアンプとサブアンプと、
    を備え、
    前記メインアンプの出力に駆動対象の負荷に出力が接続され、
    前記メインアンプの出力がオフとされ、且つ、前記サブアンプの出力が前記負荷から切り離された状態で、前記入力信号をボルテージフォロワ構成の前記サブアンプで受け、
    つづいて前記メインアンプの出力をオンとした状態で、ボルテージフォロワ構成の前記メインアンプ及び前記サブアンプの双方、又は、ボルテージフォロワ構成の前記メインアンプ単独で、前記入力信号を受け、前記負荷を駆動する、ことを特徴とする出力増幅回路。
22. 正極信号を入力する第１入力端と、
    負極信号を入力する第２入力端と、
    第１及び第２出力端と、
    を有し、
    第１及び第２出力端から正極信号及び負極信号をそれぞれ出力するか、又は、前記第１及び第２出力端から負極信号及び正極信号をそれぞれ出力するように切替える入力切替回路と、
    前記入力切替回路の第１及び第２出力端にそれぞれ接続され、第１及び第２負荷を駆動する第１及び第２出力増幅回路と、
    を備え、
    前記第１及び第２出力増幅回路は、それぞれ、請求項１乃至２０のいずれか１項に記載の出力増幅回路からなる、ことを特徴とする出力回路。
23. 前記正極信号及び負極信号を受け前記第１及び第２負荷を駆動する負荷駆動期間が、複数のデータ期間で構成され、
    前記データ期間の各々が、
    前記データ期間の開始時点からの第１期間と、
    前記第１期間の後の第２期間と、
    を含み、
    前記第１及び第２出力増幅回路は、それぞれ、前記第１期間には、前記第１接続形態とされ、且つ、前記第２出力段が非活性状態とされ、
    前記第２期間には、前記第２接続形態とされ、且つ、前記第２出力段が活性状態とされる、ことを特徴とする請求項２２記載の出力回路。
24. 前記正極信号及び負極信号を受け前記第１及び第２負荷を駆動する駆動期間が、
    前記第１及び第２負荷を正極性及び負極性でそれぞれ駆動する複数のデータ期間と、
    前記第１及び第２負荷を負極性及び正極性でそれぞれ駆動する複数のデータ期間と、を含み、
    前記第１及び第２負荷の極性の切替えが行われた後の少なくとも最初のデータ期間が、前記最初のデータ期間の開始時点からの第１期間と、前記第１期間の後の第２期間とを含み、
    前記第１及び第２出力増幅回路は、それぞれ、
    前記第１期間には、前記第１接続形態とされ、且つ、前記第２出力段が非活性状態とされ、
    前記第２期間には、前記第２接続形態とされ、且つ、前記第２出力段が活性状態とされる、ことを特徴とする請求項２２記載の出力回路。
25. 前記第１及び第２負荷の極性が一つ前のデータ期間と同一とされるデータ期間では、
    前記第１及び第２出力増幅回路は、それぞれ、前記第２接続形態とされ、且つ、前記第２出力段が活性状態とされる、ことを特徴とする請求項２４記載の出力回路。
26. 正極信号を入力し、第１負荷又は第２負荷を駆動する第１出力増幅回路と、
    負極信号を入力し、前記第１出力増幅回路が前記第１負荷を正極駆動するときは、前記第２負荷を負極駆動し、前記第１出力増幅回路が前記第２負荷を正極駆動するときは、前記第１負荷を負極駆動する第２出力増幅回路と、
    を備え、
    前記第１及び第２出力増幅回路は、それぞれ、請求項１乃至２０のいずれか１項に記載の出力増幅回路からなり、
    前記第１出力増幅回路の前記差動段の出力及び前記第２出力増幅回路の前記差動段の出力と、
    前記第１出力増幅回路の前記第２出力段の入力及び前記第２出力増幅回路の前記第２出力段の入力と、
    の間の接続を、ストレート接続、又は、交差接続に切替え、
    前記第１出力増幅回路の前記第２出力段の出力及び前記第２出力増幅回路の前記第２出力段の出力と、
    前記第１出力増幅回路の前記第１出力段の出力及び前記第２出力増幅回路の前記第１出力段の出力と、
    の間の接続を、ストレート接続、又は、交差接続に切り替える切替回路と、
    を備えている、ことを特徴とする出力回路。
27. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備えた表示装置の前記データ線を負荷として駆動するデータドライバであって、請求項１乃至２０のいずれか１項に記載の出力増幅回路を備えた、ことを特徴とするデータドライバ。
28. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備えた表示装置の第１データ線と第２データ線を第１、第２負荷として駆動するデータドライバであって、
    正極デコーダ及び負極デコーダからの正極信号及び負極信号を入力し前記第１及び第２負荷を駆動する第１及び第２出力増幅回路を含む出力回路として、請求項２２乃至２６のいずれか１項に記載の出力回路を備えた、ことを特徴とするデータドライバ。
29. 複数の前記出力増幅回路に対して、接続形態の切替を制御する信号を供給する少なくとも１つの制御信号発生回路を備えた、ことを特徴とする請求項２７記載のデータドライバ。
30. 複数の前記出力回路に対して、接続形態の切替を制御する信号を供給する少なくとも１つの制御信号発生回路を備えた、ことを特徴とする請求項２８記載のデータドライバ。
31. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
    前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項２７乃至３０のいずれか１項に記載の前記データドライバよりなる、ことを特徴とする表示装置。

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