WO2019235032A1 - 表示素子駆動回路および表示装置 - Google Patents

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WO2019235032A1
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drive signal
output
signal line
drive
selection unit
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PCT/JP2019/013126
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星耶 松尾
光一 橋柿
景子 川口
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ソニーセミコンダクタソリューションズ株式会社
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    • G09G3/3275—Details of drivers for data electrodes

Definitions

  • the present disclosure relates to a display element driving circuit and a display device. Specifically, the present invention relates to a display element driving circuit and a display device that perform time-division driving.
  • each pixel when an image is displayed on a display panel in which pixels are two-dimensionally arranged, such as an organic EL panel or a liquid crystal panel, it is necessary to cause each pixel to emit light with a luminance corresponding to the image.
  • writing is performed for each pixel to transmit and hold a driving signal having a voltage corresponding to an image signal based on the image.
  • Each pixel emits light with a luminance corresponding to the written drive signal, thereby forming a display image.
  • a current flowing through a light emitting element arranged in each pixel is controlled according to a drive signal written in the pixel, and light emission luminance is adjusted.
  • a driving method called a line sequential method is used as a method of writing this driving signal to the pixel.
  • This line sequential method is a method in which writing is sequentially performed for each column of pixels arranged two-dimensionally.
  • a drive circuit is arranged for each row of pixels, and a drive signal for each pixel in the selected column is generated and simultaneously written to the pixels arranged in the column.
  • a time-division driving method has been proposed in which a row of a display panel is divided into a plurality of channels and a driving circuit is arranged for each channel to perform writing.
  • a demultiplexer is arranged for each channel, and one of a plurality of rows is selected by the demultiplexer.
  • the driving circuit is connected to the pixels in the row selected by the demultiplexer and writes the driving signal.
  • the driving circuit can be reduced, so that the configuration of the driving unit can be simplified and the power consumption can be reduced.
  • An amplifier is disposed in the drive circuit described above.
  • a reference signal is input to this amplifier, and a write voltage corresponding to the reference signal is output and supplied to the pixel via the demultiplexer. That is, the amplifier is used as a buffer, and a high-quality image can be displayed on the panel by stably supplying a different write voltage for each pixel.
  • an amplifier circuit for example, an operational amplifier has been proposed in which a plurality of output transistors are arranged in parallel and the number of transistors connected in parallel is changed in accordance with the operating state (see, for example, Patent Document 1). ).
  • an operational amplifier is used as an amplifier that amplifies an image signal generated by a pixel of an image sensor.
  • This operational amplifier is an amplifier in which a plurality of switches are arranged at the output section, and the number of output transistors connected in parallel is switched to one or two by switching the switches.
  • a demultiplexer is arranged at the output of an operational amplifier to perform time-division driving, there is a problem that the settling time of a drive signal output due to the influence of the impedance of the demultiplexer becomes long and the writing time to the pixel becomes long. . For this reason, the number of rows arranged in one channel is limited, and there is a problem that simplification of the drive unit accompanying the increase in resolution is limited.
  • the present disclosure has been made in view of the above-described problems, and an object of the present disclosure is to reduce the time required for writing a drive signal to a pixel in a display device that performs time-division driving.
  • the present disclosure has been made to solve the above-described problems, and a first aspect thereof includes a plurality of drive signal lines that respectively transmit a drive signal of a plurality of display elements, and an input reference drive signal. And an error amplifying unit that adjusts the drive signal based on a difference between the drive signals that transmit the drive signal line, and the adjusted drive signal that is arranged for each of the plurality of drive signal lines to the plurality of drive signal lines.
  • An amplifier circuit including a plurality of output units that respectively output and the plurality of drive signal lines selected from the plurality of drive signal lines and adjusted to the selected drive signal line with respect to the output unit corresponding to the selected drive signal line
  • An output selection unit that outputs a drive signal; and a feedback circuit that feeds back the adjusted drive signal output to the drive signal line to the error amplification unit as a drive signal for transmitting the drive signal line.
  • a display element driving circuit including a plurality of output units that respectively output and the plurality of drive signal lines selected from the plurality of drive signal lines and adjusted to the selected drive signal line with respect to the output unit corresponding to the selected drive signal line.
  • the output unit may include a transistor and a power supply line that supplies power to the transistor.
  • the output selection unit may be configured by a plurality of switches respectively disposed between the transistors of the plurality of output units and the drive signal line.
  • the output selection unit may be configured by a plurality of switches respectively disposed between the transistors of the plurality of output units and the power supply line.
  • the output selection unit may be configured by a plurality of switches that respectively control the input of the adjusted drive signal to the control terminals of the transistors of the plurality of output units.
  • the output selection unit may be configured by a plurality of switches respectively disposed between the plurality of output units and the plurality of drive signal lines.
  • the feedback circuit is selected by a feedback selection unit that selects a drive signal line from which the adjusted drive signal is output among the plurality of drive signal lines and the feedback selection unit.
  • a feedback path for transmitting a drive signal transmitted by the drive signal line to the error amplifying unit may be provided.
  • the amplifier circuit may further include a dummy output unit that feeds back the adjusted drive signal to the error amplifier.
  • a plurality of display elements, a plurality of drive signal lines that respectively transmit the drive signals of the plurality of display elements, an input reference drive signal, and the drive signal lines are transmitted.
  • An error amplifying unit that adjusts the drive signal based on the difference between the drive signals, and a plurality of output units that are arranged for each of the plurality of drive signal lines and that output the adjusted drive signal to the plurality of drive signal lines, respectively.
  • an output selection unit that selects from the plurality of drive signal lines and outputs the adjusted drive signal to the selected drive signal line with respect to the output unit corresponding to the selected drive signal line
  • a feedback circuit that feeds back the adjusted drive signal output to the drive signal line to the error amplifier as a drive signal for transmitting the drive signal line.
  • the error amplifier compares the reference drive signal with the drive signal that transmits the drive signal line, and adjusts the drive signal.
  • the adjusted drive signal is output and transmitted to the drive signal line via the output unit and the output selection unit.
  • the adjusted drive signal transmitted through the drive signal line is fed back to the input of the error amplifier as a new drive signal by the feedback circuit. This feedback brings about an effect that the detection of the difference between the drive signal transmitting the drive signal line and the reference drive signal is continuously performed.
  • the output selection unit By including the output selection unit in the feedback path, it is expected to reduce the influence of the impedance of the output selection unit.
  • FIG. 3 is a diagram illustrating a configuration example of an error amplifier according to an embodiment of the present disclosure.
  • FIG. It is a figure which shows the structural example of the output selection part and feedback selection part which concern on 1st Embodiment of this indication.
  • 4 is a diagram illustrating an example of driving of a display panel according to an embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating a configuration example of a display device according to an embodiment of the present disclosure.
  • the display device 1 shown in FIG. 1 includes a display panel 10, a vertical drive unit 20, a horizontal drive unit 30, a control unit 40, and a reference voltage generation unit 50.
  • the display panel 10 is a panel that displays an image corresponding to an image signal.
  • an organic EL panel or a liquid crystal panel can be used.
  • the display device 1 will be described by taking the display panel 10 using an organic EL panel as an example.
  • the display panel 10 is configured by arranging pixels 100 in a two-dimensional grid.
  • the pixel 100 includes a display element using organic EL and a pixel circuit that controls light emission of the display element, and emits light with luminance according to an input image signal.
  • An organic EL is an electro-luminescence (Electro-Luminescence) element composed of an organic material, and is a self-luminous and all-solid-state light-emitting element.
  • the organic EL is a current-driven element, and the brightness can be adjusted by a flowing current. Details of the configuration of the pixel 100 will be described later.
  • the pixel can be composed of, for example, three sub-pixels that emit red, green, and blue light. Full color display can be performed by adjusting the light emission luminance of each sub-pixel.
  • the sub-pixel constitutes the pixel 100 in FIG. That is, one unit pixel is constituted by the three pixels 100.
  • the pixel 100 is a unit pixel.
  • signal lines 11 and drive signal lines 12 are arranged in an XY matrix.
  • the signal line 11 is a signal line through which a control signal for controlling the pixel circuit of the pixel 100 is transmitted.
  • the signal line 11 is arranged for each column of the pixels 100 arranged in the display panel 10 and is wired in common to the pixels 100 arranged in the same column.
  • the drive signal line 12 is a signal line that transmits a drive signal of the pixel 100.
  • the drive signal is a signal for driving the light emitting element of the pixel 100. A current corresponding to the voltage of the drive signal flows through the light emitting element.
  • the drive signal line 12 is arranged for each row of the pixels 100 arranged on the display panel 10 and wired in common to the pixels 100 arranged on the same row.
  • the vertical drive unit 20 generates a control signal for the pixel 100 of the display panel 10.
  • the vertical drive unit 20 outputs a control signal to the pixel 100 via the signal line 11.
  • the horizontal drive unit 30 generates a drive signal for the pixels 100 in the display panel 10.
  • the horizontal drive unit 30 is provided with a digital-analog converter (DAC) that performs digital-analog (DA conversion) on the digital image signal, and generates a drive signal based on the input digital pixel signal.
  • the generated drive signal is amplified by the amplifier circuit and output to the pixel 100 via the drive signal line 12.
  • This output drive signal is written into the pixel 100 as a drive signal for the display element of the pixel 100.
  • the horizontal driving unit 30 divides the pixels 100 arranged on the display panel 10 into a plurality of channels in the row direction, and generates a driving signal for each channel. For example, ten rows of pixels 100 can be assigned to this channel.
  • the horizontal driving unit 30 performs time-division driving on the row assigned to each channel. Specifically, the horizontal driving unit 30 sequentially selects one of the rows assigned to the channel, and generates and outputs a driving signal corresponding to the pixel 100 in the selected row. Further, the horizontal driving unit 30 performs the time division driving simultaneously in all the channels. As a result, the number of DACs and amplifier circuits can be reduced. Details of the configuration of the horizontal drive unit 30 will be described later.
  • the reference voltage generation unit 50 generates and outputs a reference voltage that serves as a reference for digital-analog conversion in the DAC of the horizontal drive unit 30.
  • a reference voltage based on a gamma curve for gamma correction can be used.
  • the generated reference voltage is output via the signal line 51.
  • the control unit 40 controls the vertical driving unit 20 and the horizontal driving unit 30.
  • the control unit 40 generates a control signal based on the input image signal, timing control signal, and clock signal, and outputs the control signal to the vertical drive unit 20 and the horizontal drive unit 30 via the signal lines 41 and 42, respectively. Control.
  • Such a display device 1 can be applied to an electronic viewfinder such as a camera, for example.
  • an electronic viewfinder such as a camera
  • the present invention can be applied to a display used for AR (Augmented Reality), VR (Virtual Reality), and the like.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel according to the embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the pixel 100.
  • the pixel 100 in the figure includes a display element 101, MOS transistors 102 to 105, and capacitors 107 and 108.
  • MOS transistors 102 to 105 p-channel MOS transistors can be used.
  • the pixel 100 is provided with signal lines WS, AZ, and DS and a drive signal line PIX.
  • the signal lines WS, AZ, and DS constitute the signal line 11, and the drive signal line PIX constitutes the drive signal line 12.
  • Signal lines WS, AZ, and DS are signal lines that transmit control signals for the pixels 100.
  • the signal lines WS, AZ and DS are wired to the gate of the MOS transistor and transmit a control signal for the MOS transistor.
  • ON voltage a voltage exceeding the threshold voltage of the MOS transistor
  • the drive signal line PIX is a signal line that transmits a drive signal of the pixel 100.
  • the drive signal line PIX is also used for transmitting an initialization signal in addition to the drive signal. This initialization signal is a signal for initializing the pixel circuit.
  • the pixel 100 is provided with a power supply line Vdd, a ground line, and a current discharge line Vini.
  • the power supply line Vdd is a wiring that supplies power (power supply voltage Vdd) to the pixels 100.
  • the ground line is a wiring that supplies a ground potential that is a reference potential of the pixel 100.
  • the current discharge line Vini is a wiring through which a current from a MOS transistor 104 described later is discharged.
  • the cathode of the display element 101 is grounded, and the anode is connected to the drain of the MOS transistor 103 and the source of the MOS transistor 104.
  • the drain of the MOS transistor 104 is connected to the current discharge line Vini, and the gate is connected to the signal line AZ.
  • the gate of MOS transistor 103 is connected to the drain of MOS transistor 105 and one end of capacitor 107, and the source is connected to the other end of capacitor 107, one end of capacitor 108 and the drain of MOS transistor 102.
  • the other end of the capacitor 108 and the source of the MOS transistor 102 are commonly connected to the power supply line Vdd.
  • the gate of the MOS transistor 102 is connected to the signal line DS.
  • the gate of the MOS transistor 105 is connected to the signal line WS, and the source is connected to the drive signal line PIX.
  • the display element 101 is a light emitting element using organic EL.
  • the display element 101 can emit light by flowing a current in the forward direction, and can have a luminance corresponding to the current.
  • the capacitor 107 is connected between the gate and the source of the MOS transistor 103 and holds a drive signal.
  • the capacitor 108 is a capacitor that prevents fluctuations in the potential of the source of the MOS transistor 103 when a drive signal is held in the capacitor 107.
  • the capacitor 108 is configured to have a larger capacitance than the capacitor 107, thereby preventing fluctuations in the potential of the source of the MOS transistor 103.
  • the MOS transistor 105 is a transistor that is controlled by a control signal transmitted through the signal line WS and applies a drive signal transmitted through the drive signal line PIX to the capacitor 107.
  • the drive signal is applied to the capacitor 107 and the capacitor 107 is charged, the drive signal is held in the pixel 100. As a result, the drive signal is written.
  • the MOS transistor 103 is a transistor that causes a current corresponding to the voltage held in the capacitor 107 to flow through the display element 101.
  • the MOS transistor 102 is a transistor that is controlled by a control signal transmitted through the signal line DS to control light emission and non-light emission of the display element 101.
  • the MOS transistor 104 is a transistor that prevents the display element 101 from emitting light.
  • the MOS transistor 104 becomes conductive when a drive signal is written. As a result, the current from the MOS transistor 103 bypasses the display element 101 and flows to the current discharge line Vini, and the display element 101 can be prevented from emitting light.
  • the driving of the pixel 100 in the figure can be performed as follows. First, an initialization signal is applied to the drive signal line PIX. This initialization signal is a signal for applying the initialization voltage Vofs. Next, an ON signal is applied to the signal lines WS, AZ and DS to make the MOS transistors 105, 104 and 102 conductive. Thereby, capacitor 107 is charged to a voltage corresponding to the difference between the power supply voltage and initialization voltage Vofs. Although the MOS transistor 103 is turned on by the voltage of the capacitor 107, the display element 101 does not emit light because the MOS transistor 104 is turned on.
  • the application of the ON signal to the signal lines WS and DS is stopped in order. Due to the voltage charged in the capacitor 107, the MOS transistor 103 continues to be conductive. At this time, the current of the MOS transistor 103 flows while charging the capacitor 108. On the other hand, the charging voltage of the capacitor 107 gradually decreases due to self-discharge. Thereafter, when the charging voltage of the capacitor 107 reaches the threshold voltage Vth of the MOS transistor 103, the MOS transistor 103 shifts to a non-conductive state. Thereby, the threshold voltage Vth of the MOS transistor 103 can be held in the capacitor 107. At this time, the capacitor 108 holds the voltage charged via the MOS transistor 103. In other words, capacitors 107 and 108 connected in series are charged to a difference voltage between the gate voltage of MOS transistor 103 and power supply voltage Vdd. Thereby, initialization of the pixel 100 can be performed.
  • a drive signal is applied to the drive signal line PIX.
  • the drive voltage Vsig is applied to the pixel 100 by this drive signal.
  • an ON signal is applied from the signal line WS.
  • MOS transistor 105 is turned on again, and capacitors 107 and 108 are charged with drive voltage Vsig.
  • the capacitor 107 is charged to a voltage (Vth + Vsig) in which Vsig is superimposed on Vth.
  • writing of the pixel 100 can be performed.
  • the application of the ON signal to the signal line WS is stopped.
  • an ON signal is applied to the signal line DS.
  • the MOS transistor 102 becomes conductive and the capacitor 108 is discharged.
  • Vth + Vsig is applied to the capacitor 107 as described above, a current corresponding to Vsig flows through the MOS transistor 103.
  • the application of the ON signal to the signal line AZ is stopped.
  • the MOS transistor 104 shifts to a non-conductive state, the current flowing through the MOS transistor 104 flows into the display element 101, and the display element 101 starts to emit light.
  • the threshold voltage Vth of the MOS transistor 103 can be held in the capacitor 107 by initialization, and Vth + Vsig can be applied to the capacitor 107 by writing, so that the display element 101 can emit light. Even when the threshold voltage Vth of the MOS transistor 103 for each pixel 100 varies, the variation in the threshold voltage Vth can be absorbed by the initialization, and the luminance of each pixel 100 can be made uniform.
  • One image can be displayed by sequentially performing the above driving on the pixels 100 in all rows.
  • FIG. 3 is a diagram illustrating a configuration example of the horizontal driving unit according to the embodiment of the present disclosure.
  • FIG. 3 is a diagram schematically illustrating a configuration example of the horizontal driving unit 30.
  • the horizontal drive unit 30 shown in the figure includes a DAC 31, an amplifier circuit 32, an output selection unit 33, and a feedback selection unit 34.
  • the DAC 31, the amplifier circuit 32, the output selection unit 33, and the feedback selection unit 34 are arranged for each channel. That is, the DAC 31, the amplifier circuit 32, the output selection unit 33, and the feedback selection unit 34 are arranged in a number equal to the number of channels.
  • the DAC 31 converts the digital image signal output from the control unit 40 via the signal line 42 into an analog signal (drive signal).
  • the converted drive signal is output to the amplifier circuit 32 via the signal line 39.
  • the amplifying circuit 32 adjusts the drive signal based on the drive signal input from the DAC 31 and the drive signal fed back through the feedback selection unit 34 and the feedback path 38 described later. Specifically, the amplifier circuit 32 uses the drive signal input from the DAC 31 as a reference drive signal, and the drive signal is based on the difference between this reference drive signal and the drive signal fed back by the feedback selection unit 34 and the feedback path 38. Adjust. The adjusted drive signal is output to the output selector 33. At this time, the amplifier circuit 32 outputs a drive signal adjusted for each of the plurality of drive signal lines 12 included in the channel. Details of the configuration of the amplifier circuit 32 will be described later.
  • the output selection unit 33 selects the drive signal line 12 based on a control signal from the control unit 40.
  • the output selection unit 33 selects one of the drive signal lines 12 arranged in the channel at the time of writing and connects it to the amplifier circuit 32.
  • the output selection unit 33 can transmit the drive signal by individually connecting the outputs of the amplifier circuit 32 and the drive signal lines 12 in a one-to-one correspondence. Details of the configuration of the output selection unit 33 will be described later.
  • the feedback selection unit 34 selects the drive signal line 12 based on the control signal from the control unit 40, similarly to the output selection unit 33.
  • the feedback selection unit 34 selects one of the drive signal lines 12 arranged in the channel at the time of writing, and inputs the drive signal transmitted and transmitted to the selected drive signal line 12 to the input of the amplifier circuit 32.
  • the feedback selection unit 34 feeds back the drive signal to the input of the amplifier circuit 32 via the feedback path 38.
  • the feedback path 38 can be configured by a signal line arranged between the output of the feedback selection unit 34 and the input of the amplifier circuit 32. Details of the configuration of the feedback selection unit 34 will be described later.
  • the drive signal line 12, the amplifier circuit 32, the output selection unit 33, the feedback selection unit 34, and the feedback path 38 in the figure constitute a display element drive circuit.
  • the feedback selection unit 34 and the feedback path 38 constitute a feedback circuit.
  • FIG. 4 is a diagram illustrating a configuration example of the display element driving circuit according to the first embodiment of the present disclosure.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the amplifier circuit 32, the output selection unit 33, the feedback selection unit 34, and the feedback path 38 described in FIG.
  • the amplifying circuit 32 in the figure includes an error amplifying unit 321 and a plurality of output units 322.
  • the error amplifying unit 321 includes an inverting input and a non-inverting input and two inverting outputs.
  • the signal line 39 for transmitting the reference drive signal from the DAC 31 is connected to the non-inverting input, and the feedback path 38 is connected to the inverting input.
  • the two inverted outputs correspond to the high-side and low-side inverted outputs on which a predetermined bias voltage is superimposed.
  • the high side output is connected to the wiring 329 and the low side output is connected to the wiring 328.
  • the error amplifying unit 321 amplifies the difference between the reference drive signal and the drive signal fed back by the feedback path 38 and supplies it to the output unit 322 from two inverted outputs. For example, the error amplifying unit 321 adjusts the drive signal by amplifying a difference between the reference drive signal and the drive signal fed back by the feedback path 38 and superimposing the difference on the reference drive signal. The adjusted drive signals are output to the plurality of output units 322, respectively.
  • the output unit 322 is a buffer circuit configured by a complementary circuit composed of a MOS transistor 351 and a MOS transistor 361.
  • MOS transistor 351 and the MOS transistor 361 a p-channel MOS transistor and an n-channel MOS transistor can be used, respectively.
  • MOS transistor 351 and MOS transistor 361 are grounded source circuits, and output unit 322 is configured as an inverting buffer circuit.
  • the source of the MOS transistor 351 is connected to the power supply line Vdd, and the gate is connected to the wiring 329.
  • the drain of the MOS transistor 351 is connected to a switch 371 of the output selection unit 33 described later.
  • the source of the MOS transistor 361 is grounded, and the gate is connected to the wiring 328.
  • the drain of the MOS transistor 361 is connected to the switch 372 of the output selector 33.
  • the output units 322 having such a configuration are arranged in the same number as the drive signal lines 12 arranged in the channel.
  • the gates of the MOS transistors 351 of the plurality of output units 322 are commonly connected to the wiring 329, and the gates of the MOS transistors 361 of the plurality of output units 322 are commonly connected to the wiring 328.
  • the drains of the MOS transistors and the MOS transistors of the plurality of output units 322 correspond to the plurality of drive signal lines 12 on a one-to-one basis, and are connected to the corresponding drive signal lines 12 via switches 371 and 372, respectively.
  • the inputs of the plurality of output units 322 are commonly connected to the error amplification unit 321, and the outputs of the plurality of output units 322 are connected to the plurality of drive signal lines 12, respectively.
  • the configuration of the output unit 322 is not limited to this example.
  • an output unit 322 in which MOS transistors 351 and 361 are grounded can be used.
  • either one of the MOS transistors 351 and 361 can be replaced with a resistance load or the like.
  • the MOS transistors 351 and 361 are examples of the transistors recited in the claims.
  • the power line Vdd and the ground line are examples of the power line described in the claims.
  • the output selection unit 33 includes a plurality of switches that respectively connect the plurality of output units 322 corresponding to one-to-one and the plurality of drive signal lines 12.
  • the output selection unit 33 connected to the output unit 322 arranged at the left end of the figure will be described as an example.
  • the switch 371 is a signal arranged at the upper end of the drain of the MOS transistor 351 and the drive signal line 12.
  • the switch 372 is disposed between the drain of the MOS transistor 361 and the signal line at the upper end of the drive signal line 12. By making the switches 371 and 372 conductive, the output unit 322 and the signal line at the upper end of the drive signal line 12 are electrically connected. Accordingly, the output selection unit 33 can select the plurality of output units 322 and the plurality of drive signal lines 12.
  • the selected output unit 322 can output the adjusted drive signal to the selected drive signal line 12.
  • the output selection unit 33 includes the switches 371 and 372 for each drive signal line 12. As will be described later, for the switches 371 and 372, a semiconductor element such as an analog switch that switches between a conductive state and a non-conductive state by a control signal can be used.
  • the feedback selection unit 34 includes a plurality of switches 373.
  • the plurality of switches 373 are arranged in a one-to-one correspondence with the plurality of drive signal lines 12, and one ends thereof are respectively connected to the plurality of drive signal lines 12 corresponding thereto.
  • the other ends of the plurality of switches 373 are commonly connected to the return path 38.
  • the feedback selection unit 34 can select the plurality of drive signal lines 12 and connect them to the feedback path 38.
  • the switch 371 can also use a semiconductor element such as an analog switch.
  • the output selection unit 33 and the feedback selection unit 34 select the same drive signal line 12 from among the plurality of drive signal lines 12, and turn on the switches 371 and 372 and the switch 373.
  • the drive signal transmitted through the drive signal line 12 from which the drive signal is output from the output unit 322 is fed back to the inverting input of the error amplifying unit 321 via the feedback path 38.
  • the switch 373 is connected to the drive signal line 12 at a position closer to the display panel 10 than the connection point between the switches 371 and 372 and the drive signal line 12, the switches 371 and 372 are included in the feedback path. Since a current based on the drive signal flows through the switches 371 and 372, a voltage drop due to the impedance of the switches 371 and 372 occurs. For this reason, the voltage applied to the drive signal line 12 decreases, and the reference drive signal and the drive signal applied to the drive signal line 12 become different voltages.
  • the voltage drop caused by the switches 371 and 372 can be compensated by arranging the switches 371 and 372 in the feedback path. Specifically, the difference between the reference drive signal and the drive signal transmitted through the drive signal line 12 is detected by the error amplifying unit 321 and the drive signal is adjusted, so that the voltage expected to drop in the switches 371 and 372 A drive signal is output from the output unit 322. Thereby, the voltage drop by the switches 371 and 372 is compensated.
  • an error based on the voltage drop in the switches 371 and 372 can be reduced.
  • the influence of the voltage drop caused by the output unit 322 can be reduced. Since almost no current flows through the feedback path 38, the influence of the impedance of the switch 373 of the feedback selection unit 34 can be ignored.
  • the output selector 33 and the feedback selector 34 can also select a plurality of drive signal lines 12. For example, when the initialization signal described with reference to FIG. 2 is applied to the pixel 100, the output selection unit 33 can select all the output units 322 and the drive signal lines 12 to conduct between them. Similarly, the feedback selection unit 34 can select all the drive signal lines 12 to establish conduction with the feedback path 38. Further, the output selection unit 33 and the feedback selection unit 34 can also make all the drive signal lines 12 non-selected.
  • FIG. 5 is a diagram illustrating a configuration example of the error amplifier according to the embodiment of the present disclosure.
  • FIG. 9 is a circuit diagram illustrating a configuration example of the error amplification unit 321.
  • the error amplifying unit 321 in the figure includes MOS transistors 352 and 353, MOS transistors 362 to 367, constant current sources 383 to 385, and bias circuits 386 to 388.
  • MOS transistors 352 and 353 p-channel MOS transistors can be used.
  • MOS transistors 362 to 367 n-channel MOS transistors can be used.
  • the gate of the MOS transistor 362 is connected to the signal line 39, and the gate of the MOS transistor 363 is connected to the feedback path 38.
  • the constant current source 384 is connected between the power supply line Vdd and the drain of the MOS transistor 362.
  • the source of the MOS transistor 352 is further connected to the drain of the MOS transistor 362.
  • the constant current source 385 is connected between the power supply line Vdd and the drain of the MOS transistor 363.
  • the source of the MOS transistor 353 is further connected to the drain of the MOS transistor 363.
  • the gates of MOS transistors 352 and 353 are commonly connected to the output of bias circuit 386.
  • the constant current source 383 is connected between the source of the MOS transistor 362 and the ground line, and the source of the MOS transistor 363 is further connected to the source of the MOS transistor 362.
  • the drain of MOS transistor 352 is connected to the drain of MOS transistor 364, the gate of MOS transistor 365 and the gate of MOS transistor 367.
  • the gate of the MOS transistor 364 and the gate of the MOS transistor 366 are connected to the output of the bias circuit 387 in common.
  • the source of the MOS transistor 364 is connected to the drain of the MOS transistor 365, and the source of the MOS transistor 365 is grounded.
  • the drain of the MOS transistor 353 is connected to the wiring 329, and the drain of the MOS transistor 366 is connected to the wiring 328.
  • Bias circuit 388 is connected between the drain of MOS transistor 353 and the drain of MOS transistor 366.
  • the source of the MOS transistor 366 is connected to the drain of the MOS transistor 367, and the source of the MOS transistor 367 is grounded.
  • the error amplifying unit 321 in the figure represents an example constituted by a so-called folded cascode type differential amplifier circuit.
  • MOS transistors 362 and 363 constitute a differential pair.
  • MOS transistors 352 and 353 configured in a grounded gate circuit are connected to the drains of MOS transistors 362 and 363, respectively, and are connected in a folded cascode connection.
  • the bias circuit 386 is a circuit that supplies a bias voltage to the gates of the MOS transistors 352 and 353.
  • the MOS transistors 364 to 367 constitute a so-called low voltage cascode current mirror circuit, and constitute a load of the MOS transistors 352 and 353.
  • the output of the error amplifying unit 321 is taken out from the drain of the MOS transistor 353.
  • the bias circuit 388 and the drain of the MOS transistor 366 are connected in series in this order to the drain of the MOS transistor 353.
  • the bias circuit 388 is a circuit that generates a predetermined bias voltage, and applies a potential difference corresponding to the bias voltage between the wiring 329 connected to the drain of the MOS transistor 353 and the wiring 328 connected to the drain of the MOS transistor 366. To do. By applying this potential difference, the output of the error amplifying unit 321 can be connected to the gates of the high-side and low-side MOS transistors described in FIG. 4, and an amplified drive signal can be supplied.
  • FIG. 6 is a diagram illustrating a configuration example of the output selection unit and the feedback selection unit according to the first embodiment of the present disclosure.
  • the switches 371 and 372 constituting the output selection unit 33 described in FIG. 4 are constituted by analog switches 391 and 392, and the switch 373 constituting the feedback selection unit 34 is constituted by an analog switch 393.
  • Each of the analog switches 391 to 393 includes a control terminal.
  • the analog switches 391 to 393 can be turned on by applying an ON signal to the control terminal.
  • MOS transistors can be used for these analog switches 391 to 393, for example, MOS transistors can be used.
  • a gate corresponds to the control terminal.
  • a configuration including a gate circuit that drives a MOS transistor based on a signal applied to the control terminal may be employed.
  • the plurality of drive signal lines 12 are referred to as drive signal lines PIX1 to PIXn.
  • a plurality of drive signal lines PIX are identified by 1 to n added after “PIX”.
  • a plurality of signal lines 42 are connected to the control terminals of the analog switches 391 to 393.
  • the plurality of signal lines 42 are referred to as selection signal lines SEL1 to SELn. Similar to the drive signal line PIX, a plurality of selection signal lines SEL are identified by 1 to n added after “SEL”.
  • the drive signal lines PIX to 1PIXn correspond one-to-one with the plurality of output units 322 and the selection signal lines SEL1 to SELn. That is, the selection signal lines SEL1 to SELn are signal lines that transmit signals for controlling selection of the drive signal lines 12 (drive signal lines PIX to 1PIXn) in the output selection unit 33 and the feedback selection unit 34. By selecting one of the selection signal lines SEL1 to SELn and outputting an ON signal, the analog switches 391 to 393 connected to the selected selection signal line SEL are turned on.
  • a drive signal is output from the output unit 322 corresponding to the selected selection signal line SEL to the corresponding drive signal line PIX, and the drive signal of the drive signal line PIX is fed back to the input of the error amplifier 321.
  • the signals of the selection signal lines SEL1 to SELn are generated by the control unit 40.
  • FIG. 7 is a diagram illustrating an example of driving the display panel according to the embodiment of the present disclosure.
  • This figure is a timing chart showing drive signals, signal lines 42 (selection signal lines SEL1 to SELn) and drive signal lines 12 (drive signal lines PIX1 to PIXn) output from the DAC 31 in one channel.
  • a DAC output represents an initialization signal and a drive signal output from the DAC 31.
  • SEL1 to SELn represent signals transmitted through the selection signal lines SEL1 to SELn.
  • the logic “1” portion in this signal represents the ON signal.
  • PIX1 to PIXn represent drive signals transmitted through the drive signal lines PIX1 to PIXn.
  • the subpixel corresponds to the pixel 100.
  • “Pixel 1” and “Sub-pixel 1” in the figure represent a first pixel and a first sub-pixel, respectively.
  • the DAC 31 outputs an initialization signal, and the control unit 40 outputs ON signals to the selection signal lines SEL1 to SELn.
  • the initialization voltage Vofs is applied to the drive signal lines PIX1 to PIXn.
  • the DAC 31 outputs a drive signal for the first subpixel in the first pixel, and the control unit 40 outputs an ON signal to the selection signal line SEL1.
  • the drive voltage Vsig of the first subpixel in the first pixel is applied to the drive signal line PIX1.
  • the DAC 31 outputs a drive signal for the second subpixel in the first pixel, and the control unit 40 outputs an ON signal to the selection signal line SEL2.
  • the drive voltage Vsig of the second subpixel in the first pixel is applied to the drive signal line PIX2.
  • the DAC 31 outputs a driving signal for the third subpixel in the first pixel, and the control unit 40 outputs an ON signal to the selection signal line SEL3.
  • the drive voltage Vsig of the third subpixel in the first pixel is applied to the drive signal line PIX3.
  • the driving voltage can be written to the three sub-pixels of the first pixel by the driving represented by T1 to T3. By performing this operation from the second pixel to the m-th pixel, writing of the pixels 100 for one column can be performed.
  • FIG. 8 is a diagram illustrating an example of a drive signal waveform according to the embodiment of the present disclosure.
  • a is a circuit diagram in which the amplifier circuit 32, the output selection unit 33, the feedback selection unit 34, and the feedback path 38 connected to one drive signal line 12 (drive signal line PIX1) are simplified.
  • the resistor 401 represents the impedance (R) of the output selection unit 33.
  • the capacitor 402 represents the load capacity (C) of the drive signal line 12.
  • b represents the waveform of the drive signal output from the DAC 31 and the drive signal of the drive signal line PIX1.
  • a solid line represents a waveform in the display element driving circuit based on the present disclosure.
  • the DAC 31 outputs the drive signal (Vsig)
  • the voltage of the drive signal line PIX1 rises in a ramp shape and reaches Vsig. This is because the voltage according to the difference between the voltage of the drive signal line PIX1 and the drive signal (reference drive signal) input from the DAC 31 is output by the action of the amplifier circuit 32.
  • the settling time (Ts) in the drive signal line PIX1 can be shortened to a value corresponding to the slew rate of the amplifier circuit 32.
  • the dotted line b in the figure represents the waveform in the conventional display element driving circuit.
  • the feedback path 38 is connected between the output of the amplifier circuit 32 and the output selection unit 33 (when connected to the path represented by the dotted line a in the figure). ).
  • the voltage of the drive signal line PIX1 rises in an exponential function according to the time constant (product of C and R). For this reason, settling time becomes long.
  • the switch 371 of the output selection unit 33 is enlarged to reduce the impedance, the occupied area of the amplifier circuit 32 is increased.
  • the switch 371 having an increased size the junction capacitance of the MOS transistor to be used increases, causing a signal feedthrough and the drive voltage fluctuates.
  • the switch 371 that has been increased in size the channel region becomes larger and the charge injection increases, so that the drive voltage fluctuates in the same manner and the accuracy is lowered.
  • the settling time can be reduced without increasing the size of the MOS transistor arranged in the output unit 322. It can be shortened. Even when the resolution of the display panel 10 is increased, display can be performed without reducing the frame frequency, which is the number of times the screen is displayed per unit time. Further, as described in FIG. 4, the switches 371 and 372 are arranged between the drain of the MOS transistor and the drive signal line 12, and the current (bias current) flowing through the output unit 322 not selected by the output selection unit 33 is supplied. By cutting off, the power consumption can be reduced.
  • the display element drive circuit includes the amplifier circuit 32 including the plurality of output units 322 and the plurality of drive signal lines 12, and the plurality of output units 322 and An output selection unit 33 is provided that selects and makes the drive signal line 12 conductive.
  • a feedback circuit that feeds back the drive signal transmitted by the drive signal line 12 selected by the output selection unit 33 to the input of the amplifier circuit 32 is arranged, and the drive signal is adjusted by the amplifier circuit 32.
  • the switch 371 and the like are disposed between the MOS transistor of the output unit 322 and the driving signal line 12.
  • the display element drive circuit according to the second embodiment of the present disclosure has the above-described first embodiment in that a switch is disposed between the MOS transistor of the output unit 322 and the power supply line Vdd and the like. And different.
  • FIG. 9 is a diagram illustrating a configuration example of the display element driving circuit according to the second embodiment of the present disclosure.
  • the output unit 322 and the output selection unit 33 in the figure are different from the output unit 322 and the output selection unit 33 described in FIG. 4 in the following points.
  • Switch 371 is connected between the source of MOS transistor 351 and power supply line Vdd.
  • Switch 372 is connected between the source of MOS transistor 361 and ground.
  • One end of the switch 371 is connected to the power supply line Vdd, and one end of the switch 372 is grounded. Therefore, the switches 371 and 372 in FIG. 4 do not enter a floating state, and the input of control signals can be simplified.
  • the display element driving circuit according to the second embodiment of the present disclosure is simplified by disposing the switch 371 and the like between the MOS transistor of the output unit 322 and the power supply line Vdd and the ground line.
  • a control signal for the switch 371 or the like can be input by means. Thereby, a display element drive circuit can be simplified.
  • the switch 371 and the like are arranged between the MOS transistor of the output unit 322 and the driving signal line 12.
  • the display element driving circuit according to the third embodiment of the present disclosure is different from the first embodiment described above in that a switch is disposed on the gate side of the MOS transistor of the output unit 322.
  • FIG. 10 is a diagram illustrating a configuration example of the display element driving circuit according to the third embodiment of the present disclosure.
  • the output unit 322 and the output selection unit 33 in the figure are different from the output unit 322 and the output selection unit 33 described in FIG. 4 in the following points.
  • the output selection unit 33 shown in the figure includes switches 374 and 375 instead of the switches 371 and 372.
  • the switch 374 switches the wiring 329 and the power supply line Vdd to connect to the gate of the MOS transistor 351.
  • the switch 375 switches the wiring 328 and the ground and connects it to the gate of the MOS transistor 361.
  • the MOS transistor 351 When the switch 374 connects the gate of the MOS transistor 351 and the wiring 329, the MOS transistor 351 outputs the drive signal input from the error amplifier 321 to the drive signal line 12 connected to the drain. On the other hand, when switch 374 connects the gate of MOS transistor 351 and power supply line Vdd, MOS transistor 351 is turned off. Similarly, in the switch 375, the operation of the MOS transistor can be switched by switching the connection destination of the gate of the MOS transistor 361 to the wiring 328 and the ground line. Since a drive signal flows through the drain of the MOS transistor, it is necessary to use switches having a relatively large current capacity as the switches 371 and 372 in FIG. In contrast, relatively small switches can be used as the switches 374 and 375. This is because the current flowing through the gate of the MOS transistor at a constant time is very small.
  • the display element drive circuit according to the third embodiment of the present disclosure can reduce the size of the switch of the output selection unit 33 and can simplify the display element drive circuit.
  • the switch 371 and the like are arranged between the MOS transistor of the output unit 322 and the driving signal line 12.
  • the display element drive circuit according to the fourth embodiment of the present disclosure is different from the first embodiment described above in that a switch is disposed between the output unit 322 and the drive signal line 12.
  • FIG. 11 is a diagram illustrating a configuration example of a display element driving circuit according to the fourth embodiment of the present disclosure.
  • the output unit 322 and the output selection unit 33 in the figure are different from the output unit 322 and the output selection unit 33 described in FIG. 4 in the following points.
  • the drain of the MOS transistor 351 and the drain of the MOS transistor 361 are commonly connected to one end of the switch 376, and the other end of the switch is connected to the drive signal line 12. That is, the switch 376 is disposed between the output unit 322 and the drive signal line 12.
  • the output selection unit 33 can be configured using the switch 376 instead of the switches 371 and 372, the output selection unit 33 can be simplified.
  • the display element driving circuit according to the fourth embodiment of the present disclosure can simplify the display element driving circuit by reducing the switches in the output selection unit 33.
  • FIG. 12 is a diagram illustrating a configuration example of a display element driving circuit according to the fifth embodiment of the present disclosure.
  • the amplifier circuit 32 is different from the amplifier circuit 32 described in FIG. 4 in that it further includes a dummy output unit 323.
  • the dummy output unit 323 includes a MOS transistor 354 and a MOS transistor 368 whose drains are connected to each other.
  • MOS transistors 354 and 368 a p-channel MOS transistor and an n-channel MOS transistor can be used, respectively.
  • the gate and source wirings of the MOS transistors 354 and 368 can be the same as those of the MOS transistors 351 and 361.
  • the drains of the MOS transistor 354 and the MOS transistor 368 are further connected to the feedback path 38.
  • the dummy output unit 323 is not connected to the output selection unit 33. Therefore, a drive signal flows when connected to the drive signal line 12 via the feedback selection unit 34 or the like, but only a bias current flows through the MOS transistors 354 and 368 at other times. On the other hand, the dummy output unit 323 is connected between the output of the error amplification unit 321 and the feedback path 38 without being disconnected by the switch 371 or the like. For this reason, the dummy output unit 323 can maintain the feedback path of the amplifier circuit 32.
  • the output unit 322 is switched to a non-conductive state by the switches 371 and 372.
  • the switches 371 and 372 are controlled to be non-conductive. For this reason, in the amplifier circuit 32 described with reference to FIG. 4, the feedback path is interrupted.
  • the voltage at the inverting input of the error amplifying unit 321 does not follow the voltage at the non-inverting input, the error amplifying unit 321 is saturated, and a voltage close to the power supply voltage Vdd or the ground potential is output. .
  • the dummy output unit 323 can be arranged to prevent the feedback path of the amplifier circuit 32 from being interrupted, and the settling time can be prevented from increasing. can do.
  • this technique can also take the following structures.
  • An error amplifier that adjusts a drive signal based on a difference between an input reference drive signal and a drive signal that transmits the drive signal line, and the adjusted drive signal that is arranged for each of the plurality of drive signal lines
  • An amplifying circuit comprising a plurality of output units each outputting to a plurality of drive signal lines;
  • An output selection unit that selects from the plurality of drive signal lines and causes the output unit corresponding to the selected drive signal line to output the adjusted drive signal to the selected drive signal line;
  • a display element drive circuit comprising: a feedback circuit that feeds back the adjusted drive signal output to the drive signal line to the error amplifier as a drive signal for transmitting the drive signal line.
  • the output selection unit includes a plurality of switches respectively disposed between the transistors of the plurality of output units and the driving signal line.
  • the output selection unit includes a plurality of switches respectively disposed between the transistors of the plurality of output units and the power supply line.
  • the amplifier circuit further includes a dummy output unit that feeds back the adjusted drive signal to the error amplifier.
  • (9) a plurality of display elements; A plurality of drive signal lines that respectively transmit drive signals of the plurality of display elements; An error amplifier that adjusts a drive signal based on a difference between an input reference drive signal and a drive signal that transmits the drive signal line, and the adjusted drive signal that is arranged for each of the plurality of drive signal lines; An amplifying circuit comprising a plurality of output units each outputting to a plurality of drive signal lines; An output selection unit that selects from the plurality of drive signal lines and causes the output unit corresponding to the selected drive signal line to output the adjusted drive signal to the selected drive signal line; A display device comprising: a feedback circuit that feeds back the adjusted drive signal output to the drive signal line to the error amplifier as a drive signal for transmitting the drive signal line.

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Abstract

時分割駆動を行う表示装置において、画素に対する駆動信号の書込みに要する時間を短縮する。　表示素子駆動回路は、複数の駆動信号線、増幅回路、出力選択部および帰還回路を具備する。複数の駆動信号線は、複数の表示素子の駆動信号をそれぞれ伝達する。増幅回路は、入力された基準駆動信号および駆動信号線を伝達する駆動信号の差分に基づいて駆動信号を調整する誤差増幅部と、複数の駆動信号線毎に配置されて調整された駆動信号を複数の駆動信号線にそれぞれ出力する複数の出力部とを備える。出力選択部は、複数の駆動信号線から選択するとともに当該選択した駆動信号線に対応する出力部に対して選択した駆動信号線に調整された駆動信号を出力させる。帰還回路は、駆動信号線に出力された調整された駆動信号を駆動信号線を伝達する駆動信号として誤差増幅部に帰還する。

Description

表示素子駆動回路および表示装置
　本開示は、表示素子駆動回路および表示装置に関する。詳しくは、時分割駆動を行う表示素子駆動回路および表示装置に関する。
　従来、有機ＥＬパネルや液晶パネルのように、画素が２次元に配置されて構成された表示パネルにおいて画像を表示する際には、画像に応じた輝度に各画素を発光させる必要がある。画素毎に異なる輝度の発光にするため、画像に基づく画像信号に応じた電圧の駆動信号を画素に伝達して保持させる書込みが画素毎に行われる。各画素が書き込まれた駆動信号に応じた輝度に発光することにより、表示画像が構成される。例えば、有機ＥＬパネルにおいては、画素に書き込まれた駆動信号に応じて各画素に配置された発光素子に流れる電流が制御され、発光輝度が調整される。この駆動信号を画素に書き込む方式として、線順次方式と称される駆動方法が使用される。この線順次方式は、２次元に配置された画素の列毎に順次書込みを行う方式である。画素の行毎に駆動回路が配置され、選択された列における画素毎の駆動信号が生成されて、列に配置された画素に対して同時に書き込まれる。
　この線順次方式では、複数の画素の行毎に駆動回路が配置されるため、表示パネルが高解像度化した場合に、表示パネルの駆動部が複雑になるとともに消費電力が増加するという問題がある。そこで、表示パネルの行を複数のチャネルに分割し、チャネル毎に駆動回路を配置して書込みを行う時分割駆動方式が提案されている。この時分割駆動方式では、チャネル毎にデマルチプレクサが配置され、このデマルチプレクサにより複数の行のうちの１つが選択される。駆動回路はデマルチプレクサにより選択された行の画素に接続されて、駆動信号の書込みを行う。このように、時分割駆動方式では、駆動回路を削減することができるため、駆動部の構成を簡略化することができ、低消費電力化することができる。
　上述の駆動回路には、増幅器が配置される。この増幅器には基準信号が入力され、基準信号に応じた書込み電圧が出力されてデマルチプレクサを介して画素に供給される。すなわち、増幅器はバッファとして使用され、画素毎に異なる書込み電圧を安定に供給することにより、高い画質の画像をパネルに表示させることができる。このような、増幅回路として、例えば、複数の出力トランジスタを並列に配置し、動作状態に応じて並列に接続されるトランジスタ数を変更する演算増幅器が提案されている（例えば、特許文献１参照。）。
特開２００５－２０４１５０号公報
　上述の従来技術では、撮像素子の画素により生成された画像信号を増幅する増幅器として演算増幅器が使用されている。この演算増幅器は、出力部に複数のスイッチが配置され、このスイッチを切り替えることにより、並列に接続される出力トランジスタ数を１つまたは２つに切り替える増幅器である。しかし、時分割駆動を行うため演算増幅器の出力にデマルチプレクサを配置すると、デマルチプレクサのインピーダンスの影響により出力される駆動信号のセトリング時間が長くなり、画素への書込み時間が長くなるという問題がある。このため、１つのチャネルに配置される行数が制限され、高解像度化に伴う駆動部の簡略化が制限されるという問題が生じる。
　本開示は、上述した問題点に鑑みてなされたものであり、時分割駆動を行う表示装置において、画素に対する駆動信号の書込みに要する時間を短縮することを目的としている。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、複数の表示素子の駆動信号をそれぞれ伝達する複数の駆動信号線と、入力された基準駆動信号および上記駆動信号線を伝達する駆動信号の差分に基づいて駆動信号を調整する誤差増幅部と、上記複数の駆動信号線毎に配置されて上記調整された駆動信号を上記複数の駆動信号線にそれぞれ出力する複数の出力部とを備える増幅回路と、上記複数の駆動信号線から選択するとともに当該選択した駆動信号線に対応する上記出力部に対して上記選択した駆動信号線に上記調整された駆動信号を出力させる出力選択部と、上記駆動信号線に出力された調整された駆動信号を上記駆動信号線を伝達する駆動信号として上記誤差増幅部に帰還する帰還回路とを具備する表示素子駆動回路である。
　また、この第１の態様において、上記出力部は、トランジスタおよび上記トランジスタに給電する電源線を備えてもよい。
　また、この第１の態様において、上記出力選択部は、上記複数の出力部のトランジスタおよび上記駆動信号線の間にそれぞれ配置される複数のスイッチにより構成されてもよい。
　また、この第１の態様において、上記出力選択部は、上記複数の出力部のトランジスタおよび上記電源線の間にそれぞれ配置される複数のスイッチにより構成されてもよい。
　また、この第１の態様において、上記出力選択部は、上記複数の出力部のトランジスタの制御端子への上記調整された駆動信号の入力をそれぞれ制御する複数のスイッチにより構成されてもよい。
　また、この第１の態様において、上記出力選択部は、上記複数の出力部および上記複数の駆動信号線の間にそれぞれ配置される複数のスイッチにより構成されてもよい。
　また、この第１の態様において、上記帰還回路は、上記複数の駆動信号線のうち上記調整された駆動信号が出力される駆動信号線を選択する帰還選択部と上記帰還選択部により選択された駆動信号線により伝達される駆動信号を上記誤差増幅部に伝達する帰還路とを備えてもよい。
　また、この第１の態様において、上記増幅回路は、上記調整された駆動信号を上記誤差増幅器に帰還させるダミー出力部をさらに備えてもよい。
　また、本開示の第２の態様は、複数の表示素子と、上記複数の表示素子の駆動信号をそれぞれ伝達する複数の駆動信号線と、入力された基準駆動信号および上記駆動信号線を伝達する駆動信号の差分に基づいて駆動信号を調整する誤差増幅部と、上記複数の駆動信号線毎に配置されて上記調整された駆動信号を上記複数の駆動信号線にそれぞれ出力する複数の出力部とを備える増幅回路と、上記複数の駆動信号線から選択するとともに当該選択した駆動信号線に対応する上記出力部に対して上記選択した駆動信号線に上記調整された駆動信号を出力させる出力選択部と、上記駆動信号線に出力された調整された駆動信号を上記駆動信号線を伝達する駆動信号として上記誤差増幅部に帰還する帰還回路とを具備する表示装置である。
　誤差増幅器が基準駆動信号と駆動信号線を伝達する駆動信号とを比較して駆動信号の調整を行う。この調整された駆動信号が出力部および出力選択部を介して駆動信号線に出力されて伝達される。この駆動信号線を伝達する調整された駆動信号が帰還回路により新たな駆動信号として誤差増幅器の入力に帰還される。この帰還により駆動信号線を伝達する駆動信号および基準駆動信号の差分の検出が継続して行われるという作用をもたらす。出力選択部が帰還経路に含まれることにより、出力選択部のインピーダンスの影響の軽減が期待される。
　本開示によれば、時分割駆動を行う表示装置において、画素に対する駆動信号の書込みに要する時間を短縮するという優れた効果を奏する。
本開示の実施の形態に係る表示装置の構成例を示す図である。 本開示の実施の形態に係る画素の構成例を示す図である。 本開示の実施の形態に係る水平駆動部の構成例を示す図である。 本開示の第１の実施の形態に係る表示素子駆動回路の構成例を示す図である。 本開示の実施の形態に係る誤差増幅器の構成例を示す図である。 本開示の第１の実施の形態に係る出力選択部および帰還選択部の構成例を示す図である。 本開示の実施の形態に係る表示パネルの駆動の一例を示す図である。 本開示の実施の形態に係る駆動信号波形の一例を示す図である。 本開示の第２の実施の形態に係る表示素子駆動回路の構成例を示す図である。 本開示の第３の実施の形態に係る表示素子駆動回路の構成例を示す図である。 本開示の第４の実施の形態に係る表示素子駆動回路の構成例を示す図である。 本開示の第５の実施の形態に係る表示素子駆動回路の構成例を示す図である。
　次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。また、以下の順序で実施の形態の説明を行う。
　１．第１の実施の形態
　２．第２の実施の形態
　３．第３の実施の形態
　４．第４の実施の形態
　５．第５の実施の形態
　＜１．第１の実施の形態＞
　［撮像素子の構成］
　図１は、本開示の実施の形態に係る表示装置の構成例を示す図である。同図の表示装置１は、表示パネル１０と、垂直駆動部２０と、水平駆動部３０と、制御部４０と、基準電圧生成部５０とを備える。
　表示パネル１０は、画像信号に応じた画像を表示するパネルである。表示パネル１０には、例えば、有機ＥＬパネルや液晶パネルを使用することができる。以下、有機ＥＬパネルによる表示パネル１０を例に挙げて表示装置１を説明する。この表示パネル１０は、画素１００が２次元格子状に配置されて構成される。ここで、画素１００は、有機ＥＬによる表示素子および表示素子の発光を制御する画素回路を備え、入力された画像信号に応じた輝度に発光するものである。有機ＥＬは、有機材料により構成された電界発光（Electro-Luminescence）型の素子であり、自発光型で全固体の発光素子である。また、有機ＥＬは、電流駆動型の素子であり、流れる電流により輝度の調整を行うことができる。画素１００の構成の詳細については後述する。
　表示パネル１０がカラー画像に対応したパネルの場合、画素は、例えば、赤色、緑色および青色に発光する３つの副画素により構成することができる。この副画素の発光輝度をそれぞれ調整することにより、フルカラーの表示を行うことができる。この場合には、副画素が同図の画素１００を構成することとなる。すなわち、３つの画素１００により１つの単位画素が構成される。一方、表示パネル１０がモノクロの表示を行う場合には、画素１００が単位画素となる。
　表示パネル１０には、信号線１１および駆動信号線１２がＸＹマトリクス状に配置される。信号線１１は、画素１００の画素回路を制御する制御信号が伝達される信号線である。この信号線１１は表示パネル１０に配置された画素１００の列毎に配置され、同じ列に配置された画素１００に共通に配線される。駆動信号線１２は、画素１００の駆動信号を伝達する信号線である。ここで、駆動信号とは、画素１００の発光素子を駆動する信号である。発光素子には駆動信号の電圧に応じた電流が流れる。駆動信号線１２は表示パネル１０に配置された画素１００の行毎に配置され、同じ行に配置された画素１００に共通に配線される。
　垂直駆動部２０は、表示パネル１０の画素１００の制御信号を生成するものである。この垂直駆動部２０は、信号線１１を介して画素１００に制御信号を出力する。
　水平駆動部３０は、表示パネル１０における画素１００の駆動信号を生成するものである。この水平駆動部３０には、デジタルの画像信号をデジタルアナログ（ＤＡ変換）するデジタルアナログ変換器（ＤＡＣ）が配置され、入力されたデジタルの画素信号に基づく駆動信号を生成する。生成された駆動信号は増幅回路により増幅されて、駆動信号線１２を介して画素１００に対して出力される。この出力された駆動信号は、画素１００の表示素子の駆動信号として画素１００に書き込まれる。また、水平駆動部３０は、表示パネル１０に配置された画素１００を行方向に複数のチャネルに分割し、チャネル毎に駆動信号の生成を行う。このチャネルには、例えば、１０行分の画素１００を割り当てることができる。水平駆動部３０は、各チャネルに割り当てられた行に対して時分割駆動を行う。具体的には、水平駆動部３０は、チャネルに割り当てられた行のうちの１つを順次選択し、選択した行の画素１００に対応する駆動信号を生成して出力する。また、水平駆動部３０は、この時分割駆動を全てのチャネルにおいて同時に行う。これにより、ＤＡＣや増幅回路数を削減することができる。水平駆動部３０の構成の詳細については後述する。
　基準電圧生成部５０は、水平駆動部３０のＤＡＣにおけるデジタルアナログ変換の際の基準となる基準電圧を生成し、出力するものである。この基準電圧として、ガンマ補正のためのガンマ曲線に基づく基準電圧を使用することができる。生成された基準電圧は、信号線５１を介して出力される。
制御部４０は、垂直駆動部２０および水平駆動部３０を制御するものである。この制御部４０は、入力された画像信号やタイミング制御信号、クロック信号に基づいて制御信号を生成し、信号線４１および４２を介して垂直駆動部２０および水平駆動部３０にそれぞれ出力することにより、制御を行う。
　このような表示装置１は、例えば、カメラ等の電子ビューファインダに適用することができる。また、例えば、ＡＲ（拡張現実：Augmented Reality）やＶＲ（仮想現実：Virtual Reality）等に使用するディスプレイに適用することもできる。
　［画素の構成］
　図２は、本開示の実施の形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。同図の画素１００は、表示素子１０１と、ＭＯＳトランジスタ１０２乃至１０５と、キャパシタ１０７および１０８とを備える。ＭＯＳトランジスタ１０２乃至１０５には、ｐチャネルＭＯＳトランジスタを使用することができる。画素１００には、信号線ＷＳ、ＡＺおよびＤＳならびに駆動信号線ＰＩＸが配線される。信号線ＷＳ、ＡＺおよびＤＳは信号線１１を構成し、駆動信号線ＰＩＸは駆動信号線１２を構成する。
　信号線ＷＳ、ＡＺおよびＤＳは、画素１００の制御信号を伝達する信号線である。この信号線ＷＳ、ＡＺおよびＤＳは、ＭＯＳトランジスタのゲートに配線されてＭＯＳトランジスタの制御信号を伝達する。信号線ＷＳ、ＡＺおよびＤＳを介してＭＯＳトランジスタの閾値電圧を超える電圧（以下、オン電圧と称する）をゲートに印加することにより、ＭＯＳトランジスタのドレインおよびソース間を導通状態にすることができる。駆動信号線ＰＩＸは、画素１００の駆動信号を伝達する信号線である。また、駆動信号線ＰＩＸは、駆動信号のほかに初期化信号の伝達にも使用される。この初期化信号は、画素回路を初期化する信号である。また、画素１００には、電源線Ｖｄｄ、接地線および電流排出線Ｖｉｎｉが配線される。電源線Ｖｄｄは、画素１００に電源（電源電圧Ｖｄｄ）を供給する配線である。接地線は、画素１００の基準電位である接地電位を供給する配線である。電流排出線Ｖｉｎｉは、後述するＭＯＳトランジスタ１０４による電流が排出される配線である。
　表示素子１０１のカソードは接地され、アノードはＭＯＳトランジスタ１０３のドレインおよびＭＯＳトランジスタ１０４のソースに接続される。ＭＯＳトランジスタ１０４のドレインは電流排出線Ｖｉｎｉに接続され、ゲートは信号線ＡＺに接続される。ＭＯＳトランジスタ１０３のゲートはＭＯＳトランジスタ１０５のドレインおよびキャパシタ１０７の一端に接続され、ソースはキャパシタ１０７の他の一端、キャパシタ１０８の一端およびＭＯＳトランジスタ１０２のドレインに接続される。キャパシタ１０８の他の一端およびＭＯＳトランジスタ１０２のソースは、電源線Ｖｄｄに共通に接続される。ＭＯＳトランジスタ１０２のゲートは、信号線ＤＳに接続される。ＭＯＳトランジスタ１０５のゲートは信号線ＷＳに接続され、ソースは駆動信号線ＰＩＸに接続される。
　表示素子１０１は、有機ＥＬによる発光素子である。この表示素子１０１は、順方向に電流を流すことにより発光させることができ、電流に応じた輝度にすることができる。
　キャパシタ１０７は、ＭＯＳトランジスタ１０３のゲートおよびソースの間に接続され、駆動信号を保持するキャパシタである。キャパシタ１０８は、キャパシタ１０７に駆動信号が保持される際に、ＭＯＳトランジスタ１０３のソースの電位の変動を防止するキャパシタである。このキャパシタ１０８は、キャパシタ１０７より大きな静電容量に構成されることにより、ＭＯＳトランジスタ１０３のソースの電位の変動を防止することができる。
　ＭＯＳトランジスタ１０５は、信号線ＷＳにより伝達される制御信号により制御されて、駆動信号線ＰＩＸにより伝達される駆動信号をキャパシタ１０７に印加するトランジスタである。駆動信号がキャパシタ１０７に印加されてキャパシタ１０７が充電されることにより駆動信号が画素１００に保持される。これにより、駆動信号の書込みが行われる。
　ＭＯＳトランジスタ１０３は、キャパシタ１０７に保持された電圧に応じた電流を表示素子１０１に流すトランジスタである。
　ＭＯＳトランジスタ１０２は、信号線ＤＳにより伝達される制御信号により制御されて、表示素子１０１の発光および非発光を制御するトランジスタである。
　ＭＯＳトランジスタ１０４は、表示素子１０１の発光を防止するトランジスタである。このＭＯＳトランジスタ１０４は、駆動信号の書込みの際に導通状態となる。これにより、ＭＯＳトランジスタ１０３からの電流が表示素子１０１を迂回して電流排出線Ｖｉｎｉに流れることとなり、表示素子１０１の発光を防ぐことができる。
　同図の画素１００の駆動は、次のように行うことができる。まず、駆動信号線ＰＩＸに初期化信号を印加する。この初期化信号は、初期化電圧Ｖｏｆｓを印加する信号である。次に、信号線ＷＳ、ＡＺおよびＤＳにオン信号を印加してＭＯＳトランジスタ１０５、１０４および１０２を導通させる。これにより、キャパシタ１０７が電源電圧および初期化電圧Ｖｏｆｓの差分に相当する電圧に充電される。このキャパシタ１０７の電圧によりＭＯＳトランジスタ１０３が導通することとなるが、ＭＯＳトランジスタ１０４が導通状態のため、表示素子１０１は非発光となる。
　次に、信号線ＷＳおよびＤＳへのオン信号の印加を順に停止する。キャパシタ１０７に充電された電圧により、ＭＯＳトランジスタ１０３は導通状態を継続する。この際、ＭＯＳトランジスタ１０３の電流は、キャパシタ１０８を充電しながら流れることとなる。一方、キャパシタ１０７は、自己放電により充電電圧が徐々に低下する。その後、キャパシタ１０７の充電電圧がＭＯＳトランジスタ１０３の閾値電圧Ｖｔｈに達すると、ＭＯＳトランジスタ１０３が非導通の状態に移行する。これにより、キャパシタ１０７にＭＯＳトランジスタ１０３の閾値電圧Ｖｔｈを保持させることができる。この際、キャパシタ１０８は、ＭＯＳトランジスタ１０３を介して充電された電圧が保持される。すなわち、直列に接続されたキャパシタ１０７および１０８は、ＭＯＳトランジスタ１０３のゲートの電圧および電源電圧Ｖｄｄの差分の電圧に充電される。これにより、画素１００の初期化を行うことができる。
　次に、駆動信号線ＰＩＸに駆動信号を印加する。この駆動信号により駆動電圧Ｖｓｉｇが画素１００に印加される。次に、信号線ＷＳからオン信号を印加する。ＭＯＳトランジスタ１０５が再度導通し、キャパシタ１０７および１０８に駆動電圧Ｖｓｉｇが印加されて充電される。これにより、キャパシタ１０７はＶｔｈにＶｓｉｇが重畳された電圧（Ｖｔｈ＋Ｖｓｉｇ）に充電される。これにより、画素１００の書込みを行うことができる。その後、信号線ＷＳへのオン信号の印加を停止する。
　次に、信号線ＤＳにオン信号を印加する。これにより、ＭＯＳトランジスタ１０２が導通してキャパシタ１０８が放電される。一方、キャパシタ１０７には、上述のようにＶｔｈ＋Ｖｓｉｇが印加された状態であるため、ＭＯＳトランジスタ１０３にはＶｓｉｇに応じた電流が流れる。次に、信号線ＡＺへのオン信号の印加を停止する。ＭＯＳトランジスタ１０４が非導通の状態に移行し、ＭＯＳトランジスタ１０４に流れていた電流が表示素子１０１に流れて、表示素子１０１が発光を開始する。
　このように、初期化によりキャパシタ１０７にＭＯＳトランジスタ１０３の閾値電圧Ｖｔｈを保持させ、書込みによりキャパシタ１０７にＶｔｈ＋Ｖｓｉｇを印加して、表示素子１０１を発光させることができる。画素１００毎のＭＯＳトランジスタ１０３の閾値電圧Ｖｔｈがばらつく場合であっても、初期化により閾値電圧Ｖｔｈのばらつきを吸収することができ、各画素１００の輝度を均一にすることができる。
　以上の駆動を全ての行の画素１００に対して順に行うことにより１つの画像を表示することができる。
　［水平駆動部の構成］
　図３は、本開示の実施の形態に係る水平駆動部の構成例を示す図である。同図は、水平駆動部３０の構成例を模式的に表す図である。同図の水平駆動部３０は、ＤＡＣ３１と、増幅回路３２と、出力選択部３３と、帰還選択部３４とを備える。このＤＡＣ３１、増幅回路３２、出力選択部３３および帰還選択部３４は、チャネル毎に配置される。すなわち、ＤＡＣ３１、増幅回路３２、出力選択部３３および帰還選択部３４は、チャネル数に等しい数だけ配置される。
　ＤＡＣ３１は、信号線４２を介して制御部４０が出力したデジタルの画像信号をアナログの信号（駆動信号）に変換する。変換後の駆動信号は、信号線３９を介して増幅回路３２に対して出力される。
　増幅回路３２は、ＤＡＣ３１から入力された駆動信号と後述する帰還選択部３４および帰還路３８を介して帰還された駆動信号とに基づいて駆動信号を調整する。具体的には、増幅回路３２は、ＤＡＣ３１から入力された駆動信号を基準駆動信号とし、この基準駆動信号と帰還選択部３４および帰還路３８により帰還された駆動信号との差分に基づいて駆動信号を調整する。この調整した駆動信号を出力選択部３３に対して出力する。この際、増幅回路３２は、チャネルに含まれる複数の駆動信号線１２毎に調整した駆動信号を出力する。増幅回路３２の構成の詳細については後述する。
　出力選択部３３は、制御部４０からの制御信号に基づいて駆動信号線１２を選択するものである。この出力選択部３３は、書込みの際にチャネルに配置された駆動信号線１２のうちの１つを選択し、増幅回路３２と接続する。一方、画素１００の初期化の際には、チャネルに配置された全ての駆動信号線１２を増幅回路３２に接続する。このように、出力選択部３３は、増幅回路３２の複数の出力および複数の駆動信号線１２を１対１に対応させて、それぞれを個別に接続して駆動信号を伝達させることができる。出力選択部３３の構成の詳細については後述する。
　帰還選択部３４は、出力選択部３３と同様に、制御部４０からの制御信号に基づいて駆動信号線１２を選択するものである。この帰還選択部３４は、書込みの際にチャネルに配置された駆動信号線１２のうちの１つを選択し、選択した駆動信号線１２に出力されて伝達される駆動信号を増幅回路３２の入力に帰還する。なお、画素１００の初期化の際には、チャネルに配置された全ての駆動信号線１２を選択して駆動信号を増幅回路３２の入力に帰還する。なお、帰還選択部３４は、帰還路３８を介して駆動信号を増幅回路３２の入力に帰還する。帰還路３８は、帰還選択部３４の出力と増幅回路３２の入力との間に配置された信号線により構成することができる。帰還選択部３４の構成の詳細については後述する。
　なお、同図の駆動信号線１２、増幅回路３２、出力選択部３３、帰還選択部３４および帰還路３８は、表示素子駆動回路を構成する。帰還選択部３４および帰還路３８は、帰還回路を構成する。
　［駆動回路の構成］
　図４は、本開示の第１の実施の形態に係る表示素子駆動回路の構成例を示す図である。同図は、図３において説明した増幅回路３２、出力選択部３３、帰還選択部３４および帰還路３８の構成例を表す回路図である。
　同図の増幅回路３２は、誤差増幅部３２１および複数の出力部３２２により構成される。誤差増幅部３２１は、反転入力および非反転入力と２つの反転出力を備える。ＤＡＣ３１からの基準駆動信号を伝達する信号線３９は非反転入力に接続され、帰還路３８は反転入力に接続される。２つの反転出力は、所定のバイアス電圧が重畳されたハイサイドおよびローサイドの反転出力に対応する。同図においては、ハイサイド出力が配線３２９に接続され、ローサイド出力が配線３２８に接続される。誤差増幅部３２１は、基準駆動信号および帰還路３８により帰還された駆動信号の差分を増幅し、２つの反転出力から出力部３２２に供給する。例えば、誤差増幅部３２１は、基準駆動信号および帰還路３８により帰還された駆動信号の差分を増幅して基準駆動信号に重畳することにより駆動信号を調整する。この調整された駆動信号が複数の出力部３２２にそれぞれ出力される。
　出力部３２２は、ＭＯＳトランジスタ３５１およびＭＯＳトランジスタ３６１による相補型回路により構成されたバッファ回路である。ＭＯＳトランジスタ３５１およびＭＯＳトランジスタ３６１には、それぞれｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ３５１およびＭＯＳトランジスタ３６１はソース接地回路となっており、出力部３２２は反転バッファ回路に構成される。ＭＯＳトランジスタ３５１のソースは電源線Ｖｄｄに接続され、ゲートは配線３２９に接続される。ＭＯＳトランジスタ３５１のドレインは、後述する出力選択部３３のスイッチ３７１に接続される。ＭＯＳトランジスタ３６１のソースは接地され、ゲートは配線３２８に接続される。ＭＯＳトランジスタ３６１のドレインは、出力選択部３３のスイッチ３７２に接続される。このような構成の出力部３２２がチャネルに配置された駆動信号線１２と同数配置される。
　複数の出力部３２２のＭＯＳトランジスタ３５１のゲートは配線３２９に共通に接続され、複数の出力部３２２のＭＯＳトランジスタ３６１のゲートは配線３２８に共通に接続される。一方、複数の出力部３２２のＭＯＳトランジスタのドレインおよびＭＯＳトランジスタのドレインは、複数の駆動信号線１２と１対１に対応し、それぞれスイッチ３７１および３７２を介して対応する駆動信号線１２に接続される。このように、複数の出力部３２２の入力は誤差増幅部３２１に共通に接続され、複数の出力部３２２の出力は複数の駆動信号線１２にそれぞれ接続される。
　なお、出力部３２２の構成は、この例に限定されない。例えば、ＭＯＳトランジスタ３５１および３６１をドレイン接地回路とした出力部３２２を使用することもできる。また、ＭＯＳトランジスタ３５１および３６１の何れか一方を抵抗負荷等に置き換えることもできる。なお、ＭＯＳトランジスタ３５１および３６１は、請求の範囲に記載のトランジスタの一例である。電源線Ｖｄｄおよび接地線は、請求の範囲に記載の電源線の一例である。
　出力選択部３３は、１対１に対応する複数の出力部３２２と複数の駆動信号線１２との間をそれぞれ導通させる複数のスイッチにより構成される。同図の左端に配置された出力部３２２に接続される部分の出力選択部３３を例に挙げて説明すると、スイッチ３７１はＭＯＳトランジスタ３５１のドレインと駆動信号線１２のうち上端に配置された信号線との間に配置され、スイッチ３７２はＭＯＳトランジスタ３６１のドレインと駆動信号線１２の上端の信号線との間に配置される。このスイッチ３７１および３７２を導通させることにより、出力部３２２と駆動信号線１２の上端の信号線との間が電気的に接続される。これにより、出力選択部３３による複数の出力部３２２および複数の駆動信号線１２の選択を行うことができる。この選択された出力部３２２に対し、選択された駆動信号線１２に調整された駆動信号を出力させることができる。
　スイッチ３７１および３７２を非導通の状態にすると、出力部３２２と駆動信号線１２の上端の信号線との間が遮断される。また、この際、左端の出力部３２２においてＭＯＳトランジスタ３５１のドレインおよびＭＯＳトランジスタ３６１のドレインの間が非導通の状態になる。出力選択部３３により選択されていない出力部３２２の消費電力を低減することができる。このように、出力選択部３３は、駆動信号線１２毎にスイッチ３７１および３７２が配置される。後述するように、スイッチ３７１および３７２には、制御信号により導通および非導通の状態を切り替えるアナログスイッチ等の半導体素子を使用することができる。
　帰還選択部３４は、複数のスイッチ３７３により構成される。この複数のスイッチ３７３は、複数の駆動信号線１２に１対１に対応して配置され、一端が対応する複数の駆動信号線１２にそれぞれ接続される。複数のスイッチ３７３の他端は、帰還路３８に共通に接続される。このように、帰還選択部３４は、複数の駆動信号線１２を選択して帰還路３８に接続することができる。スイッチ３７１においても、スイッチ３７１および３７２と同様に、アナログスイッチ等の半導体素子を使用することができる。
　出力選択部３３および帰還選択部３４は、複数の駆動信号線１２のうち同一の駆動信号線１２を選択し、スイッチ３７１および３７２ならびにスイッチ３７３を導通させる。これにより、出力部３２２から駆動信号が出力された駆動信号線１２を伝達する駆動信号が帰還路３８を介して誤差増幅部３２１の反転入力に帰還される。スイッチ３７３は、スイッチ３７１および３７２と駆動信号線１２との接続点より表示パネル１０寄りの位置において駆動信号線１２に接続されるため、スイッチ３７１および３７２が帰還経路に含まれることとなる。スイッチ３７１および３７２には駆動信号に基づく電流が流れるため、スイッチ３７１および３７２のインピーダンスによる電圧降下を生じる。このため、駆動信号線１２に印加される電圧が低下し、基準駆動信号と駆動信号線１２に印加される駆動信号とは異なる電圧になる。
　しかし、スイッチ３７１および３７２を帰還経路内に配置することにより、スイッチ３７１および３７２による電圧降下を補償することができる。具体的には、基準駆動信号と駆動信号線１２を伝達する駆動信号との差分を誤差増幅部３２１により検出して駆動信号を調整することにより、スイッチ３７１および３７２における電圧降下を見込んだ電圧の駆動信号を出力部３２２から出力させる。これにより、スイッチ３７１および３７２による電圧降下が補償される。このように、駆動信号線１２の駆動信号を負帰還させることにより、スイッチ３７１および３７２における電圧降下に基づく誤差を軽減することができる。また、出力部３２２による電圧降下の影響も軽減することができる。なお、帰還路３８には殆ど電流が流れないため、帰還選択部３４のスイッチ３７３のインピーダンスの影響は無視することができる。
　なお、出力選択部３３および帰還選択部３４は、複数の駆動信号線１２を選択することもできる。例えば、図２において説明した初期化信号を画素１００に印加する場合には、出力選択部３３は全ての出力部３２２および駆動信号線１２を選択してそれぞれの間を導通させることができる。同様に、帰還選択部３４は全ての駆動信号線１２を選択して帰還路３８との間を導通させることができる。また、出力選択部３３および帰還選択部３４は、全ての駆動信号線１２を非選択の状態にすることもできる。
　［誤差増幅器の構成］
　図５は、本開示の実施の形態に係る誤差増幅器の構成例を示す図である。同図は、誤差増幅部３２１の構成例を表す回路図である。同図の誤差増幅部３２１は、ＭＯＳトランジスタ３５２および３５３と、ＭＯＳトランジスタ３６２乃至３６７と、定電流源３８３乃至３８５と、バイアス回路３８６乃至３８８とを備える。ＭＯＳトランジスタ３５２および３５３には、ｐチャネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ３６２乃至３６７には、ｎチャネルＭＯＳトランジスタを使用することができる。
　ＭＯＳトランジスタ３６２のゲートは信号線３９に接続され、ＭＯＳトランジスタ３６３のゲートは帰還路３８に接続される。定電流源３８４は電源線ＶｄｄとＭＯＳトランジスタ３６２のドレインとの間に接続される。ＭＯＳトランジスタ３６２のドレインには、ＭＯＳトランジスタ３５２のソースがさらに接続される。定電流源３８５は電源線ＶｄｄとＭＯＳトランジスタ３６３のドレインとの間に接続される。ＭＯＳトランジスタ３６３のドレインには、ＭＯＳトランジスタ３５３のソースがさらに接続される。ＭＯＳトランジスタ３５２および３５３のゲートは、バイアス回路３８６の出力に共通に接続される。定電流源３８３はＭＯＳトランジスタ３６２のソースおよび接地線の間に接続され、ＭＯＳトランジスタ３６２のソースにはＭＯＳトランジスタ３６３のソースがさらに接続される。ＭＯＳトランジスタ３５２のドレインは、ＭＯＳトランジスタ３６４のドレイン、ＭＯＳトランジスタ３６５のゲートおよびＭＯＳトランジスタ３６７のゲートに接続される。
　ＭＯＳトランジスタ３６４のゲートおよびＭＯＳトランジスタ３６６のゲートは、バイアス回路３８７の出力に共通に接続される。ＭＯＳトランジスタ３６４のソースはＭＯＳトランジスタ３６５のドレインに接続され、ＭＯＳトランジスタ３６５のソースは接地される。ＭＯＳトランジスタ３５３のドレインは配線３２９に接続され、ＭＯＳトランジスタ３６６のドレインは配線３２８に接続される。バイアス回路３８８は、ＭＯＳトランジスタ３５３のドレインおよびＭＯＳトランジスタ３６６のドレインの間に接続される。ＭＯＳトランジスタ３６６のソースはＭＯＳトランジスタ３６７のドレインに接続され、ＭＯＳトランジスタ３６７のソースは接地される。
　同図の誤差増幅部３２１は、いわゆる折返しカスコード型の差動増幅回路により構成される例を表したものである。ＭＯＳトランジスタ３６２および３６３は差動対を構成する。ゲート接地回路に構成されたＭＯＳトランジスタ３５２および３５３は、それぞれＭＯＳトランジスタ３６２および３６３のドレインに接続されて折返しカスコード接続される。バイアス回路３８６は、ＭＯＳトランジスタ３５２および３５３のゲートにバイアス電圧を供給する回路である。
　ＭＯＳトランジスタ３６４乃至３６７は、いわゆる低電圧カスコードカレントミラー回路を構成し、ＭＯＳトランジスタ３５２および３５３の負荷を構成する回路である。誤差増幅部３２１の出力は、ＭＯＳトランジスタ３５３のドレインから取り出される。すなわち、ＭＯＳトランジスタ３５３のドレインにはバイアス回路３８８およびＭＯＳトランジスタ３６６のドレインがこの順に直列に接続される。バイアス回路３８８は、所定のバイアス電圧を生成する回路であり、ＭＯＳトランジスタ３５３のドレインに接続される配線３２９とＭＯＳトランジスタ３６６のドレインに接続される配線３２８との間にバイアス電圧分の電位差を付与する。この電位差を付与することにより、図４において説明したハイサイドおよびローサイドのＭＯＳトランジスタのゲートに誤差増幅部３２１の出力を接続することができ、増幅した駆動信号を供給することができる。
　［出力選択部および帰還選択部の構成］
　図６は、本開示の第１の実施の形態に係る出力選択部および帰還選択部の構成例を示す図である。同図は、図４において説明した出力選択部３３を構成するスイッチ３７１および３７２をアナログスイッチ３９１および３９２により構成し、帰還選択部３４を構成するスイッチ３７３をアナログスイッチ３９３により構成した回路である。このアナログスイッチ３９１乃至３９３は、それぞれ制御端子を備える。この制御端子にオン信号を印加することによりアナログスイッチ３９１乃至３９３を導通させることができる。これらアナログスイッチ３９１乃至３９３には、例えば、ＭＯＳトランジスタを使用することができる。この場合、制御端子にはゲートが該当することとなる。また、例えば、制御端子に印加された信号に基づいてＭＯＳトランジスタを駆動するゲート回路を備える構成にすることもできる。
　同図においては、複数の駆動信号線１２を駆動信号線ＰＩＸ１乃至ＰＩＸｎと記載する。なお、「ＰＩＸ」の後に付された１乃至ｎにより、複数の駆動信号線ＰＩＸを識別する。また、アナログスイッチ３９１乃至３９３の制御端子には、複数の信号線４２が接続される。同図においては、複数の信号線４２を選択信号線ＳＥＬ１乃至ＳＥＬｎと記載する。駆動信号線ＰＩＸと同様に、「ＳＥＬ」の後に付された１乃至ｎにより、複数の選択信号線ＳＥＬを識別する。
　駆動信号線ＰＩＸ乃至１ＰＩＸｎは、複数の出力部３２２および選択信号線ＳＥＬ１乃至ＳＥＬｎとそれぞれ１対１に対応する。すなわち、選択信号線ＳＥＬ１乃至ＳＥＬｎは、出力選択部３３および帰還選択部３４における駆動信号線１２（駆動信号線ＰＩＸ乃至１ＰＩＸｎ）の選択を制御する信号を伝達する信号線となる。選択信号線ＳＥＬ１乃至ＳＥＬｎのうちの１つを選択してオン信号を出力することにより、当該選択された選択信号線ＳＥＬに接続されたアナログスイッチ３９１乃至３９３が導通状態となる。これにより、選択された選択信号線ＳＥＬに対応する出力部３２２から対応する駆動信号線ＰＩＸに駆動信号が出力されるとともに、当該駆動信号線ＰＩＸの駆動信号が誤差増幅部３２１の入力に帰還される。なお、選択信号線ＳＥＬ１乃至ＳＥＬｎの信号は、制御部４０により生成される。
　［駆動方法］
　図７は、本開示の実施の形態に係る表示パネルの駆動の一例を示す図である。同図は、１つのチャネルにおけるＤＡＣ３１から出力される駆動信号、信号線４２（選択信号線ＳＥＬ１乃至ＳＥＬｎ）および駆動信号線１２（駆動信号線ＰＩＸ１乃至ＰＩＸｎ）の信号を表したタイミングチャートである。同図において、ＤＡＣ出力は、ＤＡＣ３１から出力される初期化信号および駆動信号を表す。ＳＥＬ１乃至ＳＥＬｎは、選択信号線ＳＥＬ１乃至ＳＥＬｎにより伝達される信号を表す。この信号における論理「１」の部分がオン信号を表す。ＰＩＸ１乃至ＰＩＸｎは、駆動信号線ＰＩＸ１乃至ＰＩＸｎにより伝達される駆動信号を表す。また、チャネルには第１から第ｍ（ｍ＝ｎ／３）の画素が順に配置され、各画素は３つの副画素により構成されるものと想定する。この場合、副画素が画素１００に該当することとなる。同図の「画素１」および「副画素１」は、それぞれ第１の画素および第１の副画素を表す。
　Ｔ０において、ＤＡＣ３１は初期化信号を出力し、制御部４０は選択信号線ＳＥＬ１乃至ＳＥＬｎにオン信号を出力する。これにより、駆動信号線ＰＩＸ１乃至ＰＩＸｎには、初期化電圧Ｖｏｆｓが印加される。
　Ｔ１において、ＤＡＣ３１は第１の画素における第１の副画素の駆動信号を出力し、制御部４０は選択信号線ＳＥＬ１にオン信号を出力する。これにより、駆動信号線ＰＩＸ１に第１の画素における第１の副画素の駆動電圧Ｖｓｉｇが印加される。
Ｔ２において、ＤＡＣ３１は第１の画素における第２の副画素の駆動信号を出力し、制御部４０は選択信号線ＳＥＬ２にオン信号を出力する。これにより、駆動信号線ＰＩＸ２に第１の画素における第２の副画素の駆動電圧Ｖｓｉｇが印加される。
　Ｔ３において、ＤＡＣ３１は第１の画素における第３の副画素の駆動信号を出力し、制御部４０は選択信号線ＳＥＬ３にオン信号を出力する。これにより、駆動信号線ＰＩＸ３に第１の画素における第３の副画素の駆動電圧Ｖｓｉｇが印加される。
　このように、Ｔ１乃至Ｔ３に表した駆動により、第１の画素の３つの副画素に対して駆動電圧の書込みを行うことができる。これを残りの第２の画素から第ｍの画素に対して行うことにより、１列分の画素１００の書込みを行うことができる。
　［駆動信号波形］
　図８は、本開示の実施の形態に係る駆動信号波形の一例を示す図である。同図におけるａは、１つの駆動信号線１２（駆動信号線ＰＩＸ１）に接続される増幅回路３２、出力選択部３３、帰還選択部３４および帰還路３８を簡略化して記載した回路図である。同図におけるａにおいて、抵抗４０１は出力選択部３３のインピーダンス（Ｒ）を表す。キャパシタ４０２は、駆動信号線１２の負荷容量（Ｃ）を表す。同図におけるｂは、ＤＡＣ３１から出力される駆動信号および駆動信号線ＰＩＸ１の駆動信号の波形を表したものである。
　同図におけるｂにおいて、実線は、本開示に基づく表示素子駆動回路における波形を表す。ＤＡＣ３１が駆動信号（Ｖｓｉｇ）を出力すると、駆動信号線ＰＩＸ１の電圧はランプ状に上昇してＶｓｉｇに達する。増幅回路３２の作用により、駆動信号線ＰＩＸ１の電圧とＤＡＣ３１から入力された駆動信号（基準駆動信号）との差分に応じた電圧が出力されるためである。駆動信号線ＰＩＸ１におけるセトリング時間（Ｔｓ）は、増幅回路３２のスルーレートに応じた値に短縮することができる。
　一方、同図におけるｂの点線は従来の表示素子駆動回路における波形を表す。具体的には、同図におけるａにおいて、帰還路３８が増幅回路３２の出力と出力選択部３３との間に結線された場合（同図におけるａの点線により表された経路に結線された場合）の波形を表したものである。出力選択部３３のインピーダンスの影響により、駆動信号線ＰＩＸ１の電圧は、時定数（ＣおよびＲの積）に応じた指数関数状に上昇する。このため、セトリング時間が長くなる。増幅回路３２の出力部３２２に配置されるＭＯＳトランジスタの電流容量を増加することにより、セトリング時間を短縮を図る場合には、大型のＭＯＳトランジスタを配置する必要が生じて増幅回路３２の専有面積が増加する問題が生じる。
　また、従来の表示素子駆動回路において、インピーダンスを低下させるため出力選択部３３のスイッチ３７１等を大型化した場合においても、増幅回路３２の占有面積の増加を招くこととなる。大型化したスイッチ３７１では、使用するＭＯＳトランジスタの接合容量が増加してシグナルフィードスルーを生じ駆動電圧が変動する。また、大型化したスイッチ３７１では、チャネル領域が大きくなり、チャージインジェクションが増加するため、同様に駆動電圧が変動して精度が低下することとなる。
　これに対し、出力選択部３３を帰還経路に配置して出力選択部３３のインピーダンスによる電圧降下を補償することにより、出力部３２２に配置されるＭＯＳトランジスタの大型化等を行うことなくセトリング時間を短縮することができる。表示パネル１０が高解像度化した場合であっても、単位時間における画面の表示回数であるフレーム周波数を低くすることなく、表示を行うことができる。また、図４において説明したように、スイッチ３７１および３７２をＭＯＳトランジスタのドレインおよび駆動信号線１２の間に配置し、出力選択部３３により選択されていない出力部３２２に流れる電流（バイアス電流）を遮断することにより、低消費電力化することもできる。
　以上説明したように、本開示の第１の実施の形態の表示素子駆動回路は、複数の出力部３２２を備える増幅回路３２と複数の駆動信号線１２とを備え、この複数の出力部３２２および駆動信号線１２を選択して導通させる出力選択部３３を備える。また、出力選択部３３により選択された駆動信号線１２により伝達される駆動信号を増幅回路３２の入力に帰還する帰還回路が配置されて、駆動信号が増幅回路３２により調整される。これにより、出力選択部３３のインピーダンスの影響を軽減することができ、駆動信号線１２における駆動信号のセトリング時間を短縮することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態の表示素子駆動回路は、出力部３２２のＭＯＳトランジスタと駆動信号線１２との間にスイッチ３７１等を配置していた。これに対し、本開示の第２の実施の形態の表示素子駆動回路は、出力部３２２のＭＯＳトランジスタと電源線Ｖｄｄ等との間にスイッチを配置する点で、上述の第１の実施の形態と異なる。
　［駆動回路の構成］
　図９は、本開示の第２の実施の形態に係る表示素子駆動回路の構成例を示す図である。同図の出力部３２２および出力選択部３３は、以下の点で、図４において説明した出力部３２２および出力選択部３３と異なる。スイッチ３７１は、ＭＯＳトランジスタ３５１のソースおよび電源線Ｖｄｄの間に接続される。スイッチ３７２は、ＭＯＳトランジスタ３６１のソースおよび接地の間に接続される。
　スイッチ３７１は一端が電源線Ｖｄｄに接続され、スイッチ３７２は一端が接地される。このため、図４におけるスイッチ３７１および３７２のようにフローティング状態とならず、制御信号の入力を簡便化することができる。
　これ以外の表示素子駆動回路の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第２の実施の形態の表示素子駆動回路は、出力部３２２のＭＯＳトランジスタと電源線Ｖｄｄや接地線との間にスイッチ３７１等を配置することにより、簡便な手段によりスイッチ３７１等の制御信号を入力することができる。これにより、表示素子駆動回路を簡略化することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態の表示素子駆動回路は、出力部３２２のＭＯＳトランジスタと駆動信号線１２との間にスイッチ３７１等を配置していた。これに対し、本開示の第３の実施の形態の表示素子駆動回路は、出力部３２２のＭＯＳトランジスタのゲート側にスイッチを配置する点で、上述の第１の実施の形態と異なる。
　［駆動回路の構成］
　図１０は、本開示の第３の実施の形態に係る表示素子駆動回路の構成例を示す図である。同図の出力部３２２および出力選択部３３は、以下の点で、図４において説明した出力部３２２および出力選択部３３と異なる。同図の出力選択部３３は、スイッチ３７１および３７２の代わりにスイッチ３７４および３７５を備える。スイッチ３７４は、配線３２９および電源線Ｖｄｄを切り替えてＭＯＳトランジスタ３５１のゲートに接続する。スイッチ３７５は、配線３２８および接地を切り替えてＭＯＳトランジスタ３６１のゲートに接続する。
　スイッチ３７４がＭＯＳトランジスタ３５１のゲートおよび配線３２９を接続する場合には、ＭＯＳトランジスタ３５１は、誤差増幅部３２１から入力された駆動信号をドレインに接続された駆動信号線１２に出力する。一方、スイッチ３７４がＭＯＳトランジスタ３５１のゲートおよび電源線Ｖｄｄを接続する場合には、ＭＯＳトランジスタ３５１は、非導通の状態となる。スイッチ３７５においても同様に、ＭＯＳトランジスタ３６１のゲートの接続先を配線３２８および接地線に切り替えることにより、ＭＯＳトランジスタの動作を切り替えることができる。ＭＯＳトランジスタのドレインには駆動信号が流れるため、図４におけるスイッチ３７１および３７２は比較的電流容量が大きなスイッチを使用する必要がある。これに対し、スイッチ３７４および３７５には比較的小型のスイッチを採用することができる。定常時においてＭＯＳトランジスタのゲートを流れる電流は微少なためである。
　これ以外の表示素子駆動回路の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第３の実施の形態の表示素子駆動回路は、出力選択部３３のスイッチを小型化することができ、表示素子駆動回路を簡略化することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態の表示素子駆動回路は、出力部３２２のＭＯＳトランジスタと駆動信号線１２との間にスイッチ３７１等を配置していた。これに対し、本開示の第４の実施の形態の表示素子駆動回路は、出力部３２２と駆動信号線１２との間にスイッチを配置する点で、上述の第１の実施の形態と異なる。
　［駆動回路の構成］
　図１１は、本開示の第４の実施の形態に係る表示素子駆動回路の構成例を示す図である。同図の出力部３２２および出力選択部３３は、以下の点で、図４において説明した出力部３２２および出力選択部３３と異なる。同図の出力部３２２および出力選択部３３は、ＭＯＳトランジスタ３５１のドレインおよびＭＯＳトランジスタ３６１のドレインがスイッチ３７６の一端に共通に接続され、スイッチの他の一端が駆動信号線１２に接続される。すなわち、スイッチ３７６は、出力部３２２および駆動信号線１２の間に配置される。
　スイッチ３７１および３７２の代わりにスイッチ３７６を使用して出力選択部３３を構成することができため、出力選択部３３を簡略化することができる。
　これ以外の表示素子駆動回路の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第４の実施の形態の表示素子駆動回路は、出力選択部３３におけるスイッチを削減することにより、表示素子駆動回路を簡略化することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態の表示素子駆動回路は、全ての出力部３２２が駆動信号線１２に接続されていた。これに対し、本開示の第５の実施の形態の表示素子駆動回路は、駆動信号線１２に接続されない出力部をさらに備える点で、上述の第１の実施の形態と異なる。
　［駆動回路の構成］
　図１２は、本開示の第５の実施の形態に係る表示素子駆動回路の構成例を示す図である。増幅回路３２は、ダミー出力部３２３をさらに備える点で、図４において説明した増幅回路３２と異なる。ダミー出力部３２３は、ドレイン同士が接続されたＭＯＳトランジスタ３５４およびＭＯＳトランジスタ３６８により構成される。このＭＯＳトランジスタ３５４および３６８には、それぞれｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ３５４およびＭＯＳトランジスタ３６８のゲートおよびソースの配線はＭＯＳトランジスタ３５１および３６１と同様にすることができる。また、ＭＯＳトランジスタ３５４およびＭＯＳトランジスタ３６８のドレインは、帰還路３８にさらに接続される。
　ダミー出力部３２３は、出力選択部３３には接続されない。このため、帰還選択部３４等を介して駆動信号線１２に接続された場合には駆動信号が流れるものの、これ以外の時にはＭＯＳトランジスタ３５４および３６８にはバイアス電流のみが流れる。一方、ダミー出力部３２３は、スイッチ３７１等により切断されることなく誤差増幅部３２１の出力と帰還路３８との間に接続される。このため、ダミー出力部３２３により増幅回路３２の帰還経路を維持することができる。
　これに対し、出力部３２２は、スイッチ３７１および３７２により非導通の状態に切り替えられる。図４において説明した増幅回路３２において、駆動信号線１２に駆動信号を出力しない状態にすると、全てのスイッチ３７１および３７２が非導通の状態に制御される。このため、図４において説明した増幅回路３２では、帰還経路が途切れる状態を生じる。帰還経路が途切れると、誤差増幅部３２１の反転入力の電圧が非反転入力の電圧に追従しなくなり、誤差増幅部３２１が飽和して、電源電圧Ｖｄｄや接地電位に近い電圧を出力することとなる。この状態からスイッチ３７１等を導通させ、何れかの駆動信号線１２に駆動信号を出力する状態である定常時に遷移する際、誤差増幅部３２１の出力が定常時の出力電圧に復帰するための時間が必要となり、セトリング時間が長くなる。
　これ以外の表示素子駆動回路の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第５の実施の形態の表示素子駆動回路は、ダミー出力部３２３を配置して増幅回路３２の帰還経路の途絶を防ぐことができ、セトリング時間の増加を防止することができる。
　最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
　なお、本技術は以下のような構成もとることができる。
（１）複数の表示素子の駆動信号をそれぞれ伝達する複数の駆動信号線と、
　入力された基準駆動信号および前記駆動信号線を伝達する駆動信号の差分に基づいて駆動信号を調整する誤差増幅部と、前記複数の駆動信号線毎に配置されて前記調整された駆動信号を前記複数の駆動信号線にそれぞれ出力する複数の出力部とを備える増幅回路と、
　前記複数の駆動信号線から選択するとともに当該選択した駆動信号線に対応する前記出力部に対して前記選択した駆動信号線に前記調整された駆動信号を出力させる出力選択部と、
　前記駆動信号線に出力された調整された駆動信号を前記駆動信号線を伝達する駆動信号として前記誤差増幅部に帰還する帰還回路と
を具備する表示素子駆動回路。
（２）前記出力部は、トランジスタおよび前記トランジスタに給電する電源線を備える前記（１）に記載の表示素子駆動回路。
（３）前記出力選択部は、前記複数の出力部のトランジスタおよび前記駆動信号線の間にそれぞれ配置される複数のスイッチにより構成される前記（２）に記載の表示素子駆動回路。
（４）前記出力選択部は、前記複数の出力部のトランジスタおよび前記電源線の間にそれぞれ配置される複数のスイッチにより構成される前記（２）に記載の表示素子駆動回路。
（５）前記出力選択部は、前記複数の出力部のトランジスタの制御端子への前記調整された駆動信号の入力をそれぞれ制御する複数のスイッチにより構成される前記（２）に記載の表示素子駆動回路。
（６）前記出力選択部は、前記複数の出力部および前記複数の駆動信号線の間にそれぞれ配置される複数のスイッチにより構成される前記（１）または（２）の何れかに記載の表示素子駆動回路。
（７）前記帰還回路は、前記複数の駆動信号線のうち前記調整された駆動信号が出力される駆動信号線を選択する帰還選択部と前記帰還選択部により選択された駆動信号線により伝達される駆動信号を前記誤差増幅部に伝達する帰還路とを備える前記（１）から（６）の何れかに記載の表示素子駆動回路。
（８）前記増幅回路は、前記調整された駆動信号を前記誤差増幅器に帰還させるダミー出力部をさらに備える前記（１）から（７）の何れかに記載の表示素子駆動回路。
（９）複数の表示素子と、
　前記複数の表示素子の駆動信号をそれぞれ伝達する複数の駆動信号線と、
　入力された基準駆動信号および前記駆動信号線を伝達する駆動信号の差分に基づいて駆動信号を調整する誤差増幅部と、前記複数の駆動信号線毎に配置されて前記調整された駆動信号を前記複数の駆動信号線にそれぞれ出力する複数の出力部とを備える増幅回路と、
　前記複数の駆動信号線から選択するとともに当該選択した駆動信号線に対応する前記出力部に対して前記選択した駆動信号線に前記調整された駆動信号を出力させる出力選択部と、
　前記駆動信号線に出力された調整された駆動信号を前記駆動信号線を伝達する駆動信号として前記誤差増幅部に帰還する帰還回路と
を具備する表示装置。
　１　表示装置
　１０　表示パネル
　１２　駆動信号線
　２０　垂直駆動部
　３０　水平駆動部
　３１　ＤＡＣ
　３２　増幅回路
　３３　出力選択部
　３４　帰還選択部
　３８　帰還路
　４０　制御部
　５０　基準電圧生成部
　１００　画素
　１０１　表示素子
　１０２～１０５、３５１～３５４、３６１～３６８　ＭＯＳトランジスタ
　１０７、１０８、３８１、３８２　キャパシタ
　３２１　誤差増幅部
　３２２　出力部　３２３　ダミー出力部
　３７１～３７６　スイッチ
　３８３～３８５　定電流源
　３８６～３８８　バイアス回路
　３９１～３９３　アナログスイッチ

Claims (9)

  1. 　複数の表示素子の駆動信号をそれぞれ伝達する複数の駆動信号線と、
    　入力された基準駆動信号および前記駆動信号線を伝達する駆動信号の差分に基づいて駆動信号を調整する誤差増幅部と、前記複数の駆動信号線毎に配置されて前記調整された駆動信号を前記複数の駆動信号線にそれぞれ出力する複数の出力部とを備える増幅回路と、
    　前記複数の駆動信号線から選択するとともに当該選択した駆動信号線に対応する前記出力部に対して前記選択した駆動信号線に前記調整された駆動信号を出力させる出力選択部と、
    　前記駆動信号線に出力された調整された駆動信号を前記駆動信号線を伝達する駆動信号として前記誤差増幅部に帰還する帰還回路と
    を具備する表示素子駆動回路。
  2. 　前記出力部は、トランジスタおよび前記トランジスタに給電する電源線を備える請求項１記載の表示素子駆動回路。
  3. 　前記出力選択部は、前記複数の出力部のトランジスタおよび前記駆動信号線の間にそれぞれ配置される複数のスイッチにより構成される請求項２記載の表示素子駆動回路。
  4. 　前記出力選択部は、前記複数の出力部のトランジスタおよび前記電源線の間にそれぞれ配置される複数のスイッチにより構成される請求項２記載の表示素子駆動回路。
  5. 　前記出力選択部は、前記複数の出力部のトランジスタの制御端子への前記調整された駆動信号の入力をそれぞれ制御する複数のスイッチにより構成される請求項２記載の表示素子駆動回路。
  6. 　前記出力選択部は、前記複数の出力部および前記複数の駆動信号線の間にそれぞれ配置される複数のスイッチにより構成される請求項１記載の表示素子駆動回路。
  7. 　前記帰還回路は、前記複数の駆動信号線のうち前記調整された駆動信号が出力される駆動信号線を選択する帰還選択部と前記帰還選択部により選択された駆動信号線により伝達される駆動信号を前記誤差増幅部に伝達する帰還路とを備える請求項１記載の表示素子駆動回路。
  8. 　前記増幅回路は、前記調整された駆動信号を前記誤差増幅器に帰還させるダミー出力部をさらに備える請求項１記載の表示素子駆動回路。
  9. 　複数の表示素子と、
    　前記複数の表示素子の駆動信号をそれぞれ伝達する複数の駆動信号線と、
    　入力された基準駆動信号および前記駆動信号線を伝達する駆動信号の差分に基づいて駆動信号を調整する誤差増幅部と、前記複数の駆動信号線毎に配置されて前記調整された駆動信号を前記複数の駆動信号線にそれぞれ出力する複数の出力部とを備える増幅回路と、
    　前記複数の駆動信号線から選択するとともに当該選択した駆動信号線に対応する前記出力部に対して前記選択した駆動信号線に前記調整された駆動信号を出力させる出力選択部と、
    　前記駆動信号線に出力された調整された駆動信号を前記駆動信号線を伝達する駆動信号として前記誤差増幅部に帰還する帰還回路と
    を具備する表示装置。
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