JP2014078890A - 増幅回路 - Google Patents

Abstract

【課題】クロストークの低減および／または消費電力の低減に有利な技術を提供する。
【解決手段】増幅回路１００は、第１入力端子に入力された信号と第２入力端子に入力された信号との間の電圧を増幅する差動増幅回路３０と、差動増幅回路３０から出力される信号に応じた信号を出力する複数の出力回路１０、２０と、複数の出力回路１０、２０のうち選択された出力回路を動作状態にさせることによって当該選択された出力回路の出力端子を駆動させ、それ以外の出力回路を非動作状態にさせるとともに当該それ以外の出力回路の出力端子をハイインピーダンス状態にさせる制御回路４０とを備える。
【選択図】 図１

Description

本発明は、増幅回路に関する。

特許文献１には、定電流源と、アンプ入力段と、レベルシフト段と、複数の出力回路とで構成されるマルチ出力アンプが記載されている。このマルチ出力アンプでは、複数の出力回路によって定電流源、アンプ入力段およびレベルシフト段が共有されており、これによりチップ面積の増大が抑えられている。

特開平５−２２６９４８公報

特許文献１に記載されたマルチ出力アンプでは、使用していない出力回路の動作を停止させない。したがって、使用していない出力回路に負荷が接続されている場合において、当該使用していない出力回路が使用中の出力回路に対してクロストークなどの影響を与える可能性がある。また、使用していない出力回路を動作させるためのバイアス電流により電力が消費される。

本発明は、上記の課題認識を契機としてなされたものであり、クロストークの低減および／または消費電力の低減に有利な技術を提供することを目的とする。

本発明の１つの側面は、増幅回路に係り、前記増幅回路は、第１入力端子に入力された信号と第２入力端子に入力された信号との間の電圧を増幅する差動増幅回路と、前記差動増幅回路から出力される信号に応じた信号を出力する複数の出力回路と、前記複数の出力回路のうち選択された出力回路を動作状態にさせることによって当該選択された出力回路の出力端子を駆動させ、それ以外の出力回路を非動作状態にさせるとともに当該それ以外の出力回路の出力端子をハイインピーダンス状態にさせる制御回路と、を備える。

本発明によれば、クロストークの低減および／または消費電力の低減に有利な技術が提供される。

第１実施形態の増幅回路の構成を示す図。 第１実施形態の増幅回路における複数の出力回路の第１の構成例を示す図。 第１実施形態の増幅回路における差動増幅回路の構成例を示す図。 第１実施形態の増幅回路における複数の出力回路の第２の構成例を示す図。 第１実施形態の増幅回路における複数の出力回路の第３の構成例を示す図。 第１実施形態の増幅回路における複数の出力回路の第４の構成例を示す図。 第２実施形態の増幅回路の構成を示す図。 第３実施形態の増幅回路の構成を示す図。 第４実施形態の増幅回路の構成を示す図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。なお、以下の説明および図面において、説明の簡単化のために、端子とそれに対応する信号とに同一の名称が与えられている。

図１には、本発明の第１実施形態の増幅回路１００の構成が示されている。増幅回路１００は、複数の出力端子Ｏ１、Ｏ２を有する差動増幅器として構成されている。増幅回路１００は、非反転入力端子（第１入力端子）ＩＮＰに入力される信号ＩＮＰと反転入力端子（第２入力端子）ＩＮＮに入力される信号ＩＮＮとの間の電圧を増幅した信号を複数の出力端子Ｏ１、Ｏ２のうち選択された出力端子から出力する。増幅回路１００は、差動増幅回路３０と、複数の出力回路１０、２０と、制御回路４０とを含む。

差動増幅回路３０は、非反転入力端子（第１入力端子）ＩＮＰに入力される信号ＩＮＰと反転入力端子（第２入力端子）ＩＮＮに入力される信号ＩＮＮを増幅して駆動信号ＢＰ、ＢＮを出力する。駆動信号ＢＰ、ＢＮは、複数の出力回路１０、２０を駆動するための信号である。複数の出力回路１０、２０の各々は、差動増幅回路３０から出力される駆動信号ＢＰ、ＢＮに応じた信号を出力する。ここで、出力回路１０は、駆動信号ＢＰ、ＢＮに応じた信号Ｏ１を出力端子Ｏ１から出力し、出力回路２０は、駆動信号ＢＰ、ＢＮに応じた信号Ｏ２を出力端子Ｏ２から出力する。

制御回路４０は、複数の出力回路１０、２０のうち選択された出力回路を動作状態にさせることによって当該選択された出力回路の出力端子を駆動させる。制御回路４０は、複数の出力回路１０、２０のうち選択された出力回路以外の出力回路（非選択の出力回路）を非動作状態にさせるとともに当該非選択の出力回路の出力端子をハイインピーダンス状態にさせる。複数の出力回路１０、２０のうち選択された出力回路の出力端子は、ローインピーダンス状態にされる。非選択の出力回路を非動作状態にさせるとともに当該非選択の出力回路の出力端子をハイインピーダンス状態にさせることにより、消費電力を低減し、また、非選択の出力回路から選択された出力回路へのクロストークの影響を低減することができる。

制御回路４０は、複数の出力回路１０、２０のうち動作状態にさせる出力回路および非動作状態にさせる出力回路を制御信号φ１、φ２によって制御する。ここで、出力回路の個数は、３以上であってもよい。制御回路４０は、複数の出力回路の全部または一部を選択状態にすることができ、複数の出力回路の一部を選択状態にする場合には、それ以外の出力回路を非選択状態にする。

制御回路４０は、複数の出力回路１０、２０の全部を非動作状態にさせるとともに当該非選択の出力回路の出力端子をハイインピーダンス状態にさせることができる。例えば、スタンバイ状態（例えば、入力端子ＩＮＰ、ＩＮＮに信号が与えられない状態）では、制御回路４０は、複数の出力回路１０、２０の全部を非動作状態にさせるとともに、それらの出力端子をハイインピーダンス状態にさせることが好ましい。このような制御により、消費電力を抑制することができる。

図２には、第１実施形態の増幅回路１００における複数の出力回路１０、２０の第１の構成例が示されている。出力回路１０は、スイッチＳ２１、Ｓ２２、Ｓ２３、Ｓ２４、ＰＭＯＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２３を含む。ＰＭＯＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２３は、出力端子Ｏ１を駆動する駆動素子である。出力回路１０の出力端子Ｏ１には、ＰＭＯＳトランジスタＭ２１のドレイン端子とＮＭＯＳトランジスタＭ２３のドレイン端子とが接続されている。ＰＭＯＳトランジスタＭ２１のソース端子には、電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭ２３のソース端子には、基準電位ＶＳＳが供給される。

スイッチＳ２１は、ＰＭＯＳトランジスタＭ２１のゲート端子と駆動信号ＢＰが供給されるノードとの間に接続されている。スイッチＳ２３は、ＮＭＯＳトランジスタＭ２３のゲート端子と駆動信号ＢＮが供給されるノードとの間に接続されている。スイッチＳ２１、Ｓ２３は、制御信号φ１により開閉を制御される。スイッチＳ２２は、ＰＭＯＳトランジスタＭ２１のゲート端子と電源電圧ＶＤＤとの間に接続され、スイッチＳ２４は、ＮＭＯＳトランジスタＭ２３のゲート端子と基準電圧ＶＳＳとの間に接続されている。スイッチＳ２２、Ｓ２４は、制御信号φ２により開閉を制御される。

出力回路２０は、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２８、ＰＭＯＳトランジスタＭ２２およびＮＭＯＳトランジスタＭ２４を含む。出力回路２０の出力端子Ｏ２には、ＰＭＯＳトランジスタＭ２２のドレイン端子とＮＭＯＳトランジスタＭ２４のドレイン端子とが接続されている。ＰＭＯＳトランジスタＭ２２のソース端子には、電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭ２４のソース端子には、基準電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＭ２２およびＮＭＯＳトランジスタＭ２４は、出力端子Ｏ２を駆動する駆動素子である。

スイッチＳ２５は、ＰＭＯＳトランジスタＭ２２のゲート端子と電源電圧ＶＤＤとの間に接続され、スイッチＳ２７は、ＮＭＯＳトランジスタＭ２４のゲート端子と基準電圧ＶＳＳとの間に接続されている。スイッチＳ２５、Ｓ２７は、制御信号φ１により開閉を制御される。スイッチＳ２６は、ＰＭＯＳトランジスタＭ２２のゲート端子と駆動信号ＢＰが供給されるノードとの間に接続されている。スイッチＳ２８は、ＮＭＯＳトランジスタＭ２４のゲート端子と駆動信号ＢＮが供給されるノードとの間に接続されている。スイッチＳ２６、Ｓ２８は、制御信号φ２により開閉を制御される。

この構成例では、各スイッチＳ２１−Ｓ２８は、それに供給される制御信号がハイレベルであるときにオンして導通状態になり、それに供給される制御信号がローレベルであるときにオフして非導通状態になる。この構成例では、出力回路１０、２０の個数が２つであり、それらの動作状態が排他的に制御される。また、この構成例では、制御信号φ１とφ２は、排他的にハイレベルになるように制御される。ただし、本発明は、より広い制御、即ち、複数の出力回路のうち選択された出力回路を動作状態にさせ、それ以外の出力回路（非選択の出力回路）を非動作状態にさせる制御に適用されうる。

この構成例では、制御信号φ１がハイレベルであるときは、制御信号φ２がローレベルとなる。このとき、スイッチＳ２１、スイッチＳ２３、スイッチＳ２５、スイッチＳ２７が導通状態となり、スイッチＳ２２、スイッチＳ２４、スイッチＳ２６、スイッチＳ２８が非導通状態となる。これにより、駆動信号ＢＰがＰＭＯＳトランジスタＭ２１のゲート端子に供給され、駆動信号ＢＮがＮＭＯＳトランジスタＭ２３のゲート端子に供給され、出力端子Ｏ１はローインピーダンスで駆動される。これに対して、ＰＭＯＳトランジスタＭ２２は、ゲート端子が電源電圧ＶＤＤになるためにオフ状態となり、ＮＭＯＳトランジスタＭ２４は、ゲート端子が基準電圧ＶＳＳになるためにオフ状態となる。よって、出力回路２０の出力端子Ｏ２はハイインピーダンス状態に制御され、また、出力回路２０は非動作状態に制御される。

同様に、制御信号φ２がハイレベルであるときには、制御信号φ１がローレベルとなり、出力端子Ｏ２はローインピーダンスで駆動される。また、このとき、出力端子Ｏ１はハイインピーダンス状態に制御され、出力回路１０は非動作状態に制御される。

図３には、第１実施形態の増幅回路１００における差動増幅回路３０の構成例が示されている。非反転入力端子（第１入力端子）ＩＮＰは、ＮＭＯＳトランジスタＭ３０１のゲート端子に接続され、反転入力端子（第２入力端子）ＩＮＮは、ＮＭＯＳトランジスタＭ３０２のゲート端子に接続されている。ＮＭＯＳトランジスタＭ３０１、Ｍ３０２によって差動入力回路が構成されている。この差動入力回路は、定電流源ＩＳ１で駆動される。定電流源ＩＳ２、ＩＳ３と、バイアス電圧ＢＰ２がゲート端子に印加されたＰＭＯＳトランジスタＭ３０３、Ｍ３０４と、ＮＭＯＳトランジスタＭ３０１、Ｍ３０２とは、差動入力電圧（ＩＮＰとＩＮＮとの間の電圧）に応じた電流演算を行う電流演算回路を構成する。バイアス電圧ＢＮ２がゲート端子に印加されたＮＭＯＳトランジスタＭ３０５、Ｍ３０６と、ＮＭＯＳトランジスタＭ３０５のドレイン端子がゲート端子に接続されたＮＭＯＳトランジスタＭ３０７、Ｍ３０８とは、カレントミラー回路を構成する。これらの差動入力回路、電流演算回路およびカレントミラー回路により、折り返しカスコード差動増幅回路が構成されている。

定電流源ＩＳ４、ＩＳ７と、ＮＭＯＳトランジスタＭ３０９、Ｍ３１０、Ｍ３１４と、図２に示された出力回路１０、２０のＮＭＯＳトランジスタＭ２３、Ｍ２４とにより、出力回路１０、２０に流れる電流値が設定される。同様に、定電流源ＩＳ５、ＩＳ６と、ＰＭＯＳトランジスタＭ３１１、Ｍ３１２、Ｍ３１３と、図２に示された出力回路１０、２０のＰＭＯＳトランジスタＭ２１、Ｍ２２とにより、出力回路１０、２０に流れる電流値が設定される。図３に示された差動増幅回路３０と、図２に示された回路とを接続することにより、ＡＢ級出力を有する差動増幅器が構成される。

図４には、第１実施形態の増幅回路１００における複数の出力回路１０、２０の第２の構成例が示されている。出力回路１０は、スイッチＳ４１、Ｓ４３、ＰＭＯＳトランジスタＭ４１およびＮＭＯＳトランジスタＭ４３を含む。出力端子Ｏ１には、ＰＭＯＳトランジスタＭ４１のドレイン端子とＮＭＯＳトランジスタＭ４３のドレイン端子とが接続される。ＰＭＯＳトランジスタＭ４１のゲート端子には、駆動信号ＢＰが供給される。ＮＭＯＳトランジスタＭ４３のゲート端子には、駆動信号ＢＮが供給される。ＰＭＯＳトランジスタＭ４１のソース端子と電源電圧ＶＤＤとの間には、スイッチＳ４１が接続されている。ＮＭＯＳトランジスタＭ４３のソース端子と基準電圧ＶＳＳとの間には、スイッチＳ４３が接続されている。スイッチＳ４１、Ｓ４３は、制御信号φ１により開閉を制御される。

出力回路２０は、スイッチＳ４２、Ｓ４４、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４４を含む。出力端子Ｏ２には、ＰＭＯＳトランジスタＭ４２のドレイン端子とＮＭＯＳトランジスタＭ４４のドレイン端子とが接続される。ＰＭＯＳトランジスタＭ４２のゲート端子には、駆動信号ＢＰが供給される。ＮＭＯＳトランジスタＭ４４のゲート端子には、駆動信号ＢＮが供給される。ＰＭＯＳトランジスタＭ４２のソース端子と電源電圧ＶＤＤとの間には、スイッチＳ４２が接続されている。ＮＭＯＳトランジスタＭ４４のソース端子と基準電圧ＶＳＳとの間には、スイッチＳ４４が接続されている。スイッチＳ４２、Ｓ４４は、制御信号φ２により開閉を制御される。

制御信号φ１がハイレベルであるときには、制御信号φ２がローレベルとなる。このとき、ＰＭＯＳトランジスタＭ４１のソース端子は電源電圧ＶＤＤとなり、ＮＭＯＳトランジスタＭ４３のソース端子は基準電圧ＶＳＳとなり、出力端子Ｏ１はローインピーダンスで駆動される。これに対して、ＰＭＯＳトランジスタＭ４２のソース端子およびＮＭＯＳトランジスタＭ４４のソース端子は電圧が不定となり、出力端子Ｏ２はハイインピーダンス状態に制御される。また、出力回路２０は非動作状態に制御される。

同様に、制御信号φ２がハイレベルであるときには、制御信号φ１がローレベルとなり、出力端子Ｏ２はローインピーダンスで駆動され、出力端子Ｏ１はハイインピーダンス状態に制御される。

図５には、第１実施形態の増幅回路１００における複数の出力回路１０、２０の第３の構成例が示されている。出力回路１０、２０は、図５（ａ）−（ｄ）のいずれかの構成を有しうる。図５（ａ）に示す例では、出力端子ＯＸには、ＰＭＯＳトランジスタＭ５１のドレイン端子とＮＭＯＳトランジスタＭ５２のドレイン端子とが接続されている。ＰＭＯＳトランジスタＭ５１のソース端子には、電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭ５２のソース端子には、基準電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＭ５１のゲート端子には、制御回路４０より、駆動電圧ＢＰが供給されるか、ＰＭＯＳトランジスタＭ５１をオフさせるための電圧が供給される。同様に、ＮＭＯＳトランジスタＭ５２のゲート端子には、制御回路４０より、駆動電圧ＢＮが供給されるか、ＮＭＯＳトランジスタＭ５２をオフ制御させるための電圧が供給される。ここで、出力端子ＯＸをローインピーダンスで駆動する例を挙げる。第１の例では、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２とが共にソース接地回路として使用される。第２の例では、ＰＭＯＳトランジスタＭ５１がソース接地回路として使用され、ＮＭＯＳトランジスタＭ５２が定電流源として使用される。第３の例では、ＮＭＯＳトランジスタＭ５２がソース接地回路として使用され、ＰＭＯＳトランジスタＭ５１が定電流源として使用される。

図５（ｂ）に示す例では、出力端子ＯＸには、ＮＭＯＳトランジスタＭ５３のソース端子とＮＭＯＳトランジスタＭ５４のドレイン端子とが接続されている。ＮＭＯＳトランジスタＭ５３のドレイン端子には電源電圧ＶＤＤ端子が供給され、ＮＭＯＳトランジスタＭ５４のソース端子には基準電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＭ５３のゲート端子は、制御回路４０より、駆動電圧ＢＰが供給されるか、ＮＭＯＳトランジスタＭ５３をオフさせるための電圧が供給される。ＮＭＯＳトランジスタＭ５４のゲート端子は、制御回路４０より、駆動電圧ＢＮが供給されるか、ＮＭＯＳトランジスタ５４をオフさせるための電圧が供給される。ここで、出力端子ＯＸをローインピーダンスで駆動する例としては、例えば、ＮＭＯＳトランジスタＭ５３がソースフォロア回路として使用され、ＮＭＯＳトランジスタＭ５４が定電流源として使用される例を挙げることができる。

図５（ｃ）に示す例では、出力端子ＯＸには、ＰＭＯＳトランジスタＭ５５のドレイン端子とＰＭＯＳトランジスタＭ５６のソース端子とが接続される。ＰＭＯＳトランジスタＭ５５のソース端子には電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＭ５６のドレイン端子には基準電圧ＶＳＳが供給される。ＰＭＯＳトランジスタＭ５５のゲート端子は、制御回路４０より、駆動電圧ＢＰが供給されるか、ＰＭＯＳトランジスタＭ５５をオフさせるための電圧が供給される。ＰＭＯＳトランジスタＭ５６のゲート端子は、制御回路４０より、駆動電圧ＢＮが供給されるか、ＰＭＯＳトランジスタＭ５６をオフさせるための電圧が供給される。ここで、出力端子ＯＸをローインピーダンスで駆動する例としては、例えば、ＰＭＯＳトランジスタＭ５５が定電流源として使用され、ＰＭＯＳトランジスタＭ５６がソースフォロア回路として使用される例を挙げることができる。

図５（ｄ）に示す例では、出力端子ＯＸには、ＮＭＯＳトランジスタＭ５７のソース端子とＰＭＯＳトランジスタＭ５８のソース端子とが接続されている。ＮＭＯＳトランジスタＭ５７のドレイン端子には電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＭ５８のドレイン端子には基準電圧ＶＳＳ端子が供給される。ＮＭＯＳトランジスタＭ５７のゲート端子は、制御回路４０より、駆動電圧ＢＰが供給されるか、ＮＭＯＳトランジスタＭ５７をオフさせるための電圧が供給される。ＰＭＯＳトランジスタＭ５８のゲート端子は、制御回路４０より、駆動電圧ＢＮが供給されるか、ＰＭＯＳトランジスタＭ５８をオフさせるための電圧が供給される。ここで、出力端子ＯＸをローインピーダンスで駆動する例としては、例えば、ＮＭＯＳトランジスタＭ５７とＰＭＯＳトランジスタＭ５８とが共にソースフォロア回路として使用される例を挙げることができる。

複数の出力回路１０、２０の回路構成は、上記の例に限定されるものではなく、他の種々の回路構成を採りうる。また、複数の出力回路１０、２０は、同一の回路構成を有してもよいし、互いに異なる回路構成を有してもよい。例えば、図５（ａ）と図５（ｂ）に示す回路構成の組み合わせにおいて、ＮＭＯＳトランジスタＭ５２、Ｍ５４を定電流源として使用し、ＰＭＯＳトランジスタＭ５１をソース接地回路とし、ＮＭＯＳトランジスタＭ５３をソースフォロア回路とすることができる。また、出力回路１０および出力回路２０に供給される駆動信号は、必ずしも共通のものでなくてもよい。図５（ａ）−（ｄ）では、定電流源が一段のＭＯＳトランジスタで構成されているが、カスコード接続された定電流源回路のように複数段のＭＯＳトランジスタで構成されてもよい。

図６には、第１実施形態の増幅回路１００における複数の出力回路１０、２０の第４の構成例が示されている。出力回路１０は、スイッチＳ６１、Ｓ６３、ＰＭＯＳトランジスタＭ６１およびＮＭＯＳトランジスタＭ６３を含む。出力端子Ｏ１には、スイッチＳ６１、Ｓ６３が接続されている。スイッチＳ６１、Ｓ６３は、制御信号φ１により開閉を制御される。スイッチＳ６１の他端には、ＰＭＯＳトランジスタＭ６１のドレイン端子が接続されている。ＰＭＯＳトランジスタＭ６１のソース端子には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＭ６１のゲート端子には、駆動信号ＢＰが供給される。スイッチＳ６３の他端には、ＮＭＯＳトランジスタＭ６３のドレイン端子が接続されている。ＮＭＯＳトランジスタＭ６３のソース端子には、基準電位ＶＳＳが供給される。ＮＭＯＳトランジスタＭ６３のゲート端子には、駆動信号ＢＮが供給される。

出力回路２０は、スイッチＳ６２、Ｓ６４、ＰＭＯＳトランジスタＭ６２およびＮＭＯＳトランジスタＭ６４を含む。出力端子Ｏ２には、スイッチＳ６２、Ｓ６４が接続されている。スイッチＳ６２、Ｓ６４は、制御信号φ２により開閉を制御される。スイッチＳ６２の他端には、ＰＭＯＳトランジスタＭ６２のドレイン端子が接続されている。ＰＭＯＳトランジスタＭ６２のソース端子には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＭ６２のゲート端子には、駆動信号ＢＰが供給される。スイッチＳ６４の他端には、ＮＭＯＳトランジスタＭ６４のドレイン端子が接続されている。ＮＭＯＳトランジスタＭ６４のソース端子には、基準電位ＶＳＳが供給される。ＮＭＯＳトランジスタＭ６４のゲート端子には、駆動信号ＢＮが供給される。

制御信号φ１がハイレベルであるときには、制御信号φ２がローレベルとなる。このとき、スイッチＳ６１とスイッチＳ６３とが導通状態となり、出力端子Ｏ１はローインピーダンスで駆動される。同時に、スイッチＳ６２とスイッチＳ６４とが非導通状態となり、出力端子Ｏ２はハイインピーダンス状態に制御される。また、出力回路２０は非動作状態に制御される、
同様に、制御信号φ２がハイレベルであるときには、制御信号φ１がローレベルとなり、出力端子Ｏ２はローインピーダンスで駆動される。また、出力端子Ｏ１はハイインピーダンス状態に制御され、出力回路１０は非動作状態に制御される。

以上のように、本発明の第１実施形態によれば、消費電力を低減し、また、非選択の出力回路から選択された出力回路へのクロストークの影響を低減することができる。

ところで、一般的に、スイッチを半導体素子で実現するには、スイッチの両端をＭＯＳトランジスタのドレイン端子とソース端子にする場合が多い。そして、ゲート端子に供給する電圧によってＭＯＳトランジスタのオン・オフを制御することによって該ＭＯＳトランジスタをスイッチとして機能させる。しかしながら、ＭＯＳトランジスタで構成されたスイッチでは、ゲート端子に供給される電圧が一定である場合には、スイッチが伝達すべき信号の電圧によってＭＯＳトランジスタのオン抵抗値が変動する。したがって、ＭＯＳトランジスタで構成されたスイッチでは、オン抵抗値の変動が回路全体の歪特性に悪影響を及ぼすことが多い。第１〜第３構成例（図２、図４、図５）の出力回路では、出力端子を駆動するトランジスタ（駆動素子）と出力端子との間に直列に接続されたスイッチが存在しない。したがって、スイッチを半導体素子で構成する場合にも、良好な歪特性を有しうる。

第１、第３構成例（図２、図５）の出力回路では、出力端子を構成するトランジスタ（駆動素子）のソース端子／ドレイン端子と電源電圧ＶＤＤ／基準電圧ＶＳＳとの間に直列に接続されたスイッチが存在しない。したがって、出力端子から大きな負荷電流が流れた際において、スイッチのオン抵抗による熱損失や、電圧効果の影響を抑えることが可能になる。

図７は、本発明の第２実施形態の増幅回路２００の構成を示す図である。増幅回路２００は、第１差動増幅器１００ａおよび第２差動増幅器１００ｂを含み、第１差動増幅器１００ａおよび第２差動増幅器１００ｂは、それぞれ第１実施形態の増幅回路１００によって構成されうる。第１差動増幅器１００ａの非反転入力端子ＩＮＰａ、反転入力端子ＩＮＮａ、複数の出力端子Ｏ１ａ、Ｏ２ａは、第１実施形態の増幅回路１００の非反転入力端子ＩＮＰ、反転入力端子ＩＮＮ、複数の出力端子Ｏ１、Ｏ２に対応する。また、第２差動増幅器１００ｂの非反転入力端子ＩＮＰｂ、反転入力端子ＩＮＮａ、複数の第２出力端子Ｏ１ｂ、Ｏ２ｂは、第１実施形態の増幅回路１００の非反転入力端子ＩＮＰ、反転入力端子ＩＮＮ、複数の出力端子Ｏ１、Ｏ２に対応する。

区別のために、第２差動増幅器１００ｂの差動増幅回路３０、複数の出力回路１０、２０、制御回路４０をそれぞれ第２差動増幅回路３０、複数の第２出力回路１０、２０、第２制御回路４０と呼ぶことにする。

増幅回路２００は、帰還増幅回路、より詳しくは負帰還増幅回路として構成されている。増幅回路２００は、入力端子ＩＮ１、ＩＮ２を有し、入力端子ＩＮ１に入力された信号と入力端子ＩＮ２に入力された信号との間の電圧を増幅した信号を複数の出力端子ＯＵＴ１、ＯＵＴ２のうち選択された出力端子から出力する。

入力端子ＩＮ１には、抵抗Ｒ１３の一端が接続されている。抵抗Ｒ１３の他端には、抵抗Ｒ３３の一端と、第１差動増幅器１００ａの非反転入力端子（第１入力端子）ＩＮＰａとが接続されている。抵抗Ｒ３３の他端には、基準電圧Ｖ１が供給される。入力端子ＩＮ２には、第２差動増幅器１００ｂの非反転入力端子（第３入力端子）ＩＮＰｂが接続されている。第２差動増幅器１００ｂの反転入力端子（第４入力端子）ＩＮＮｂと第２差動増幅器１００ｂの複数の第２出力端子Ｏ１ｂ、Ｏ２ｂとの間には、複数の第２スイッチＳ１１、Ｓ１２が接続されている。

第１差動増幅器１００ａの複数の出力端子Ｏ１ａ、Ｏ２ａと第１差動増幅器１００ａの反転入力端子（第２入力端子）ＩＮＮａとの間には、複数の帰還経路が設けられ、該複数の帰還経路にそれぞれ第１スイッチＳ１５、Ｓ１６が設けられている。第１差動増幅器１００ａの複数の出力回路のうち選択された出力回路の出力端子と反転入力端子ＩＮＮａとの間の帰還経路に設けられた第１スイッチはオン状態にされる。一方、第１差動増幅器１００ａの複数の出力回路のうち非選択の出力回路の出力端子と反転入力端子ＩＮＮａとの間の帰還経路に設けられた第１スイッチはオフ状態にされる。

複数の第１スイッチＳ１５、Ｓ１６の一端は、反転入力端子ＩＮＮａに接続されている。複数の第１スイッチＳ１５、Ｓ１６の他端は、第１抵抗Ｒ３１、Ｒ３２を介して第１差動増幅器１００ａの複数の出力端子Ｏ１ａ、Ｏ２ａ（増幅回路２００の出力端子ＯＵＴ１、ＯＵＴ２）に接続されている。複数の第２出力端子Ｏ１ｂ、Ｏ２ｂおよび複数の第２スイッチＳ１１、Ｓ１２は、第２抵抗Ｒ１１、Ｒ１２を介して複数の第１スイッチＲ３１、Ｒ３２の他端に接続されている。

第１差動増幅器１００ａの複数の出力回路のうち選択された出力回路の出力端子と反転入力端子ＩＮＮａとの間の帰還経路に設けられた第１スイッチＳ１５、Ｓ１６の他端に第２抵抗Ｒ３１、Ｒ３２を介し接続された第２スイッチＳ１１、Ｓ１２はオン状態にされる。第１差動増幅器１００ａの複数の出力回路の非選択の出力回路の出力端子と反転入力端子ＩＮＮａとの間の帰還経路に設けられた第１スイッチＳ１５、Ｓ１６の他端に第２抵抗Ｒ３１、Ｒ３２を介し接続された第２スイッチＳ１１、Ｓ１２はオフ状態にされる。ここで、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１３は、同じ抵抗値Ｒ１であり、抵抗Ｒ３１と抵抗Ｒ３２と抵抗Ｒ３３とは、同じ抵抗値Ｒ３であるものとする。

第１差動増幅器１００ａと第２差動増幅器１００ｂは、制御信号φ１とφ２により、各出力端子のインピーダンス状態が選択的に制御される。制御信号φ１がハイレベルであるときには、制御信号φ２がローレベルとなり、差動増幅器の出力端子０１ａ、０１ｂがローインピーダンスで駆動され、出力端子Ｏ２ａ、０２ｂがハイインピーダンス状態となるように制御される。同様に、制御信号φ２がハイレベルであるときには、制御信号φ１がローレベルとなり、出力端子Ｏ２ａ、０２ｂはローインピーダンスで駆動され、出力端子Ｏ１ａ、０１ｂはハイインピーダンス状態に制御される。

制御信号φ１、φ２により、スイッチＳ１１、スイッチＳ１５、スイッチＳ１２、スイッチＳ１６の各スイッチの開閉が制御される。スイッチＳ１１、Ｓ１５は、制御信号φ１がハイレベルであるときには導通状態に制御され、ローレベルであるときには非導通状態に制御される。また、スイッチＳ１２、Ｓ１６は、制御信号φ２がハイレベルであるときには導通状態に制御され、ローレベルであるときには非導通状態に制御される。

ここで、制御信号φ１がハイレベル、制御信号φ２がローレベルである場合の回路動作を説明する。第２差動増幅器１００ｂは、ローインピーダンスで駆動される出力端子Ｏ１ｂから入力端子ＩＮ２に入力される信号と同等の信号を出力する。第１差動増幅器１００ａは、ローインピーダンスで駆動される出力端子Ｏ１ａが接続された出力端子ＯＵＴ１から、以下の出力電圧ＶＯＵＴを出力する。

ＶＯＵＴ＝（ＶＩＮ１−ＶＩＮ２）×Ｒ３／Ｒ１＋Ｖ１
ここで、第１差動増幅器１００ａの出力端子Ｏ２ａおよび第２差動増幅器１００ｂの出力端子Ｏ２ｂはハイインピーダンス状態であり、スイッチＳ１２、Ｓ１６が非導通状態であるため、出力端子ＯＵＴ２はハイインピーダンス状態となる。

同様に、制御信号φ２がハイレベル、制御信号φ１がローレベルである場合には、出力端子ＯＵＴ２から上述した出力電圧ＶＯＵＴを出力し、出力端子ＯＵＴ１はハイインピーダンス状態となる。

このように、図７に示す増幅回路２００では、複数の出力端子ＯＵＴ１、ＯＵＴ２とのインピーダンス状態を制御することにより、共通の差動増幅回路１００ａ、１００ｂを用いて、複数系統の出力端子のうち選択された出力端子から信号を出力することができる。

ここで、差動増幅回路１００ａ、１００ｂの出力回路の構成が第１〜第３構成例（図２、図４、図５）のように、出力端子を駆動するトランジスタと出力端子との間に直列に接続されたスイッチが存在しないことが好ましい。また、第１差動増幅器１００の帰還経路にスイッチがないことが好ましい。この場合、信号レベルに依存するスイッチのオン抵抗変化がなく、従って、負帰還による信号の変動がなく良好な歪特性が得られる。

図８は、本発明の第３実施形態の増幅回路３００の構成を示す図である。第３実施形態は、第２実施形態の増幅回路２００の変形例である。第３実施形態の増幅回路３００では、第１差動増幅回路１００ａの複数の出力回路のそれぞれの出力端子（即ち、増幅回路３００の複数の出力端子ＯＵＴ１、ＯＵＴ２）に、互いに異なるゲインで増幅された信号が出力される。増幅回路３００は、入力端子ＩＮ１、ＩＮ２を有し、入力端子ＩＮ１に入力された信号と入力端子ＩＮ２に入力された信号との間の電圧を増幅した信号を複数の出力端子ＯＵＴ１、ＯＵＴ２のうち選択された出力端子から出力する。

入力端子ＩＮ１には、抵抗Ｒ１３の一端が接続されている。抵抗Ｒ１３の他端には、抵抗Ｒ２３の一端と、スイッチＳ１３の一端とが接続されている。抵抗Ｒ２３の他端には、抵抗Ｒ３３の一端と、スイッチＳ１４の一端とが接続されている。スイッチＳ１３の他端と、スイッチＳ１４の他端には、第１差動増幅器１００ａの非反転入力端子ＩＮＰａが接続されている。抵抗Ｒ１１とスイッチＳ１５との接続点と、抵抗Ｒ３１との間には、直列に抵抗Ｒ２１が挿入されている。抵抗Ｒ３２とスイッチＳ１６との接続点と、抵抗Ｒ１２との間には、直列に抵抗Ｒ２２が挿入されている。ここで、抵抗Ｒ２１と抵抗Ｒ２２と抵抗Ｒ２３とは、同じ抵抗値Ｒ２であるものとする。

第１差動増幅器１００ａと第２差動増幅器１００ｂに入力される制御信号φ１、φ２により、スイッチＳ１３、Ｓ１４の開閉が制御される。即ち、スイッチＳ１３は、制御信号φ１がハイレベルであるときには導通状態に制御され、ローレベルであるときには非導通状態に制御される。また、スイッチＳ１４は、制御信号φ２がハイレベルであるときには導通状態に制御され、ローレベルであるときには非導通状態に制御される。

ここで、制御信号φ１がハイレベル、制御信号φ２がローレベルである場合の動作を説明する。このとき、第１差動増幅器１００ａは、ローインピーダンスで駆動される出力端子Ｏ１ａが接続された出力端子ＯＵＴ１から、以下の出力電圧ＶＯＵＴを出力する。

ＶＯＵＴ＝（ＶＩＮ１−ＶＩＮ２）×（Ｒ３＋Ｒ２）／Ｒ１＋Ｖ１
ここで、第１差動増幅器１００ａの出力端子Ｏ２ａおよび第２差動増幅器１００ｂの出力端子Ｏ２ｂはハイインピーダンス状態であり、スイッチＳ１２とスイッチＳ１６が非導通状態であるため、出力端子ＯＵＴ２はハイインピーダンス状態となる。

制御信号φ２がハイレベル、制御信号φ１がローレベルである場合の動作を説明する。このとき、第１差動増幅器１００ａは、ローインピーダンスで駆動される出力端子Ｏ２ａが接続された出力端子ＯＵＴ２から、以下の出力電圧ＶＯＵＴを出力し、制御信号φ１がハイレベルの場合とは異なるゲインになる。

ＶＯＵＴ＝（ＶＩＮ１−ＶＩＮ２）×Ｒ３／（Ｒ１＋Ｒ２）＋Ｖ１
ここで、第１差動増幅器１００ａの出力端子Ｏ１ａおよび第２差動増幅器１００ｂの出力端子Ｏ１ｂはハイインピーダンス状態であり、スイッチＳ１１とスイッチＳ１５が非導通状態であるため、出力端子ＯＵＴ１はハイインピーダンス状態となる。

このように、図８に示す第３実施形態の増幅回路３００では、複数の出力端子ＯＵＴ１、ＯＵＴ２とのインピーダンス状態を制御することにより、共通の差動増幅回路１００ａ、１００ｂを用いて、複数系統の出力端子のうちの一方から信号を出力することができる。また、複数系統の出力端子から選択的に出力される信号は、互いにゲインの異なる信号である。 図９（ａ）は、本発明の第４実施形態の増幅回路４００の構成を示す図である。第４実施形態は、増幅回路４００では、差動増幅回路１００の複数の出力回路のそれぞれの出力端子（即ち、増幅回路４００の複数の出力端子ＯＵＴ１、ＯＵＴ２）に、互いに異なるゲインで増幅された信号が出力されうる。増幅回路４００は、入力端子ＩＮ１を有し、入力端子ＩＮ１に入力された信号と基準信号ＲＥＦとの間の電圧を増幅した信号を複数の出力端子ＯＵＴ１、ＯＵＴ２のうち選択された出力端子から出力する。

第４実施形態では、入力端子ＩＮ１に入力される信号は、電源電圧ＶＤＤと基準電位ＶＳＳとの間の電圧に対して相関があり、電源電圧ＶＤＤの変動に応じて、入力端子ＩＮ１に入力される信号の振幅が変動しうる。このような場合において、基準信号ＲＥＦ側も電源電圧ＶＤＤと基準電位ＶＳＳとの間の電圧に対して相関のある信号とすることで、電源電圧ＶＤＤの変動を相殺することができる。

具体的には、信号生成部４１０と、差動増幅回路１００の反転入力端子に接続される回路とが共通の電源電圧ＶＤＤおよび基準電位ＶＳＳに接続される場合には、電源電圧ＶＤＤの変動があっても、その変動が差動増幅部１００によって相殺される。

また、第４実施形態では、第２および第３実施形態における増幅回路に存在するような、反転入力端子側に設けられた差動増幅回路が不要になるので、省面積、低消費電力の点でも有利な場合が多い。

例えば、入力端子ＩＮ１に入力される信号の振幅のセンタ値が図９（ｂ）のように、０．５×ＶＤＤである場合、
Ｒ９１＝Ｒ９３＝Ｒ９２＝Ｒ９４＝２×Ｒ１３
Ｒ３１＝Ｒ３２＝Ｒ３３＝Ｒ３
Ｒ１３＝Ｒ１
とすると、差動増幅器１００は、ローインピーダンスで駆動される出力端子Ｏ１が接続された出力端子ＯＵＴ１または出力端子Ｏ２が接続された出力端子ＯＵＴ２から、以下の出力電圧ＶＯＵＴを出力する。

ＶＯＵＴ＝（ＶＩＮ１−０．５×ＶＤＤ）×Ｒ３／Ｒ１＋Ｖ１

上記の各実施形態では、増幅回路の出力としてシングルエンド出力が採用されているが、これを差動出力に変更してもよい。

Claims (8)

1. 第１入力端子に入力された信号と第２入力端子に入力された信号との間の電圧を増幅する差動増幅回路と、
   前記差動増幅回路から出力される信号に応じた信号を出力する複数の出力回路と、
   前記複数の出力回路のうち選択された出力回路を動作状態にさせることによって当該選択された出力回路の出力端子を駆動させ、それ以外の出力回路を非動作状態にさせるとともに当該それ以外の出力回路の出力端子をハイインピーダンス状態にさせる制御回路と、
   を備えることを特徴とする増幅回路。
2. 前記複数の出力回路は、非動作状態において電力を消費しない、
   ことを特徴とする請求項１に記載の増幅回路。
3. 前記複数の出力回路の各々は、当該出力回路の出力端子を駆動する駆動素子を含み、
   前記制御回路は、前記複数の出力回路のうち選択された出力回路の駆動素子を前記差動増幅回路から出力される信号に応じて動作させ、それ以外の出力回路の駆動素子をオフさせる、
   ことを特徴とする請求項１又は２に記載の増幅回路。
4. 前記複数の出力回路の各々は、当該出力回路の出力端子と当該出力回路の駆動素子との間にスイッチを有しない、
   ことを特徴とする請求項３に記載の増幅回路。
5. 前記複数の出力回路の出力端子と前記第２入力端子との間にそれぞれ設けられた複数の帰還経路と、前記複数の帰還経路にそれぞれ設けられた複数の第１スイッチと、を更に備え、
   前記複数の出力回路のうち選択された出力回路の出力端子と前記第２入力端子との間の帰還経路に設けられた前記第１スイッチはオン状態にされ、それ以外の出力回路の出力端子と前記第２入力端子との間の帰還経路に設けられた前記第１スイッチはオフ状態にされる、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の増幅回路。
6. 第３入力端子、第４入力端子および複数の第２出力端子を有する差動増幅器と、
   前記複数の第２出力端子にそれぞれの一端が接続され前記第４入力端子にそれぞれの他端が接続された複数の第２スイッチと、を更に備え、
   前記複数の第１スイッチの一端は、前記第２入力端子に接続され、前記複数の第１スイッチの他端は、第１抵抗を介して前記複数の出力回路の出力端子に接続され、
   前記複数の第２出力端子および前記複数の第２スイッチの一端は、第２抵抗を介して前記複数の第１スイッチの他端に接続され、
   前記複数の出力回路のうち選択された出力回路の出力端子と前記第２入力端子との間の帰還経路に設けられた前記第１スイッチの前記他端に前記第２抵抗を介して接続された前記第２スイッチはオン状態にされ、それ以外の前記第２スイッチはオフ状態にされる、
   ことを特徴とする請求項５に記載の増幅回路。
7. 前記差動増幅器は、
   前記第３入力端子に入力された信号と前記第４入力端子に入力された信号との間の電圧を増幅する第２差動増幅回路と、
   前記第２差動増幅回路から出力される信号に応じた信号を前記複数の第２出力端子にそれぞれ出力する複数の第２出力回路と、
   前記複数の第２出力回路のうち選択された第２出力回路を動作状態にさせることによって当該選択された第２出力回路の出力端子を駆動させ、それ以外の第２出力回路を非動作状態にさせるとともに当該それ以外の第２出力回路の出力端子をハイインピーダンス状態にさせる第２制御回路と、
   を備えることを特徴とする請求項６に記載の増幅回路。
8. 前記複数の出力回路のそれぞれの出力端子には、互いに異なるゲインで増幅された信号が出力される、
   ことを特徴とする請求項７に記載の増幅回路。