KR20100079543A - 트랜스미터 - Google Patents

Abstract

본 발명은 트랜스미터에 있어서, 특히 출력 전압의 상(phase) 변환 시 큰 전류를 공급하는 트랜스미터에 관한 것으로, 공통 소스로 연결되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 구비하는 제1 증폭기와, 상기 제1 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 구비하는 제2 증폭기로 구성되는 제1 증폭부; 공통 소스로 연결되는 제3 NMOS 트랜지스터와 제3 PMOS 트랜지스터를 구비하는 제3 증폭기와, 상기 제3 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 제4 PMOS 트랜지스터와 제4 NMOS 트랜지스터를 구비하는 제4 증폭기로 구성되는 제2 증폭부; 상기 제1 증폭기의 공통 소스와 상기 제2 증폭기의 공통 드레인이 공통으로 연결된 상기 제1 증폭부의 출력단에 연결되는 포지티브 노드와, 상기 제3 증폭기의 공통 소스와 상기 제4 증폭기의 공통 드레인이 공통으로 연결된 상기 제2 증폭부의 출력단에 연결되는 네거티브 노드로 구성되는 차동출력 노드를 포함하여 구성되는 것이 특징인 발명이다.

트랜스미터, 포지티브 노드, 네거티브 노드, NMOS, PMOS

Description

트랜스미터 {transmitter}

본 발명은 트랜스미터에 관한 것으로써, 특히 출력 전압의 상(phase) 변환 시 큰 전류를 공급하는 트랜스미터에 관한 것이다.

도 1은 종래 기술에 따른 푸쉬-풀(push-pull) 구조의 트랜스미터 구조를 나타낸 회로도로써, 2단 적층 형태로 푸쉬-풀 구동하는 트랜스미터의 일반적 회로이다.

도 1을 참조하면, PMOS 트랜지스터인 MS1과 NMOS 트랜지스터인 MS2는 정전류원에 사용된다. 그리고, PMOS 트랜지스터들(MP1, MP2)와 NMOS 트랜지스터들(MN1, MN2)는 전류 흐름의 방향을 결정하는 스위칭 소자이다.

MP2와 MN1이 동시에 온(on)되고 MP1과 MN2이 동시에 온(on)된다. 그래서, 포지티브 노드(1)와 네거티브 노드(2)에 정전류가 공급된다.

포지티브 노드(1)와 네거티브 노드(2)에 공급되는 정전류에 의해 저항 Rterm 양단에는 그 정전류에 의한 정전압이 걸리고, 그 저항 Rterm 양단에 걸리는 정전압을 비교기(3)가 검출한다.

한편, 종래의 트랜스미터는 포지티브 노드(1)와 네거티브 노드(2)의 공통모 드 잡음이 크므로, 공통모드 궤환 회로를 추가하여 공통모드 전압을 인가되는 전압 vcom으로 고정한다.

상기한 종래의 트랜스미터 회로는 다음의 3가지 문제점을 가지고 있다.

첫 째, 포지티브 노드(1)의 전압이 vcom 보다 높은 상승 변환 동작 시에, 전압 강하는 MS1, MP2, 저항(Rterm), 저항(Rseri), MN2, MS2에서 일어난다. 그러나 큰 전류로 구동할 시에 저항성 소자인 MP2, Rterm, Rseri, MN2 등에서 큰 전압 강하가 일어나므로 MS1과 MS2에서 확보해야 할 전압 여유가 부족하게 된다. 그래서 MS1과 MS2가 정전류원에서 구동하기 어렵게 된다. 또한, MP1, MP2가 큰 전류원으로 동작하지 못하면 큰 전류를 용량성 부하(capacitor: Cload)에 공급할 수 없어서 고속 데이터 전송이 어려워 진다.

둘 째, 큰 용량성 부하(Cload)를 구동할 시에는 저항(Rterm) 양단에 걸리는 전압의 상(phase) 변환에 많은 시간이 필요하다. 그리하여 고속 동작 시에는 정상상태의 전압 레벨까지 용량성 부하(Cload)를 충전하지 못하게 된다. 이러한 문제를 해결하기 위해서는 전압의 상 변환시 큰 전류를 포지티브 노드(1) 및 네거티브 노드(2)에 공급해야 한다. 그러나, 정전류원에 의해 전류가 제한되어 있어서 포지티브 노드(1) 및 네거티브 노드(2)에서 빠른 상 변환이 어렵다는 문제가 있다.

셋 째, 포지티브 노드(1) 및 네거티브 노드(2)의 출력 저항이 크기 때문에 vcom의 잡음이 커져 일발적으로 공통모드 궤환 회로가 추가되어야 한다.

본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로써, 특히 출력 전압의 상(phase) 변환 시 큰 전류를 공급하여 고속 동작을 가능하게 한 트랜스미터를 제공하는 데 있다.

본 발명의 또다른 목적은, 공통모드 궤환 회로가 요구되지 않는 트랜스미터를 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 트랜스미터의 특징은, 공통 소스로 연결되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 구비하는 제1 증폭기와, 상기 제1 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 구비하는 제2 증폭기로 구성되는 제1 증폭부; 공통 소스로 연결되는 제3 NMOS 트랜지스터와 제3 PMOS 트랜지스터를 구비하는 제3 증폭기와, 상기 제3 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 제4 PMOS 트랜지스터와 제4 NMOS 트랜지스터를 구비하는 제4 증폭기로 구성되는 제2 증폭부; 상기 제1 증폭기의 공통 소스와 상기 제2 증폭기의 공통 드레인이 공통으로 연결된 상기 제1 증폭부의 출력단에 연결되는 포지티브 노드와, 상기 제3 증폭기의 공통 소스와 상기 제4 증폭기의 공통 드레인이 공통으로 연결된 상기 제2 증폭부의 출력단에 연결되는 네거티브 노드로 구성되는 차동출력 노드를 포함하여 구성되는 것이다.

바람직하게, 상기 제1 NMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 소스가 전원공급단에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터의 소스가 접지단에 연결되고, 상기 제3 NMOS 트랜지스터의 드레인과 상기 제4 PMOS 트랜지스터의 소스가 전원공급단에 연결되고, 상기 제3 PMOS 트랜지스터의 드레인과 상기 제4 NMOS 트랜지스터의 소스가 접지단에 연결되고, 상기 제1 증폭부의 출력단과 상기 제2 증폭부의 출력단이 상호 연결되어 서로 미러(Mirror)를 형성할 수 있다.

바람직하게, 상기 제1 증폭부의 출력단이 일단에 연결되면서 상기 제2 증폭부의 출력단이 타단에 연결되는 저항을 더 구비하되, 상기 제1 증폭부의 출력단과 상기 제2 증폭부의 출력단이 상기 저항의 양단에 연결되어 서로 미러(Mirror)를 형성할 수 있다.

바람직하게, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 PMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제3 NMOS 트랜지스터의 게이트와 상기 제3 PMOS 트랜지스터의 게이트가 상호 연결된다.

바람직하게, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 각 게이트에 상기 제2 증폭기의 온/오프를 위한 제1 및 2 스위치가 구비되고, 상기 제4 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 각 게이트에 상기 제4 증폭기의 온/오프를 위한 제3 및 4 스위치를 더 구비할 수 있다.

바람직하게, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 PMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제3 NMOS 트랜지스터의 게이트와 상기 제3 PMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제4 PMOS 트랜지스터의 게이트와 상기 제4 NMOS 트랜지스터의 게이트가 상호 연결될 수 있다.

바람직하게, 상기 제2 증폭기의 온/오프를 위한 제5 및 6 스위치와, 상기 제4 증폭기의 온/오프를 위한 제7 및 8 스위치를 더 구비하되, 상기 제5 스위치는 제2 PMOS 트랜지스터의 소스와 상기 전원공급단 사이에 구비되고, 상기 제6 스위치는 상기 제2 NMOS 트랜지스터의 소스와 상기 접지단 사이에 구비되고, 상기 제7 스위치는 제4 PMOS 트랜지스터의 소스와 상기 전원공급단 사이에 구비되고, 상기 제8 스위치는 상기 제4 NMOS 트랜지스터의 소스와 상기 접지단 사이에 구비될 수 있다.

본 발명에서는 출력 전압의 상(phase) 변환 시 큰 전류를 출력에 공급할 수 있어서 출력단의 저항 부하를 고속 동작시킬 수 있는 장점이 있다.

또한, 공통모드 궤환 회로가 요구되지 않으므로 전체 트랜스미터의 크기를 감소시킬 수 있다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 트랜스미터(transmitter)의 바람직한 실시 예를 자세히 설명한다.

도 2a는 본 발명에 적용되는 SFA(Source Follower Amplifier)의 구조를 나타낸 회로도이고, 도 2b는 본 발명에 적용되는 CSA(Common Source Amplifier)의 구조를 나타낸 회로도이다.

도 2a에 도시된 SFA는 2단 적층 형태가 아닌 1단이다. 그러므로 전류원으로 동작시 전압 영역을 확보할 수 있는 구조이다.

SFA는 공통 소스로 연결되는 NMOS1와 PMOS1를 구비하는 제1 증폭부와, 그 제1 증폭부와 저항(Rcom)을 사이에 두고 저항의 양단에 연결되어 서로 미러(Mirror)를 형성하는 제2 증폭부로 구성된다. 제2 증폭부는 전원공급단과 접지단 사이에서 제1 증폭부와 병렬 연결되면서 공통 드레인으로 연결되는 NMOS2와 PMOS2를 구비한다.

SFA는 출력단(10,20)의 임피던스가 작으므로 공통모드 잡음이 작고 공통모드가 셀프 바이어싱(self-biasing)되는 장점이 있다. 그러므로 추가의 공통모드 궤환 회로가 필요없다.

그러나 SFA는 증폭 이득이 작아 큰 전류를 출력에 공급하지 못하여 차동출력 저항(Rterm) 양단의 큰 전압강하를 얻지 못하는 단점이 있다.

도 2b에 도시된 CSA는 공통 소스 형태의 증폭기이다.

CSA 역시 2단 적층 형태가 아닌 1단이다. 그러므로 전류원으로 동작시 전압 영역을 확보할 수 있는 구조이다.

또한 출력 전압의 상(phase) 변환 시 트랜지스터의 Vgs를 크게 증가 시킬 수 있어 큰 전류 구동이 가능하다. 그러나 CSA의 출력단의 저항이 크므로 공통모드 잡음이 커서 공통모드 궤환회로가 필요하다.

도 3a는 본 발명의 제1 실시 예에 따른 기본 트랜스미터 구조를 나타낸 회로도이고, 도 3b는 도 3a의 회로에 따른 구동 파형을 나타낸 그래프이다.

도 3a에 도시된 기본 트랜스미터는 도 2a의 SFA와 도 2b의 CSA를 병렬로 결합한 구조이다.

본 발명에서와 같이 SFA와 CSA를 결합하면 각각의 장점이 결합되어 시너지 효과를 가질 수 있다.

도 3a 도시된 트랜스미터에 대해 이하 상세한다.

본 발명의 트랜스미터는 저항(Rcom)을 사이에 두고, 그 저항(Rcom)의 양단에 연결되어 서로 미러(Mirror)를 형성하는 제1 증폭부와 제2 증폭부로 구성된다.

제1 증폭부의 출력단은 저항(Rcom)의 일단에 연결되면서 제2 증폭부의 출력단은 저항(Rcom)의 타단에 연결된다.

제1 증폭부는 공통 소스로 연결되는 NMOS1과 PMOS1을 구비하는 제1 증폭기와, 제1 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 PMOS2와 NMOS2를 구비하는 제2 증폭기로 구성된다.

제2 증폭부는 공통 소스로 연결되는 NMOS3와 PMOS3를 구비하는 제3 증폭기와, 제3 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 PMOS4와 NMOS4를 구 비하는 제4 증폭기로 구성된다.

상기에서 NMOS1의 드레인과 PMOS2의 소스는 전원공급단에 연결되고, PMOS1 의 드레인과 NMOS2의 소스는 접지단에 연결된다.

그리고, NMOS3의 드레인과 PMOS4의 소스가 전원공급단에 연결되고, PMOS3의 드레인과 NMOS4의 소스가 접지단에 연결된다.

그에 따라, 제1 증폭부의 출력단과 제2 증폭부의 출력단이 상호 연결되어 서로 미러(Mirror)를 형성한다.

또한, NMOS1의 게이트와 PMOS1의 게이트가 상호 연결되고, NMOS3의 게이트와 PMOS3의 게이트가 상호 연결된다.

한편, PMOS2의 게이트와 NMOS2의 게이트가 상호 연결되고, PMOS4의 게이트와 NMOS4의 게이트가 상호 연결될 수 있다.

또한 트랜스미터는 차동출력 노드로써 포지티브 노드(10)와 네거티브 노드(20)를 구비하는데, 포지티브 노드(10)는 제1 증폭기의 공통 소스와 제2 증폭기의 공통 드레인이 공통으로 연결된 제1 증폭부의 출력단에 연결되며, 네거티브 노드(20)는 제3 증폭기의 공통 소스와 제4 증폭기의 공통 드레인이 공통으로 연결된 제2 증폭부의 출력단에 연결되어 차동출력 노드를 구성한다.

한편, 트랜스미터로부터 신호를 수신하는 수신단에는 포지티브 노드(10)와 네거티브 노드(20)에 병렬 연결되는 차동출력 저항(Rterm)을 구비하며, 차동출력 저항(Rterm)에 걸리는 차동출력 전압을 검출하는 비교기(comparator)를 또한 포함한다.

상기 도 3a의 트랜스미터는 CSA 1단과 SFA 1단을 병렬로 결합한 것으로, 2단 적층 구조인 트랜스미터보다 전압 영역을 확보할 수 있어서 정상상태에서도 큰 전류를 구동할 수 있다.

또한 출력 전압의 상(phase) 변환 시 CSA에 큰 Vgs를 인가 할 수 있으므로 큰 전류를 출력에 공급할 수 있다. 도 3b에는 도 3a의 회로에 따른 구동 파형을 나타낸 그래프이며, 차동 인가 전류(IN, IP)가 공급전압(VDD)에서 접지전압(GND)까지 풀 스윙(full swing) 입력으로 인가될 때, 제1 및 2 증폭부 출력단의 파형을 나타낸 것이다.

한편, 제1 증폭부와 제2 증폭부 사이에 구비되는 저항(Rcom)은 차동출력 노드의 공통 모드 전압을 일치시키기 위한 것이다.

도 4a는 본 발명의 제2 실시 예에 따른 트랜스미터 구조를 나타낸 회로도이고, 도 4b는 도 4a의 회로에 따른 구동 파형을 나타낸 그래프이다.

도 4a의 트랜스미터는 도 3a의 구조를 기본으로 하되, PMOS2와 NMOS2의 각 게이트에 제2 증폭기의 온/오프를 위한 제1 및 2 스위치가 구비되고, PMOS4와 NMOS4의 각 게이트에 제4 증폭기의 온/오프를 위한 제3 및 4 스위치를 더 구비하는 구조이다.

이때, PMOS1의 게이트와 NMOS1의 게이트가 상호 연결되고, PMOS3의 게이트와 NMOS3의 게이트가 상호 연결될 수 있다.

도 4a 구조는 출력 전압의 상(phase) 변환이 끝나고 CSA가 계속 켜져 있는 것을 방지하기 위한 것으로, 출력 전압의 상(phase) 변환이 끝나면 불필요하ㅓㄴ 전류를 줄이기 위해 CSA를 크고 SFA만으로 구동한다.

도 5a는 본 발명의 제3 실시 예에 따른 트랜스미터 구조를 나타낸 회로도이고, 도 5b는 도 5a의 회로에 따른 구동 파형을 나타낸 그래프이다.

도 5a의 트랜스미터도 도 3a의 구조를 기본으로 하되, 제2 증폭기의 온/오프를 위한 제5 및 6 스위치와, 제4 증폭기의 온/오프를 위한 제7 및 8 스위치를 더 구비한다. 특히 제5 스위치는 PMOS2의 소스와 전원공급단 사이에 구비되고, 제6 스위치는 NMOS2의 소스와 접지단 사이에 구비되고, 제7 스위치는 PMOS4의 소스와 전원공급단 사이에 구비되고, 제8 스위치는 NMOS4의 소스와 접지단 사이에 구비된다.

도 5a는 CSA의 온오프를 위한 스위치 개수를 줄이기 위한 개선된 구조로써, CSA의 드레인 또는 소스에 직렬로 직접 스위치를 연결함으로써 스위치에 필요한 트랜지스터 개수를 줄일 수 있는 구조이다.

이때도 도 4a와 같이, PMOS1의 게이트와 NMOS1의 게이트가 상호 연결되고, PMOS3의 게이트와 NMOS3의 게이트가 상호 연결될 수 있으며, 또한 PMOS2의 게이트와 NMOS2의 게이트가 상호 연결되고, PMOS4의 게이트와 NMOS4의 게이트가 상호 연결될 수 있다.

도 6a는 본 발명의 제4 실시 예에 따른 트랜스미터 구조를 나타낸 회로도이고, 도 6b는 도 6a의 회로에 따른 구동 파형을 나타낸 그래프이다.

도 6a의 구조는 SFA의 출력 스윙폭을 증가시킬 수 있는 구조로써, SFA의 게이트와 NMOS의 게이트 전압은 VDD+va로 PMOS의 게이트 전압은 vss-va 만큼 인가하여 SFA의 출력 스윙폭을 va 만큼 증가시킬수 회로 구조이다.

한편, 상기한 도 4a 또는 5a의 구조에서, 포지티브 노드의 출력의 상(phase)과 네거티브 노드의 출력의 상(phase)이 변환 완료된 때, 제2 및 4 증폭기의 오프(off)를 위해 제1 내지 4 스위치들을 스위치 오프(switch off)하며, 또는 제5 내지 8 스위치들을 스위치 오프(switch off)한다.

그리고, 본 발명의 트랜스미터에서 전원공급단의 전압을 VDD, 그리고 접지단의 전압을 VSS라 할 때, NMOS1 내지 NMOS4의 게이트에 인가하는 최대 전압은 VDD이고, PMOS1 내지 PMOS4의 게이트에 인가하는 최소 전압은 VSS이다.

또한, 전원공급단의 전압을 VDD, 접지단의 전압을 VSS, 그리고 VDD 미만의 일정 전압을 Va라 할 때, NMOS1과 NMOS3의 게이트에 인가하는 최대 전압은 VDD+Va이고, PMOS1 및 PMOS3의 게이트에 인가하는 최소 전압은 VSS-Va이다. 그리고 NMOS1과 NMOS3의 게이트에 인가하는 최소 전압은 Va 이상이고, PMOS1 및 PMOS3의 게이트에 인가하는 최대 전압은 VDD-Va 이하이다.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

도 1은 종래 기술에 따른 푸쉬-풀(push-pull) 구조의 트랜스미터 구조를 나타낸 회로도.

도 2a는 본 발명에 적용되는 SFA(Source Follower Amplifier)의 구조를 나타낸 회로도.

도 2b는 본 발명에 적용되는 CSA(Common Source Amplifier)의 구조를 나타낸 회로도.

도 3a는 본 발명의 제1 실시 예에 따른 기본 트랜스미터 구조를 나타낸 회로도이고, 도 3b는 도 3a의 회로에 따른 구동 파형을 나타낸 그래프.

도 4a는 본 발명의 제2 실시 예에 따른 트랜스미터 구조를 나타낸 회로도이고, 도 4b는 도 4a의 회로에 따른 구동 파형을 나타낸 그래프.

도 5a는 본 발명의 제3 실시 예에 따른 트랜스미터 구조를 나타낸 회로도이고, 도 5b는 도 5a의 회로에 따른 구동 파형을 나타낸 그래프.

도 6a는 본 발명의 제4 실시 예에 따른 트랜스미터 구조를 나타낸 회로도이고, 도 6b는 도 6a의 회로에 따른 구동 파형을 나타낸 그래프.

Claims (10)

1. 공통 소스로 연결되는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 구비하는 제1 증폭기와, 상기 제1 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 구비하는 제2 증폭기로 구성되는 제1 증폭부;

   공통 소스로 연결되는 제3 NMOS 트랜지스터와 제3 PMOS 트랜지스터를 구비하는 제3 증폭기와, 상기 제3 증폭기와 병렬 연결되면서 공통 드레인으로 연결되는 제4 PMOS 트랜지스터와 제4 NMOS 트랜지스터를 구비하는 제4 증폭기로 구성되는 제2 증폭부;

   상기 제1 증폭기의 공통 소스와 상기 제2 증폭기의 공통 드레인이 공통으로 연결된 상기 제1 증폭부의 출력단에 연결되는 포지티브 노드와, 상기 제3 증폭기의 공통 소스와 상기 제4 증폭기의 공통 드레인이 공통으로 연결된 상기 제2 증폭부의 출력단에 연결되는 네거티브 노드로 구성되는 차동출력 노드를 포함하여 구성되는 것을 특징으로 하는 트랜스미터.
2. 제 1 항에 있어서, 상기 제1 NMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 소스가 전원공급단에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터의 소스가 접지단에 연결되고, 상기 제3 NMOS 트랜지스터의 드레인과 상기 제4 PMOS 트랜지스터의 소스가 전원공급단에 연결되고, 상기 제3 PMOS 트랜지스터의 드레인과 상기 제4 NMOS 트랜지스터의 소스가 접지단에 연결되고,

   상기 제1 증폭부의 출력단과 상기 제2 증폭부의 출력단이 상호 연결되어 서로 미러(Mirror)를 형성하는 것을 특징으로 하는 트랜스미터.
3. 제 1 항에 있어서, 상기 제1 증폭부의 출력단이 일단에 연결되면서 상기 제2 증폭부의 출력단이 타단에 연결되는 저항을 더 구비하되, 상기 제1 증폭부의 출력단과 상기 제2 증폭부의 출력단이 상기 저항의 양단에 연결되어 서로 미러(Mirror)를 형성하는 것을 특징으로 하는 트랜스미터.
4. 제 1 항에 있어서, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 PMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제3 NMOS 트랜지스터의 게이트와 상기 제3 PMOS 트랜지스터의 게이트가 상호 연결되는 것을 특징으로 하는 트랜스미터.
5. 제 1 항에 있어서, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 각 게이트에 상기 제2 증폭기의 온/오프를 위한 제1 및 2 스위치가 구비되고, 상기 제4 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 각 게이트에 상기 제4 증폭기의 온/오프를 위한 제3 및 4 스위치를 더 구비하는 것을 특징으로 하는 트랜스미터.
6. 제 1 항에 있어서, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제1 PMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제3 NMOS 트랜지스터의 게이트와 상기 제3 PMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트가 상호 연결되고, 상기 제4 PMOS 트랜지스터의 게이트와 상기 제4 NMOS 트랜지스터의 게이트가 상호 연결되는 것을 특징으로 하는 트랜스미터.
7. 제 1 항에 있어서, 상기 제2 증폭기의 온/오프를 위한 제5 및 6 스위치와, 상기 제4 증폭기의 온/오프를 위한 제7 및 8 스위치를 더 구비하되, 상기 제5 스위치는 제2 PMOS 트랜지스터의 소스와 상기 전원공급단 사이에 구비되고, 상기 제6 스위치는 상기 제2 NMOS 트랜지스터의 소스와 상기 접지단 사이에 구비되고, 상기 제7 스위치는 제4 PMOS 트랜지스터의 소스와 상기 전원공급단 사이에 구비되고, 상기 제8 스위치는 상기 제4 NMOS 트랜지스터의 소스와 상기 접지단 사이에 구비되는 것을 특징으로 하는 트랜스미터.
8. 제 5 또는 7 항에 있어서, 상기 포지티브 노드의 출력의 상(phase)과 상기 네거티브 노드의 출력의 상(phase)이 변환 완료된 때, 상기 제2 및 4 증폭기의 오프(off)를 위해 상기 제1 내지 4 스위치들 또는 상기 제5 내지 8 스위치들을 스위치 오프(switch off)하는 것을 특징으로 하는 트랜스미터.
9. 제 1 항에 있어서, 상기 전원공급단의 전압을 VDD, 그리고 상기 접지단의 전압을 VSS라 할 때,

   상기 제1 내지 4 NMOS 트랜지스터의 게이트에 인가하는 최대 전압은 VDD이고, 상기 제1 내지 4 PMOS 트랜지스터의 게이트에 인가하는 최소 전압은 VSS인 것을 특징으로 하는 트랜스미터.
10. 제 1 항에 있어서, 상기 전원공급단의 전압을 VDD, 상기 접지단의 전압을 VSS, 그리고 상기 VDD 미만의 일정 전압을 Va라 할 때,

    상기 제1 및 3 NMOS 트랜지스터의 게이트에 인가하는 최대 전압은 VDD+Va이고, 상기 제1 및 3 PMOS 트랜지스터의 게이트에 인가하는 최소 전압은 VSS-Va이되, 상기 제1 및 3 NMOS 트랜지스터의 게이트에 인가하는 최소 전압은 Va 이상이고, 상기 제1 및 3 PMOS 트랜지스터의 게이트에 인가하는 최대 전압은 VDD-Va 이하인 것을 특징으로 하는 트랜스미터.

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