JPH11112244A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11112244A JPH11112244A JP9274610A JP27461097A JPH11112244A JP H11112244 A JPH11112244 A JP H11112244A JP 9274610 A JP9274610 A JP 9274610A JP 27461097 A JP27461097 A JP 27461097A JP H11112244 A JPH11112244 A JP H11112244A
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Abstract
(57)【要約】
【課題】 コストの増加を招くことなく、アナログ回路
に入力される信号レベルの変動を抑えることである。 【解決手段】 選択信号φ１がハイレベルになって、ス
イッチＳＷ１Ａがオンになると、同時にスイッチＳＷ１
Ｂもオンになる。これにより、演算増幅器ＡＭＰ１の出
力信号はスイッチＳＷ１Ａを通ってアナログ回路１に入
力される。これと同時に、アナログ回路１の入力側の信
号はスイッチＳＷ１Ｂを通って演算増幅器ＡＭＰ１の非
反転入力端子に入力され、フィードバック系が形成され
る。これにより、前記フィードバック系がない場合に、
スイッチＳＷ１Ａの出力インピーダンスとアナログ回路
１の入力インピーダンスにかなりの差があっても、アナ
ログ回路１に入力される信号のレベル変動を前記フィー
ドバック系により抑えることができる。
に入力される信号レベルの変動を抑えることである。 【解決手段】 選択信号φ１がハイレベルになって、ス
イッチＳＷ１Ａがオンになると、同時にスイッチＳＷ１
Ｂもオンになる。これにより、演算増幅器ＡＭＰ１の出
力信号はスイッチＳＷ１Ａを通ってアナログ回路１に入
力される。これと同時に、アナログ回路１の入力側の信
号はスイッチＳＷ１Ｂを通って演算増幅器ＡＭＰ１の非
反転入力端子に入力され、フィードバック系が形成され
る。これにより、前記フィードバック系がない場合に、
スイッチＳＷ１Ａの出力インピーダンスとアナログ回路
１の入力インピーダンスにかなりの差があっても、アナ
ログ回路１に入力される信号のレベル変動を前記フィー
ドバック系により抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、演算増幅器とその演算増幅器の出力を他の複数個
の回路に選択出力する選択回路を有する半導体集積回路
に関する。
関し、演算増幅器とその演算増幅器の出力を他の複数個
の回路に選択出力する選択回路を有する半導体集積回路
に関する。
【０００２】
【従来の技術】従来、演算増幅器の出力を他の複数個の
回路に選択出力する選択回路を有する半導体集積回路の
構成は例えば図５に示す如くである。
回路に選択出力する選択回路を有する半導体集積回路の
構成は例えば図５に示す如くである。
【０００３】図５に示した半導体集積回路は、演算増幅
器ＡＭＰ１と複数のアナログ回路１〜ｎと複数のスイッ
チＳＷ１〜ＳＷｎを有している。
器ＡＭＰ１と複数のアナログ回路１〜ｎと複数のスイッ
チＳＷ１〜ＳＷｎを有している。
【０００４】複数個のアナログ回路（アナログ回路１、
アナログ回路２・・・・・・アナログ回路ｎ）は特に図
示していないが、例えば音声等のアナログ信号の処理部
で、利得増幅器、アクティブフィルタ、スイッチトキャ
パシタフィルタ、Ａ／Ｄ変換器等により構成されてい
る。
アナログ回路２・・・・・・アナログ回路ｎ）は特に図
示していないが、例えば音声等のアナログ信号の処理部
で、利得増幅器、アクティブフィルタ、スイッチトキャ
パシタフィルタ、Ａ／Ｄ変換器等により構成されてい
る。
【０００５】複数個のスイッチ（ＳＷ１、ＳＷ２・・・
・・・ＳＷｎ）は、ＣＭＯＳトランジスタで構成され、
選択信号（φ１〜φｎ、φ１〜φｎ：φ１、φ１等は反
転の関係にある）により、複数個のスイッチ（ＳＷ１、
ＳＷ２・・・・・・ＳＷｎ）のいずれかが導通する。
・・・ＳＷｎ）は、ＣＭＯＳトランジスタで構成され、
選択信号（φ１〜φｎ、φ１〜φｎ：φ１、φ１等は反
転の関係にある）により、複数個のスイッチ（ＳＷ１、
ＳＷ２・・・・・・ＳＷｎ）のいずれかが導通する。
【０００６】なお、本明細書中では反転信号を元信号に
アンダーラインを付すことで示しているが、図面中で
は、一般的用いられているように、元信号にトップバー
を付すことによって反転信号を示していることを注釈し
ておく。
アンダーラインを付すことで示しているが、図面中で
は、一般的用いられているように、元信号にトップバー
を付すことによって反転信号を示していることを注釈し
ておく。
【０００７】次に図５に示した半導体集積回路の動作を
説明する。選択信号（φ１〜φｎ）のいずれかがハイレ
ベルの時、そのスイッチは、オン状態となり、演算増幅
器ＡＭＰ１の出力を次段のアナログ回路へ伝達する。他
のスイッチは、オフ状態となり漬算増幅器ＡＭＰ１の出
力は、それらのアナログ回路へ伝達されず、前記スイッ
チがオンのアナログ回路１〜ｎのいずれかに信号が伝達
される。
説明する。選択信号（φ１〜φｎ）のいずれかがハイレ
ベルの時、そのスイッチは、オン状態となり、演算増幅
器ＡＭＰ１の出力を次段のアナログ回路へ伝達する。他
のスイッチは、オフ状態となり漬算増幅器ＡＭＰ１の出
力は、それらのアナログ回路へ伝達されず、前記スイッ
チがオンのアナログ回路１〜ｎのいずれかに信号が伝達
される。
【０００８】アナログ信号を伝達する場合、前段のアナ
ログブロックは低インピーダンス出力、次段のアナログ
ブロックは、高インピーダンス入力が望ましい。即ち、
Ｚｏｕｔ＜＜Ζｉｎの関係にあることが望ましい。但
し、Ｚｏｕｔは前段のアナログブロックの出力インピー
ダンスで、Ｚｉｎは次段のアナログブロックの入力イン
ピーダンスである。
ログブロックは低インピーダンス出力、次段のアナログ
ブロックは、高インピーダンス入力が望ましい。即ち、
Ｚｏｕｔ＜＜Ζｉｎの関係にあることが望ましい。但
し、Ｚｏｕｔは前段のアナログブロックの出力インピー
ダンスで、Ｚｉｎは次段のアナログブロックの入力イン
ピーダンスである。
【０００９】この演算増幅器ＡＭＰ１のオープンループ
利得をＡとすると、演算増幅器ＡＭＰ１に入力されるレ
ベルと次段のアナログ回路に入力される信号レべルの比
は、以下のように計算される。
利得をＡとすると、演算増幅器ＡＭＰ１に入力されるレ
ベルと次段のアナログ回路に入力される信号レべルの比
は、以下のように計算される。
【００１０】図５において、Ｚｏｕｔは、ＳＷ１のイン
ピーダンスにほぼ等しい。Ζｉｎは、アナログ回路の入
力インピーダンスとすると、図６は図７に示すような等
価回路で表され、以下の関係が成り立つ。
ピーダンスにほぼ等しい。Ζｉｎは、アナログ回路の入
力インピーダンスとすると、図６は図７に示すような等
価回路で表され、以下の関係が成り立つ。
【００１１】 Ｖｉｎ・ｓｗ１÷（Ｚｉｎ＋Ｚｏｕｔ）＝Ｖｏｕｔ・ｓｗ１ （１） Ｖｏｕｔ・ｓｗ１÷Ｖｉｎ・ｓｗ１＝Ｚｉｎ÷（Ｚｉｎ＋Ｚｏｕｔ） （２） ここで、図６に示すようにＡｍｐ１０の＋端子の入力を
Ｖｉｎ、Ａｍｐ１０の出力をＶｏｕｔとすると、以下の
式が成り立つ。
Ｖｉｎ、Ａｍｐ１０の出力をＶｏｕｔとすると、以下の
式が成り立つ。
【００１２】 （Ｖｉｎ−Ｖｏｕｔ）×Ａ＝ＶｏｕｔＡ （３） ＶｏｕｔＡ÷ＶｉｎＡ＝１÷｛１＋Ｖ÷Ａ｝ （４） ここで、Ｖｏｕｔ・ｓｗ１＝Ｖｉｎ・ｓｗ１であるか
ら、（２）、（４）より、 ＬＥＶＥＬ＝（Ｖｏｕｔ÷ＶｉｎＡ）×（Ｖｏｕｔ・ｓ
ｗ１÷Ｖｉｎｓｗ１） この式を変形して、ＬＥＶＥＬ＝｛１÷（１÷Ａ＋
１）｝×Ｚｉｎ÷（Ｚｉｎ＋Ｚｏｕｔ） （５）とな
る。この（５）式における第１項は、演算増幅器ＡＭＰ
１のオープンループ利得Ａが有限であることにより生じ
る利得誤差、第２項は入力インピーダンスＺｉｎ、出力
インピーダンスＺｏｕｔにより生じる誤差である。
ら、（２）、（４）より、 ＬＥＶＥＬ＝（Ｖｏｕｔ÷ＶｉｎＡ）×（Ｖｏｕｔ・ｓ
ｗ１÷Ｖｉｎｓｗ１） この式を変形して、ＬＥＶＥＬ＝｛１÷（１÷Ａ＋
１）｝×Ｚｉｎ÷（Ｚｉｎ＋Ｚｏｕｔ） （５）とな
る。この（５）式における第１項は、演算増幅器ＡＭＰ
１のオープンループ利得Ａが有限であることにより生じ
る利得誤差、第２項は入力インピーダンスＺｉｎ、出力
インピーダンスＺｏｕｔにより生じる誤差である。
【００１３】
【発明が解決しようとする課題】この従来の、演算増幅
器ＡＭＰ１の出力を他の複数個の回路に選択出力する選
択回路（ＳＷ１〜ＳＷｎ）を有する半導体集積回路で
は、信号レベルに変動を生じるという問題点があった。
即ち、スイッチ（ＳＷ１〜ＳＷｎ）は、オン状態で数ｋ
Ωのインピーダンスを有しており、次段のアナログブロ
ックの入力インピーダンスを十分大きくできない場合、
信号レベルに変動を生じる。
器ＡＭＰ１の出力を他の複数個の回路に選択出力する選
択回路（ＳＷ１〜ＳＷｎ）を有する半導体集積回路で
は、信号レベルに変動を生じるという問題点があった。
即ち、スイッチ（ＳＷ１〜ＳＷｎ）は、オン状態で数ｋ
Ωのインピーダンスを有しており、次段のアナログブロ
ックの入力インピーダンスを十分大きくできない場合、
信号レベルに変動を生じる。
【００１４】例えば、スイッチ（ＳＷ１、ＳＷ２・・・
・・・ＳＷｎ）のインピーダンスＺｏｕｔが５ｋΩ、次
段のアナログブロックの入力インピーダンスΖｉｎを５
０ｋΩ、ＡＭＰ１のオープンループ利得Ａを１０００倍
とした場合、演算増幅器ＡＭＰ１の入力レベルと次段の
アナログ回路に入力される信号レベルの比は、（５）式
より、 ＬＥＶＥＬ＝｛１÷（１÷１０００）＋１｝×５０×１
０3 ÷（５０×１０3＋５×１０3 ）＝０．９９９００
１×０．９０９０９１ となり、演算増幅器ＡＭＰ１の利得誤差で０．１％、入
力インピーダンスＺｉｎ、出力インピーグンスＺｏｕｔ
の影響で約９％、合計で約９％の誤差が生じる。
・・・ＳＷｎ）のインピーダンスＺｏｕｔが５ｋΩ、次
段のアナログブロックの入力インピーダンスΖｉｎを５
０ｋΩ、ＡＭＰ１のオープンループ利得Ａを１０００倍
とした場合、演算増幅器ＡＭＰ１の入力レベルと次段の
アナログ回路に入力される信号レベルの比は、（５）式
より、 ＬＥＶＥＬ＝｛１÷（１÷１０００）＋１｝×５０×１
０3 ÷（５０×１０3＋５×１０3 ）＝０．９９９００
１×０．９０９０９１ となり、演算増幅器ＡＭＰ１の利得誤差で０．１％、入
力インピーダンスＺｉｎ、出力インピーグンスＺｏｕｔ
の影響で約９％、合計で約９％の誤差が生じる。
【００１５】この誤差をを小さくするためには、Ｚｏｕ
ｔを小さくしなければならない。図５の場合、次段のア
ナログブロックの入力インピーダンスに対しスイッチ
（ＳＷ１、ＳＷ２・・・・・・ＳＷｎ）は十分小さなイ
ンピーダンスにする必要があり、必然的にスイッチを形
成するトランジスタのチャネル幅を大きくしなければな
らない。この結果、チップサイズの増加、即ちコストの
増加を招くという問題点があった。
ｔを小さくしなければならない。図５の場合、次段のア
ナログブロックの入力インピーダンスに対しスイッチ
（ＳＷ１、ＳＷ２・・・・・・ＳＷｎ）は十分小さなイ
ンピーダンスにする必要があり、必然的にスイッチを形
成するトランジスタのチャネル幅を大きくしなければな
らない。この結果、チップサイズの増加、即ちコストの
増加を招くという問題点があった。
【００１６】上述した例において、入力インピーダンス
Ｚｉｎ、出力インピーダンスＺｏｕｔの影響を０．１％
にするためには、スイッチのインピーダンスを５０Ωに
する。即ち、スイッチ（ＳＷ１、ＳＷ２・・・・・・Ｓ
Ｗｎ）を構成するトランジスタのチャネル幅を１００倍
にしなければならず、これらトランジスタの製造コスト
が非常に高くなってしまう。
Ｚｉｎ、出力インピーダンスＺｏｕｔの影響を０．１％
にするためには、スイッチのインピーダンスを５０Ωに
する。即ち、スイッチ（ＳＷ１、ＳＷ２・・・・・・Ｓ
Ｗｎ）を構成するトランジスタのチャネル幅を１００倍
にしなければならず、これらトランジスタの製造コスト
が非常に高くなってしまう。
【００１７】本発明は、上述の如き従来の課題を解決す
るためになされたもので、コストの増加を招くことな
く、アナログ回路に入力される信号レベルの変動を抑え
ることができる半導体集積回路を提供することである。
るためになされたもので、コストの増加を招くことな
く、アナログ回路に入力される信号レベルの変動を抑え
ることができる半導体集積回路を提供することである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、反転入力端子に信号を入力して
増幅する演算増幅器と、入力信号に対して各種処理を施
す複数のアナログ回路と、前記複数のアナログ回路の任
意の１つを選択して、前記演算増幅器の出力信号を前記
選択したアナログ回路に入力する選択回路と、前記選択
回路によって選択されたアナログ回路の入力信号を前記
演算増幅器の非反転入力端子にフィードバックする選択
フィードバック回路とを具備することを特徴とする。
に、請求項１の発明は、反転入力端子に信号を入力して
増幅する演算増幅器と、入力信号に対して各種処理を施
す複数のアナログ回路と、前記複数のアナログ回路の任
意の１つを選択して、前記演算増幅器の出力信号を前記
選択したアナログ回路に入力する選択回路と、前記選択
回路によって選択されたアナログ回路の入力信号を前記
演算増幅器の非反転入力端子にフィードバックする選択
フィードバック回路とを具備することを特徴とする。
【００１９】このような構成により、選択回路が複数の
アナログ回路の中の一つを選択すると、演算増幅器の出
力は選択されたアナログ回路に入力される。これと共
に、前記第２の選択フィードバック回路により前記選択
されたアナログ回路の入力側が前記演算増幅器の非反転
入力端子に接続されてフィードバック系が形成される。
このフィードバック系により選択回路の出力インピーダ
ンスとアナログ回路の入力インピーダンスとの間に大き
な段差があっても、前記アナログ回路に入力される信号
のレベル変動が抑えられる。
アナログ回路の中の一つを選択すると、演算増幅器の出
力は選択されたアナログ回路に入力される。これと共
に、前記第２の選択フィードバック回路により前記選択
されたアナログ回路の入力側が前記演算増幅器の非反転
入力端子に接続されてフィードバック系が形成される。
このフィードバック系により選択回路の出力インピーダ
ンスとアナログ回路の入力インピーダンスとの間に大き
な段差があっても、前記アナログ回路に入力される信号
のレベル変動が抑えられる。
【００２０】請求項２の発明は、反転入力端子に信号を
入力し、且つ任意に選択される複数の出力回路を有し、
選択された出力回路から出力信号を出力する演算増幅器
と、前記演算増幅器からの複数の出力回路に１対１対応
で接続され、入力信号に対して各種処理を施す複数のア
ナログ回路と、前記演算増幅器の出力信号が出力される
出力回路に接続されているアナログ回路の入力信号を前
記演算増幅器の非反転入力端子にフィードバックする選
択フィードバック回路とを具備することを特徴とする。
入力し、且つ任意に選択される複数の出力回路を有し、
選択された出力回路から出力信号を出力する演算増幅器
と、前記演算増幅器からの複数の出力回路に１対１対応
で接続され、入力信号に対して各種処理を施す複数のア
ナログ回路と、前記演算増幅器の出力信号が出力される
出力回路に接続されているアナログ回路の入力信号を前
記演算増幅器の非反転入力端子にフィードバックする選
択フィードバック回路とを具備することを特徴とする。
【００２１】このような構成により、演算増幅器の一つ
の出力回路が選択されて、この出力回路に接続されるア
ナログ回路に信号が入力されると、選択フィードバック
回路により前記信号が入力されるアナログ回路の入力側
が前記演算増幅器の非反転入力端子に接続されてフィー
ドバック系が形成される。このフィードバック系により
演算増幅器の出力インピーダンスとアナログ回路の入力
インピーダンスとの間に大きな段差があっても、前記ア
ナログ回路に入力される信号のレベル変動が抑えられ
る。
の出力回路が選択されて、この出力回路に接続されるア
ナログ回路に信号が入力されると、選択フィードバック
回路により前記信号が入力されるアナログ回路の入力側
が前記演算増幅器の非反転入力端子に接続されてフィー
ドバック系が形成される。このフィードバック系により
演算増幅器の出力インピーダンスとアナログ回路の入力
インピーダンスとの間に大きな段差があっても、前記ア
ナログ回路に入力される信号のレベル変動が抑えられ
る。
【００２２】請求項３の発明は、前記演算増幅器の複数
の出力回路の中で、信号が出力される出力回路以外の残
りの出力回路はハイインピーダンスになることを特徴と
する。 請求項４の発明は、演算増幅器と前記演算増幅
器の出力とアナログ回路の入力間に接続された第１のス
イッチと、前記演算増幅器の反転入力端子と前記アナロ
グ回路の入力間に接続された第２のスイッチとを有し、
前記第１および第２のスイッチとアナログ回路は、任意
数有し、選択信号により、前記第１および１２のスイッ
チを制御し、任意数のアナログ回路のうち１つのアナロ
グ回路に前記演算増幅器の出力を伝達することを特微と
する。
の出力回路の中で、信号が出力される出力回路以外の残
りの出力回路はハイインピーダンスになることを特徴と
する。 請求項４の発明は、演算増幅器と前記演算増幅
器の出力とアナログ回路の入力間に接続された第１のス
イッチと、前記演算増幅器の反転入力端子と前記アナロ
グ回路の入力間に接続された第２のスイッチとを有し、
前記第１および第２のスイッチとアナログ回路は、任意
数有し、選択信号により、前記第１および１２のスイッ
チを制御し、任意数のアナログ回路のうち１つのアナロ
グ回路に前記演算増幅器の出力を伝達することを特微と
する。
【００２３】請求項５の発明は、演算増幅器と演算増幅
器の出力に接続されたアナログ回路と、前記演算増幅器
の反転入力端子と前記アナログ回路の入力間に接続され
た第３のスイッチとを有し、前記第３のスイッチとアナ
ログ回路と漬算増幅器の出力は、任意数有し、選択信号
により、前記第３のスイッチと前記演算増幅器の出力を
制御し、任意数のアナログ回路のうち１つのアナログ回
路に前記演算増幅器の出力を伝達することを特徴とす
る。
器の出力に接続されたアナログ回路と、前記演算増幅器
の反転入力端子と前記アナログ回路の入力間に接続され
た第３のスイッチとを有し、前記第３のスイッチとアナ
ログ回路と漬算増幅器の出力は、任意数有し、選択信号
により、前記第３のスイッチと前記演算増幅器の出力を
制御し、任意数のアナログ回路のうち１つのアナログ回
路に前記演算増幅器の出力を伝達することを特徴とす
る。
【００２４】請求項６の発明は、上記演算増幅器はバイ
アス回路と差動増幅回路と任意数の出力回路を有し、選
択信号により前記出力回路を制御し、任意数の出力回路
のうち１つの出力回路より信号出力し、他の出力回路の
出力はハイインピーダンスになることを特徴とする。
アス回路と差動増幅回路と任意数の出力回路を有し、選
択信号により前記出力回路を制御し、任意数の出力回路
のうち１つの出力回路より信号出力し、他の出力回路の
出力はハイインピーダンスになることを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体集積回路
の第１の実施の形態の構成を示すブロック図である。本
例の半導体集積回路は、演算増幅器ＡＭＰ１の後段に、
選択スイッチＳＷ１Ａ〜ＳＷｎＡを介してアナログ回路
１〜ｎを接続しており、又、前記演算増幅器ＡＭＰ１の
非反転入力端子を選択スイッチＳＷ１Ｂ〜ＳＷｎＢを介
して前記アナログ回路１〜ｎの入力側に接続している。
但し、従来例を示した図５と同一箇所については同一符
号を記し、説明は省略する。
に基づいて説明する。図１は、本発明の半導体集積回路
の第１の実施の形態の構成を示すブロック図である。本
例の半導体集積回路は、演算増幅器ＡＭＰ１の後段に、
選択スイッチＳＷ１Ａ〜ＳＷｎＡを介してアナログ回路
１〜ｎを接続しており、又、前記演算増幅器ＡＭＰ１の
非反転入力端子を選択スイッチＳＷ１Ｂ〜ＳＷｎＢを介
して前記アナログ回路１〜ｎの入力側に接続している。
但し、従来例を示した図５と同一箇所については同一符
号を記し、説明は省略する。
【００２６】この第１の実施例は、演算増幅器と複数の
アナログ回路と複数のスイッチを有している。複数個の
アナログ回路（アナログ回路１、アナログ回路２・・・
・・・アナログ回路ｎ）は特に図示していないが、例え
ば音声等のアナログ信号の処理部で、利得増幅器、アク
ティブフィルタ、スイッチトキャパシタフィルタ、Ａ／
Ｄ変換器等により構成されている。
アナログ回路と複数のスイッチを有している。複数個の
アナログ回路（アナログ回路１、アナログ回路２・・・
・・・アナログ回路ｎ）は特に図示していないが、例え
ば音声等のアナログ信号の処理部で、利得増幅器、アク
ティブフィルタ、スイッチトキャパシタフィルタ、Ａ／
Ｄ変換器等により構成されている。
【００２７】複数個のスイッチ（ＳＷ１Ａ−ＳＷｎＡ、
ＳＷ１Ｂ〜ＳＷｎＢ）は、ＣＭＯＳトランジスタで構成
され、選択信号（φ１〜φｎ、φ１〜φｎ）により、複
数個のスイッチ（ＳＷ１Ａ〜ＳＷｎＡ、ＳＷ１Ｂ〜ＳＷ
ｎＢ）のうち１組が選択され、演算増幅器の帰還（フィ
ードバック）ループを形成する。
ＳＷ１Ｂ〜ＳＷｎＢ）は、ＣＭＯＳトランジスタで構成
され、選択信号（φ１〜φｎ、φ１〜φｎ）により、複
数個のスイッチ（ＳＷ１Ａ〜ＳＷｎＡ、ＳＷ１Ｂ〜ＳＷ
ｎＢ）のうち１組が選択され、演算増幅器の帰還（フィ
ードバック）ループを形成する。
【００２８】次に図１に示した半導体集積回路の動作を
説明する。選択信号（φ１〜φｎ）のいずれかがハイレ
ベルの時、そのスイッチは、オン状態となり演算増幅器
ＡＭＰ１の出力を次段のアナログ回路へ伝達する。他の
スイッチは、オフ状態となり演算増幅器ＡＭＰ１の出力
は、これら次段のアナログ回路へ伝達されないため、結
局、アナログ回路１〜ｎのいずれかに信号が伝達され
る。
説明する。選択信号（φ１〜φｎ）のいずれかがハイレ
ベルの時、そのスイッチは、オン状態となり演算増幅器
ＡＭＰ１の出力を次段のアナログ回路へ伝達する。他の
スイッチは、オフ状態となり演算増幅器ＡＭＰ１の出力
は、これら次段のアナログ回路へ伝達されないため、結
局、アナログ回路１〜ｎのいずれかに信号が伝達され
る。
【００２９】例えば、スイッチ（ＳＷ１Ａ〜ＳＷｎＡ、
ＳＷ１Ｂ〜ＳＷｎＢ）のインピーダンスをＺｏｕｔ＝５
ｋΩ、次段のアナログブロックの入力インピーダンスを
Ｚｉｎ＝５０ｋΩ、ＡＭＰ１のオープンループ利得をＡ
＝１０００倍とした場合、信号レベルの変動は、以下に
述べるように計算することができる。
ＳＷ１Ｂ〜ＳＷｎＢ）のインピーダンスをＺｏｕｔ＝５
ｋΩ、次段のアナログブロックの入力インピーダンスを
Ｚｉｎ＝５０ｋΩ、ＡＭＰ１のオープンループ利得をＡ
＝１０００倍とした場合、信号レベルの変動は、以下に
述べるように計算することができる。
【００３０】図２は図１のアンプ１がアナログ回路１に
接続された時の等価回路である。Ｚｏｕｔは、ＳＷ１の
インピーダンスにほぼ等しい。Ζｉｎは、アナログ回路
の入力インピーダンスとする。Ａはアンプ１０の増幅
率、Ｖｉｎはアンプ１０の＋端子の入力で、アンプ１０
の出力Ｖａである。
接続された時の等価回路である。Ｚｏｕｔは、ＳＷ１の
インピーダンスにほぼ等しい。Ζｉｎは、アナログ回路
の入力インピーダンスとする。Ａはアンプ１０の増幅
率、Ｖｉｎはアンプ１０の＋端子の入力で、アンプ１０
の出力Ｖａである。
【００３１】 図２にて、Ｖａ＝Ｉ・（Ζｏｕｔ＋Ｚｉｎ） （６） Ｖｏｕｔ＝Ｉ・Ｚｉｎ （７） （６）、（７）式から Ｖａ＝Ｖｏｕｔ・（Ζｏｕｔ＋Ｚｉｎ）÷Ｚｉｎ （８） 一方、（Ｖｉｎ−Ｖｏｕｔ）Ａ＝Ｖａ （９） （８）を（９）式に代入する。
【００３２】 ＡＶｉｎ−ＡＶｏｕｔ＝Ｖｏｕｔ・Ｚｏｕｔ÷Ｚｉｎ＋Ｖｏｕｔ （１０） （１０）式を変形すると、 Ｖｏｕｔ÷Ｖｉｎ＝Ａ÷｛（Ζｏｕｔ÷Ｚｉｎ）＋１＋Ａ｝ （１１） となり、更に変形して、 ＝Ｚｉｎ÷｛（１＋Ａ）÷Ａ｝×｛Ζｏｕｔ÷（１＋Ａ）＋Ｚｉｎ｝ （１２） となる。
【００３３】Ｖｏｕｔ÷ＶｉｎはＬＥＶＥＬに相当する
から、 ＬＥＶＥＬ＝Ｚｉｎ÷〔（１÷Ａ＋１）×｛Ζｏｕｔ÷
（１＋Ａ）＋Ｚｉｎ｝〕＝〔１÷｛１÷１０００＋
１｝〕×５０×１０3 ÷｛（５×１０3 ÷（１＋１００
０）＋５０×１０3 ｝＝０．９９９００１×０．９９９
９００ となり、演算増幅器の利得誤差で０．１％、入力インピ
ーダンスＺｉｎ、出力インピーダンスＺｏｕｔの影響で
約０．０１％小さくなり、入力インピーダンス、出力イ
ンピーダンスの影響はほとんどない。
から、 ＬＥＶＥＬ＝Ｚｉｎ÷〔（１÷Ａ＋１）×｛Ζｏｕｔ÷
（１＋Ａ）＋Ｚｉｎ｝〕＝〔１÷｛１÷１０００＋
１｝〕×５０×１０3 ÷｛（５×１０3 ÷（１＋１００
０）＋５０×１０3 ｝＝０．９９９００１×０．９９９
９００ となり、演算増幅器の利得誤差で０．１％、入力インピ
ーダンスＺｉｎ、出力インピーダンスＺｏｕｔの影響で
約０．０１％小さくなり、入力インピーダンス、出力イ
ンピーダンスの影響はほとんどない。
【００３４】本実施の形態によれば、例えば選択信号φ
１がハイレベルになると、スイッチＳＷ１Ａ，ＳＷ１Ｂ
がオンになり、演算増幅器ＡＭＰ１の出力信号はアナロ
グ回路１に入力されると共に、演算増幅器ＡＭＰ１の非
反転入力端子にフィードバックされることによって、ア
ナログ回路１の入力インピーダンスとスイッチＳＷ１Ａ
の出力インピーダンスの影響をなくし、アナログ回路１
へ入力される信号レベルの変動を抑えることができる。
また、本例は、上記効果を得る上で、スイッチＳＷ１Ｂ
〜ＳＷｎＢを設けて、フィードバック系を形成できる構
成にすれば良く、回路のコストを上昇させることはな
い。
１がハイレベルになると、スイッチＳＷ１Ａ，ＳＷ１Ｂ
がオンになり、演算増幅器ＡＭＰ１の出力信号はアナロ
グ回路１に入力されると共に、演算増幅器ＡＭＰ１の非
反転入力端子にフィードバックされることによって、ア
ナログ回路１の入力インピーダンスとスイッチＳＷ１Ａ
の出力インピーダンスの影響をなくし、アナログ回路１
へ入力される信号レベルの変動を抑えることができる。
また、本例は、上記効果を得る上で、スイッチＳＷ１Ｂ
〜ＳＷｎＢを設けて、フィードバック系を形成できる構
成にすれば良く、回路のコストを上昇させることはな
い。
【００３５】図３は本発明の第２の実施の形態に関わる
半導体集積回路を示すブロック図である。本例の半導体
集積回路は、演算増幅器ＡＭＰ２からでる複数の出力端
子１〜ｎの後段に、アナログ回路１〜ｎを接続してお
り、又、前記演算増幅器ＡＭＰ２の非反転入力端子を選
択スイッチＳＷ１Ｂ〜ＳＷｎＢを介して前記アナログ回
路１〜ｎの入力側に接続している。
半導体集積回路を示すブロック図である。本例の半導体
集積回路は、演算増幅器ＡＭＰ２からでる複数の出力端
子１〜ｎの後段に、アナログ回路１〜ｎを接続してお
り、又、前記演算増幅器ＡＭＰ２の非反転入力端子を選
択スイッチＳＷ１Ｂ〜ＳＷｎＢを介して前記アナログ回
路１〜ｎの入力側に接続している。
【００３６】次に本実施の形態の動作について説明す
る。演算増幅器ＡＭＰ２の複数の出力端子（出力１〜出
力ｎ）は、それぞれのアナログ回路（アナログ回路１〜
アナログ回路ｎ）に接続され、選択信号（φ１〜φｎ、
φ１〜φｎ）により１組が選択される。さらに複数個の
スイッチ（ＳＷ１Ｂ〜ＳｗｎＢ）は、ＣＭＯＳトランジ
スタで構成され、選択信号（φ１〜φｎ、φ１〜φｎ）
により、複数個のスイッチ（ＳＷ１Ｂ〜ＳＷｎＢ）のう
ち１組が選択され、演算増幅器ＡＭＰ１の帰還ループを
形成する。
る。演算増幅器ＡＭＰ２の複数の出力端子（出力１〜出
力ｎ）は、それぞれのアナログ回路（アナログ回路１〜
アナログ回路ｎ）に接続され、選択信号（φ１〜φｎ、
φ１〜φｎ）により１組が選択される。さらに複数個の
スイッチ（ＳＷ１Ｂ〜ＳｗｎＢ）は、ＣＭＯＳトランジ
スタで構成され、選択信号（φ１〜φｎ、φ１〜φｎ）
により、複数個のスイッチ（ＳＷ１Ｂ〜ＳＷｎＢ）のう
ち１組が選択され、演算増幅器ＡＭＰ１の帰還ループを
形成する。
【００３７】選択信号（φ１〜φｎ）のいずれかがハイ
レベルの時、選択されたアナログ回路に接続されている
演算増幅器ＡＭＰ２の出力端子から、出力信号が出力さ
れる。そして、帰還ループ内のスイッチがオン状態とな
り、帰還ループが形成される。 選択されないアナログ
回路に接続されている演算増幅器ＡＭＰ２の出力端子
は、ハイインピーダンス状態となり、次段のアナログ回
路へ出力信号は伝達されず、また帰還ループ内のスイッ
チもオフ状態となり、帰還ループが形成されない。
レベルの時、選択されたアナログ回路に接続されている
演算増幅器ＡＭＰ２の出力端子から、出力信号が出力さ
れる。そして、帰還ループ内のスイッチがオン状態とな
り、帰還ループが形成される。 選択されないアナログ
回路に接続されている演算増幅器ＡＭＰ２の出力端子
は、ハイインピーダンス状態となり、次段のアナログ回
路へ出力信号は伝達されず、また帰還ループ内のスイッ
チもオフ状態となり、帰還ループが形成されない。
【００３８】これより、選択された、次段のアナログ回
路からみた演算増幅器ＡＭＰ２の出力インピ一ダンスΖ
ｏｕｔは、スイッチを介してないため、ほぼ０［Ω］と
なる。よって、信号レベルの変動なく、信号を伝達でき
る。
路からみた演算増幅器ＡＭＰ２の出力インピ一ダンスΖ
ｏｕｔは、スイッチを介してないため、ほぼ０［Ω］と
なる。よって、信号レベルの変動なく、信号を伝達でき
る。
【００３９】図４は図３に示した演算増幅器ＡＭＰ２の
詳細構成例を示した回路図である。バイアス回路６と差
動増幅回路７と複数個の出力回路１１、１３、１５を有
し、第１の出力回路１１は、差動増幅回路７の出力と、
Ｐチャネル絶縁ゲート型電界効果型トランジスタ（以下
ＰチャネルＭＩＳトランジス夕と記す）Ｐ１１のゲート
電極との間に、スイッチとして、ゲート電極に選択信号
φ１を接続したＰチャネルＭＩＳトランジスタＰ１３が
挿入され、差動増幅回路７の出力と、第１の位相補償容
量１２の入力との問に、スイッチとして、ゲート電極に
選択信号φ１の反転信号φ１を接続したＰチャネルＭＩ
ＳトランジスタＰ１４が挿入され、高位電源端子１と、
ＰチャネルＭＩＳトランジスタＰ１１のゲート電極との
間に、スイッチとして、ゲート電極に選択信号φ１を接
続したＰチャネルＭＩＳトランジスタＰ１５が挿入さ
れ、バイアス回路６の出力と、ＮチャネルＭＩＳトラン
ジスタＮ１２のゲー卜電極との間に、スイッチとして、
ゲート電極に選択信号φ１を接続したＮチャネルＭＩＳ
トランジスタＮ１６が挿入され、低位電源端子２と、Ｎ
チャネルＭＩＳトランジスタＮ１２のゲート電極との間
に、スイッチとして、ゲート電極に選択信号φ１を接続
したＮチャネルＭＩＳトランジスタＮ１７が挿入されて
構成されている。
詳細構成例を示した回路図である。バイアス回路６と差
動増幅回路７と複数個の出力回路１１、１３、１５を有
し、第１の出力回路１１は、差動増幅回路７の出力と、
Ｐチャネル絶縁ゲート型電界効果型トランジスタ（以下
ＰチャネルＭＩＳトランジス夕と記す）Ｐ１１のゲート
電極との間に、スイッチとして、ゲート電極に選択信号
φ１を接続したＰチャネルＭＩＳトランジスタＰ１３が
挿入され、差動増幅回路７の出力と、第１の位相補償容
量１２の入力との問に、スイッチとして、ゲート電極に
選択信号φ１の反転信号φ１を接続したＰチャネルＭＩ
ＳトランジスタＰ１４が挿入され、高位電源端子１と、
ＰチャネルＭＩＳトランジスタＰ１１のゲート電極との
間に、スイッチとして、ゲート電極に選択信号φ１を接
続したＰチャネルＭＩＳトランジスタＰ１５が挿入さ
れ、バイアス回路６の出力と、ＮチャネルＭＩＳトラン
ジスタＮ１２のゲー卜電極との間に、スイッチとして、
ゲート電極に選択信号φ１を接続したＮチャネルＭＩＳ
トランジスタＮ１６が挿入され、低位電源端子２と、Ｎ
チャネルＭＩＳトランジスタＮ１２のゲート電極との間
に、スイッチとして、ゲート電極に選択信号φ１を接続
したＮチャネルＭＩＳトランジスタＮ１７が挿入されて
構成されている。
【００４０】第２の出力回路１３から第ｎの出力回路１
５は、第１の出力回路１１と同一構成であるため、説明
は省略する。
５は、第１の出力回路１１と同一構成であるため、説明
は省略する。
【００４１】以下、本実施例の演算増幅器の動作につい
て説明する。動作条件として、一つの出力回路のみが選
択されるため、第１の出力回路１１のみを選択した時を
例として、φ１がハイレベル、φ２〜φｎがローレベル
となる時を説明する。
て説明する。動作条件として、一つの出力回路のみが選
択されるため、第１の出力回路１１のみを選択した時を
例として、φ１がハイレベル、φ２〜φｎがローレベル
となる時を説明する。
【００４２】第１の出力回路１１のＰチャネルＭＩＳト
ランジスタＰ１３、Ｐ１４、ＮチャネルＭＩＳトランジ
スタＮ１６はオン状態となり、ＰチャネルＭＩＳトラン
ジスタＰ１５、ＮチャネルＭＩＳトランジスタＮ１７、
はオフ状態となる。第２の出力回路１３〜第ｎの出力回
路１５の、ＰチャネルＭＩＳトランジスタＰ２５〜Ｐｎ
５、ＮチャネルＭＩＳトランジスタＮ２７〜Ｐｎ７、は
オン状態となり、ＰチャネルＭＩＳトランジスタＰ２３
〜Ｐｎ３、Ｐ２４〜Ｐｎ４、ＮチャネルＭＩＳトランジ
スタＮ１６〜Ｎｎ６はオフ状態となる。
ランジスタＰ１３、Ｐ１４、ＮチャネルＭＩＳトランジ
スタＮ１６はオン状態となり、ＰチャネルＭＩＳトラン
ジスタＰ１５、ＮチャネルＭＩＳトランジスタＮ１７、
はオフ状態となる。第２の出力回路１３〜第ｎの出力回
路１５の、ＰチャネルＭＩＳトランジスタＰ２５〜Ｐｎ
５、ＮチャネルＭＩＳトランジスタＮ２７〜Ｐｎ７、は
オン状態となり、ＰチャネルＭＩＳトランジスタＰ２３
〜Ｐｎ３、Ｐ２４〜Ｐｎ４、ＮチャネルＭＩＳトランジ
スタＮ１６〜Ｎｎ６はオフ状態となる。
【００４３】これより、差動増幅回路７の出力は、第１
の出力回路１１のＰチャネルＭＩＳトランジスタＰ１１
のゲート電極と、第１の位相補償回路１２に入力され、
バィアス回路６の出力は、第１の出力回路１１のＮチャ
ネルＭＩＳトランジスタＰ１２のゲート電極に入力され
ので第１の出力回路１１の出力端子１７に、第１のアナ
ログ回路への信号が出力される。
の出力回路１１のＰチャネルＭＩＳトランジスタＰ１１
のゲート電極と、第１の位相補償回路１２に入力され、
バィアス回路６の出力は、第１の出力回路１１のＮチャ
ネルＭＩＳトランジスタＰ１２のゲート電極に入力され
ので第１の出力回路１１の出力端子１７に、第１のアナ
ログ回路への信号が出力される。
【００４４】そして、第２の出力回路１３〜第ｎの出力
回路１５のＰチャネルＭＩＳトランジスタＰ２１〜Ｐｎ
１のゲート電極には、高位電源が接続され、Ｎチャネル
ＭＩＳトランジスタＮ２２〜Ｎｎ２のゲート電極には、
低位電源が接続され、第２の位相補償回路１４〜第ｎの
位相補償回路１６には、ＰチャネルＭＩＳトランジスタ
Ｐ１４がオフ状態となり信号が伝達されないため、第２
の出力回路１３〜第ｎの出力回路１５の出力端子１８〜
出力端子１９は、ハイインピーダンス状態となる。
回路１５のＰチャネルＭＩＳトランジスタＰ２１〜Ｐｎ
１のゲート電極には、高位電源が接続され、Ｎチャネル
ＭＩＳトランジスタＮ２２〜Ｎｎ２のゲート電極には、
低位電源が接続され、第２の位相補償回路１４〜第ｎの
位相補償回路１６には、ＰチャネルＭＩＳトランジスタ
Ｐ１４がオフ状態となり信号が伝達されないため、第２
の出力回路１３〜第ｎの出力回路１５の出力端子１８〜
出力端子１９は、ハイインピーダンス状態となる。
【００４５】よって、唯ひとつ選択された出力回路か
ら、次段のアナログ回路へ信号が出力され、選択されな
い出力回路は、ハイインピーダンス状態となる演算増幅
器となる。
ら、次段のアナログ回路へ信号が出力され、選択されな
い出力回路は、ハイインピーダンス状態となる演算増幅
器となる。
【００４６】本実施の形態によれば、例えば選択信号φ
１がハイレベルになると、ＳＷ１Ｂがオンになり、演算
増幅器ＡＭＰ２の出力信号は出力端子１からアナログ回
路１に入力されると共に、演算増幅器ＡＭＰ１の非反転
入力端子にフィードバックされることによって、アナロ
グ回路１の入力インピーダンスとスイッチＳＷ１Ａの出
力インピーダンスの影響をなくし、アナログ回路１へ入
力される信号レベルの変動を抑えることができる。特に
本例では、演算増幅器ＡＭＰ２の出力側がスイッチを介
さずアナログ回路１へ接続され、演算増幅器ＡＭＰ２の
出力インピ一ダンスΖｏｕｔは、スイッチを介してない
ため、ほぼ０［Ω］となり、僅かのフィードバック量に
て、上記効果を得ることができると共に、フィードバッ
クをなくしても、前記信号レベルの変動を抑えることが
できる。
１がハイレベルになると、ＳＷ１Ｂがオンになり、演算
増幅器ＡＭＰ２の出力信号は出力端子１からアナログ回
路１に入力されると共に、演算増幅器ＡＭＰ１の非反転
入力端子にフィードバックされることによって、アナロ
グ回路１の入力インピーダンスとスイッチＳＷ１Ａの出
力インピーダンスの影響をなくし、アナログ回路１へ入
力される信号レベルの変動を抑えることができる。特に
本例では、演算増幅器ＡＭＰ２の出力側がスイッチを介
さずアナログ回路１へ接続され、演算増幅器ＡＭＰ２の
出力インピ一ダンスΖｏｕｔは、スイッチを介してない
ため、ほぼ０［Ω］となり、僅かのフィードバック量に
て、上記効果を得ることができると共に、フィードバッ
クをなくしても、前記信号レベルの変動を抑えることが
できる。
【００４７】
【発明の効果】以上詳細に説明したように、本発明の半
導体集積回路によれば、コストの増加を招くことなく、
アナログ回路に入力される信号レベルの変動を抑えるこ
とができる
導体集積回路によれば、コストの増加を招くことなく、
アナログ回路に入力される信号レベルの変動を抑えるこ
とができる
【図１】本発明の第１の実施例に係わる半導体集積回路
を示すブロック図である。
を示すブロック図である。
【図２】図１に示した回路の一部等価回路である。
【図３】本発明の第２の実施例に係わる半導体集積回路
を示すブロック図である。
を示すブロック図である。
【図４】図３に示した回路の詳細例を示した回路図であ
る。
る。
【図５】従来の半導体集積回路の構成例を示したブロッ
ク図である。
ク図である。
【図６】図５に示した回路の一部等価回路である。
【図７】図５に示した部分回路図である。
ＡＭＰ１、ＡＭＰ２：演算増幅器 ＳＷ１〜ＳＷｎ：スイッチ ＳＷ１Ａ〜ＳＷｎＡ：スイッチ ＳＷ１Ｂ〜ＳＷｎＢ：スイッチ φ１〜φｎ：選択信号φ１ 〜φｎ：選択信号 アナログ回路１〜ｎ：アナログ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】この演算増幅器ＡＭＰ１のオープンループ
利得をＡとすると、演算増幅器ＡＭＰ１に入力されるレ
ベルと次段のアナログ回路に入力される信号レべルの比
ＬＥＶＥＬは、以下のように計算される。
利得をＡとすると、演算増幅器ＡＭＰ１に入力されるレ
ベルと次段のアナログ回路に入力される信号レべルの比
ＬＥＶＥＬは、以下のように計算される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】図５において、Ｚｏｕｔは、ＳＷ１のイン
ピーダンスにほぼ等しい。Ζｉｎは、アナログ回路の入
力インピーダンスとすると、図５は図６に示すような等
価回路で表され、以下の関係が成り立つ。
ピーダンスにほぼ等しい。Ζｉｎは、アナログ回路の入
力インピーダンスとすると、図５は図６に示すような等
価回路で表され、以下の関係が成り立つ。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】 Ｖｉｎｓｗ１÷（Ｚｉｎ＋Ｚｏｕｔ）＝Ｖｏｕｔｓｗ１÷Ｚｉｎ （１） Ｖｏｕｔｓｗ１÷Ｖｉｎｓｗ１＝Ｚｉｎ÷（Ｚｉｎ＋Ｚｏｕｔ） （２） ここで、図７に示すようにＡｍｐ１の非反転入力端子の
入力をＶｉｎ、Ａｍｐ１の出力をＶｏｕｔとすると、以
下の式が成り立つ。
入力をＶｉｎ、Ａｍｐ１の出力をＶｏｕｔとすると、以
下の式が成り立つ。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 （Ｖｉｎ−Ｖｏｕｔ）×Ａ＝Ｖｏｕｔ （３）Ｖｏｕｔ ÷Ｖｉｎ＝１÷｛１＋１÷Ａ｝ （４） ここで、Ｖｏｕｔ＝Ｖｉｎｓｗ１であるから、（２）、
（４）より、 ＬＥＶＥＬ＝（Ｖｏｕｔ÷Ｖｉｎ）×（Ｖｏｕｔｓｗ１
÷Ｖｉｎｓｗ１） この式を変形して、 ＬＥＶＥＬ＝｛１÷（１÷Ａ＋１）｝×Ｚｉｎ÷（Ｚｉｎ＋Ｚｏｕｔ） （ ５） となる。この（５）式における第１項は、演算増幅器Ａ
ＭＰ１のオープンループ利得Ａが有限であることにより
生じる利得誤差、第２項は入力インピーダンスＺｉｎ、
出力インピーダンスＺｏｕｔにより生じる誤差である。
（４）より、 ＬＥＶＥＬ＝（Ｖｏｕｔ÷Ｖｉｎ）×（Ｖｏｕｔｓｗ１
÷Ｖｉｎｓｗ１） この式を変形して、 ＬＥＶＥＬ＝｛１÷（１÷Ａ＋１）｝×Ｚｉｎ÷（Ｚｉｎ＋Ｚｏｕｔ） （ ５） となる。この（５）式における第１項は、演算増幅器Ａ
ＭＰ１のオープンループ利得Ａが有限であることにより
生じる利得誤差、第２項は入力インピーダンスＺｉｎ、
出力インピーダンスＺｏｕｔにより生じる誤差である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】例えば、スイッチ（ＳＷ１、ＳＷ２・・・
・・・ＳＷｎ）のインピーダンスＺｏｕｔが５ｋΩ、次
段のアナログブロックの入力インピーダンスΖｉｎを５
０ｋΩ、ＡＭＰ１のオープンループ利得Ａを１０００倍
とした場合、演算増幅器ＡＭＰ１の入力レベルと次段の
アナログ回路に入力される信号レベルの比は、（５）式
より、 ＬＥＶＥＬ＝｛１÷（１÷１０００＋１）｝×５０×１
０3 ÷（５０×１０3＋５×１０3 ）＝０．９９９００
１×０．９０９０９１ となり、演算増幅器ＡＭＰ１の利得誤差で０．１％、入
力インピーダンスＺｉｎ、出力インピーグンスＺｏｕｔ
の影響で約９％、合計で約９％の誤差が生じる。
・・・ＳＷｎ）のインピーダンスＺｏｕｔが５ｋΩ、次
段のアナログブロックの入力インピーダンスΖｉｎを５
０ｋΩ、ＡＭＰ１のオープンループ利得Ａを１０００倍
とした場合、演算増幅器ＡＭＰ１の入力レベルと次段の
アナログ回路に入力される信号レベルの比は、（５）式
より、 ＬＥＶＥＬ＝｛１÷（１÷１０００＋１）｝×５０×１
０3 ÷（５０×１０3＋５×１０3 ）＝０．９９９００
１×０．９０９０９１ となり、演算増幅器ＡＭＰ１の利得誤差で０．１％、入
力インピーダンスＺｉｎ、出力インピーグンスＺｏｕｔ
の影響で約９％、合計で約９％の誤差が生じる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】この誤差を小さくするためには、Ｚｏｕｔ
を小さくしなければならない。図５の場合、次段のアナ
ログブロックの入力インピーダンスに対しスイッチ（Ｓ
Ｗ１、ＳＷ２・・・・・・ＳＷｎ）は十分小さなインピ
ーダンスにする必要があり、必然的にスイッチを形成す
るトランジスタのチャネル幅を大きくしなければならな
い。この結果、チップサイズの増加、即ちコストの増加
を招くという問題点があった。
を小さくしなければならない。図５の場合、次段のアナ
ログブロックの入力インピーダンスに対しスイッチ（Ｓ
Ｗ１、ＳＷ２・・・・・・ＳＷｎ）は十分小さなインピ
ーダンスにする必要があり、必然的にスイッチを形成す
るトランジスタのチャネル幅を大きくしなければならな
い。この結果、チップサイズの増加、即ちコストの増加
を招くという問題点があった。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、非反転入力端子に信号を入力し
て増幅する演算増幅器と、入力信号に対して各種処理を
施す複数のアナログ回路と、前記複数のアナログ回路の
任意の１つを選択して、前記演算増幅器の出力信号を前
記選択したアナログ回路に入力する選択回路と、前記選
択回路によって選択されたアナログ回路の入力信号を前
記演算増幅器の反転入力端子にフィードバックする選択
フィードバック回路とを具備することを特徴とする。
に、請求項１の発明は、非反転入力端子に信号を入力し
て増幅する演算増幅器と、入力信号に対して各種処理を
施す複数のアナログ回路と、前記複数のアナログ回路の
任意の１つを選択して、前記演算増幅器の出力信号を前
記選択したアナログ回路に入力する選択回路と、前記選
択回路によって選択されたアナログ回路の入力信号を前
記演算増幅器の反転入力端子にフィードバックする選択
フィードバック回路とを具備することを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】このような構成により、選択回路が複数の
アナログ回路の中の一つを選択すると、演算増幅器の出
力は選択されたアナログ回路に入力される。これと共
に、前記第２の選択フィードバック回路により前記選択
されたアナログ回路の入力側が前記演算増幅器の反転入
力端子に接続されてフィードバック系が形成される。こ
のフィードバック系により選択回路のインピーダンスが
アナログ回路の入力インピーダンスに比較し充分小さく
なくとも前記アナログ回路に入力される信号のレベル変
動が抑えられる。
アナログ回路の中の一つを選択すると、演算増幅器の出
力は選択されたアナログ回路に入力される。これと共
に、前記第２の選択フィードバック回路により前記選択
されたアナログ回路の入力側が前記演算増幅器の反転入
力端子に接続されてフィードバック系が形成される。こ
のフィードバック系により選択回路のインピーダンスが
アナログ回路の入力インピーダンスに比較し充分小さく
なくとも前記アナログ回路に入力される信号のレベル変
動が抑えられる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】請求項２の発明は、非反転入力端子に信号
を入力し、且つ任意に選択される複数の出力回路を有
し、選択された出力回路から出力信号を出力する演算増
幅器と、前記演算増幅器からの複数の出力回路に１対１
対応で接続され、入力信号に対して各種処理を施す複数
のアナログ回路と、前記演算増幅器の出力信号が出力さ
れる出力回路に接続されているアナログ回路の入力信号
を前記演算増幅器の反転入力端子にフィードバックする
選択フィードバック回路とを具備することを特徴とす
る。
を入力し、且つ任意に選択される複数の出力回路を有
し、選択された出力回路から出力信号を出力する演算増
幅器と、前記演算増幅器からの複数の出力回路に１対１
対応で接続され、入力信号に対して各種処理を施す複数
のアナログ回路と、前記演算増幅器の出力信号が出力さ
れる出力回路に接続されているアナログ回路の入力信号
を前記演算増幅器の反転入力端子にフィードバックする
選択フィードバック回路とを具備することを特徴とす
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】このような構成により、演算増幅器の一つ
の出力回路が選択されて、この出力回路に接続されるア
ナログ回路に信号が入力されると、選択フィードバック
回路により前記信号が入力されるアナログ回路の入力側
が前記演算増幅器の非反転入力端子に接続されてフィー
ドバック系が形成される。このフィードバック系により
演算増幅器のインピーダンスがアナログ回路の入力イン
ピーダンスに比較し充分小さくなくとも前記アナログ回
路に入力される信号のレベル変動が抑えられる。
の出力回路が選択されて、この出力回路に接続されるア
ナログ回路に信号が入力されると、選択フィードバック
回路により前記信号が入力されるアナログ回路の入力側
が前記演算増幅器の非反転入力端子に接続されてフィー
ドバック系が形成される。このフィードバック系により
演算増幅器のインピーダンスがアナログ回路の入力イン
ピーダンスに比較し充分小さくなくとも前記アナログ回
路に入力される信号のレベル変動が抑えられる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】請求項３の発明は、前記演算増幅器の複数
の出力回路の中で、信号が出力される出力回路以外の残
りの出力回路はハイインピーダンスになることを特徴と
する。請求項４の発明は、演算増幅器と、前記演算増幅
器の出力とアナログ回路の入力間に接続された第１のス
イッチと、前記演算増幅器の反転入力端子と前記アナロ
グ回路の入力間に接続された第２のスイッチとを有し、
前記第１および第２のスイッチとアナログ回路は、任意
数有し、選択信号により、前記第１および第２のスイッ
チを制御し、任意数のアナログ回路のうち１つのアナロ
グ回路に前記演算増幅器の出力を伝達することを特微と
する。
の出力回路の中で、信号が出力される出力回路以外の残
りの出力回路はハイインピーダンスになることを特徴と
する。請求項４の発明は、演算増幅器と、前記演算増幅
器の出力とアナログ回路の入力間に接続された第１のス
イッチと、前記演算増幅器の反転入力端子と前記アナロ
グ回路の入力間に接続された第２のスイッチとを有し、
前記第１および第２のスイッチとアナログ回路は、任意
数有し、選択信号により、前記第１および第２のスイッ
チを制御し、任意数のアナログ回路のうち１つのアナロ
グ回路に前記演算増幅器の出力を伝達することを特微と
する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】請求項５の発明は、演算増幅器と演算増幅
器の出力に接続されたアナログ回路と、前記演算増幅器
の反転入力端子と前記アナログ回路の入力間に接続され
た第３のスイッチとを有し、前記第３のスイッチとアナ
ログ回路と前記演算増幅器の出力を任意数有し、選択信
号により、前記第３のスイッチと前記演算増幅器の出力
を制御し、任意数のアナログ回路のうち１つのアナログ
回路に前記演算増幅器の出力を伝達することを特徴とす
る。
器の出力に接続されたアナログ回路と、前記演算増幅器
の反転入力端子と前記アナログ回路の入力間に接続され
た第３のスイッチとを有し、前記第３のスイッチとアナ
ログ回路と前記演算増幅器の出力を任意数有し、選択信
号により、前記第３のスイッチと前記演算増幅器の出力
を制御し、任意数のアナログ回路のうち１つのアナログ
回路に前記演算増幅器の出力を伝達することを特徴とす
る。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体集積回路
の第１の実施の形態の構成を示すブロック図である。本
例の半導体集積回路は、演算増幅器ＡＭＰ１の後段に、
選択スイッチＳＷ１Ａ〜ＳＷｎＡを介してアナログ回路
１〜ｎを接続しており、又、前記演算増幅器ＡＭＰ１の
反転入力端子を選択スイッチＳＷ１Ｂ〜ＳＷｎＢを介し
て前記アナログ回路１〜ｎの入力側に接続している。但
し、従来例を示した図５と同一箇所については同一符号
を記し、説明は省略する。
に基づいて説明する。図１は、本発明の半導体集積回路
の第１の実施の形態の構成を示すブロック図である。本
例の半導体集積回路は、演算増幅器ＡＭＰ１の後段に、
選択スイッチＳＷ１Ａ〜ＳＷｎＡを介してアナログ回路
１〜ｎを接続しており、又、前記演算増幅器ＡＭＰ１の
反転入力端子を選択スイッチＳＷ１Ｂ〜ＳＷｎＢを介し
て前記アナログ回路１〜ｎの入力側に接続している。但
し、従来例を示した図５と同一箇所については同一符号
を記し、説明は省略する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】図２は図１のアンプ１がアナログ回路１に
接続された時の等価回路である。Ｚｏｕｔは、ＳＷ１の
インピーダンスにほぼ等しい。Ζｉｎは、アナログ回路
の入力インピーダンスとする。Ａはアンプ１の増幅率、
Ｖｉｎはアンプ１の非反転入力端子の入力で、Ｖａはア
ンプ１の出力である。
接続された時の等価回路である。Ｚｏｕｔは、ＳＷ１の
インピーダンスにほぼ等しい。Ζｉｎは、アナログ回路
の入力インピーダンスとする。Ａはアンプ１の増幅率、
Ｖｉｎはアンプ１の非反転入力端子の入力で、Ｖａはア
ンプ１の出力である。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】 図２にて、Ｖａ＝Ｉ×（Ζｏｕｔ＋Ｚｉｎ） （６） Ｖｏｕｔ＝Ｉ×Ｚｉｎ （７） （６）、（７）式から Ｖａ＝Ｖｏｕｔ×（Ζｏｕｔ＋Ｚｉｎ）÷Ｚｉｎ （８） 一方、（Ｖｉｎ−Ｖｏｕｔ）×Ａ＝Ｖａ （９） （８）を（９）式に代入する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】 Ａ×Ｖｉｎ−Ａ×Ｖｏｕｔ＝Ｖｏｕｔ×Ｚｏｕｔ÷Ｚｉｎ＋Ｖｏｕｔ （１ ０） （１０）式を変形すると、 Ｖｏｕｔ÷Ｖｉｎ＝Ａ÷｛（Ζｏｕｔ÷Ｚｉｎ）＋１＋Ａ｝ （１１） となり、更に変形して、 ＝Ｚｉｎ÷［｛（１＋Ａ）÷Ａ｝×｛Ζｏｕｔ÷（１＋Ａ）＋Ｚｉｎ｝］ （１ ２）となる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】本実施の形態によれば、例えば選択信号φ
１がハイレベルになると、スイッチＳＷ１Ａ，ＳＷ１Ｂ
がオンになり、演算増幅器ＡＭＰ１の出力信号はアナロ
グ回路１に入力されると共に、演算増幅器ＡＭＰ１の反
転入力端子にフィードバックされることによって、アナ
ログ回路１の入力インピーダンスとスイッチＳＷ１Ａの
出力インピーダンスの影響をなくし、アナログ回路１へ
入力される信号レベルの変動を抑えることができる。ま
た、本例は、上記効果を得る上で、スイッチＳＷ１Ｂ〜
ＳＷｎＢを設けて、フィードバック系を形成できる構成
にすれば良く、回路のコストを上昇させることはない。
１がハイレベルになると、スイッチＳＷ１Ａ，ＳＷ１Ｂ
がオンになり、演算増幅器ＡＭＰ１の出力信号はアナロ
グ回路１に入力されると共に、演算増幅器ＡＭＰ１の反
転入力端子にフィードバックされることによって、アナ
ログ回路１の入力インピーダンスとスイッチＳＷ１Ａの
出力インピーダンスの影響をなくし、アナログ回路１へ
入力される信号レベルの変動を抑えることができる。ま
た、本例は、上記効果を得る上で、スイッチＳＷ１Ｂ〜
ＳＷｎＢを設けて、フィードバック系を形成できる構成
にすれば良く、回路のコストを上昇させることはない。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】次に本実施の形態の動作について説明す
る。演算増幅器ＡＭＰ２の複数の出力端子（出力１〜出
力ｎ）は、それぞれのアナログ回路（アナログ回路１〜
アナログ回路ｎ）に接続され、選択信号（φ１〜φｎ、
φ１〜φｎ）により１組が選択される。さらに複数個の
スイッチ（ＳＷ１Ｂ〜ＳｗｎＢ）は、ＣＭＯＳトランジ
スタで構成され、選択信号（φ１〜φｎ、φ１〜φｎ）
により、複数個のスイッチ（ＳＷ１Ｂ〜ＳＷｎＢ）のう
ち１組が選択され、演算増幅器ＡＭＰ２の帰還ループを
形成する。
る。演算増幅器ＡＭＰ２の複数の出力端子（出力１〜出
力ｎ）は、それぞれのアナログ回路（アナログ回路１〜
アナログ回路ｎ）に接続され、選択信号（φ１〜φｎ、
φ１〜φｎ）により１組が選択される。さらに複数個の
スイッチ（ＳＷ１Ｂ〜ＳｗｎＢ）は、ＣＭＯＳトランジ
スタで構成され、選択信号（φ１〜φｎ、φ１〜φｎ）
により、複数個のスイッチ（ＳＷ１Ｂ〜ＳＷｎＢ）のう
ち１組が選択され、演算増幅器ＡＭＰ２の帰還ループを
形成する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】第１の出力回路１１のＰチャネルＭＩＳト
ランジスタＰ１３、Ｐ１４、ＮチャネルＭＩＳトランジ
スタＮ１６はオン状態となり、ＰチャネルＭＩＳトラン
ジスタＰ１５、ＮチャネルＭＩＳトランジスタＮ１７
は、オフ状態となる。第２の出力回路１３〜第ｎの出力
回路１５の、ＰチャネルＭＩＳトランジスタＰ２５〜Ｐ
ｎ５、ＮチャネルＭＩＳトランジスタＮ２７〜Ｐｎ７、
はオン状態となり、ＰチャネルＭＩＳトランジスタＰ２
３〜Ｐｎ３、Ｐ２４〜Ｐｎ４、ＮチャネルＭＩＳトラン
ジスタＮ１６〜Ｎｎ６はオフ状態となる。
ランジスタＰ１３、Ｐ１４、ＮチャネルＭＩＳトランジ
スタＮ１６はオン状態となり、ＰチャネルＭＩＳトラン
ジスタＰ１５、ＮチャネルＭＩＳトランジスタＮ１７
は、オフ状態となる。第２の出力回路１３〜第ｎの出力
回路１５の、ＰチャネルＭＩＳトランジスタＰ２５〜Ｐ
ｎ５、ＮチャネルＭＩＳトランジスタＮ２７〜Ｐｎ７、
はオン状態となり、ＰチャネルＭＩＳトランジスタＰ２
３〜Ｐｎ３、Ｐ２４〜Ｐｎ４、ＮチャネルＭＩＳトラン
ジスタＮ１６〜Ｎｎ６はオフ状態となる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】本実施の形態によれば、例えば選択信号φ
１がハイレベルになると、ＳＷ１Ｂがオンになり、演算
増幅器ＡＭＰ２の出力信号は出力端子１からアナログ回
路１に入力される。特に本例では、演算増幅器ＡＭＰ２
の出力側がスイッチを介さずアナログ回路１へ接続さ
れ、演算増幅器ＡＭＰ２の出力インピ一ダンスΖｏｕｔ
は、スイッチを介してないため、ほぼ０［Ω］となり、
信号レベルの変動を抑えることができる。
１がハイレベルになると、ＳＷ１Ｂがオンになり、演算
増幅器ＡＭＰ２の出力信号は出力端子１からアナログ回
路１に入力される。特に本例では、演算増幅器ＡＭＰ２
の出力側がスイッチを介さずアナログ回路１へ接続さ
れ、演算増幅器ＡＭＰ２の出力インピ一ダンスΖｏｕｔ
は、スイッチを介してないため、ほぼ０［Ω］となり、
信号レベルの変動を抑えることができる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】図３に示した回路の演算増幅器の詳細例を示し
た回路図である。
た回路図である。
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (6)
- 【請求項１】 反転入力端子に信号を入力して増幅する
演算増幅器と、 入力信号に対して各種処理を施す複数のアナログ回路
と、 前記複数のアナログ回路の任意の１つを選択して、前記
演算増幅器の出力信号を前記選択したアナログ回路に入
力する選択回路と、 前記選択回路によって選択されたアナログ回路の入力信
号を前記演算増幅器の非反転入力端子にフィードバック
する選択フィードバック回路とを具備することを特徴と
する半導体集積回路。 - 【請求項２】 反転入力端子に信号を入力し、且つ任意
に選択される複数の出力回路を有し、選択された出力回
路から出力信号を出力する演算増幅器と、 前記演算増幅器からの複数の出力回路に１対１対応で接
続され、入力信号に対して各種処理を施す複数のアナロ
グ回路と、 前記演算増幅器の出力信号が出力される出力回路に接続
されているアナログ回路の入力信号を前記演算増幅器の
非反転入力端子にフィードバックする選択フィードバッ
ク回路とを具備することを特徴とする半導体集積回路。 - 【請求項３】 前記演算増幅器の複数の出力回路の中
で、信号が出力される出力回路以外の残りの出力回路は
ハイインピーダンスになることを特徴とする請求項２に
記載の半導体集積回路。 - 【請求項４】 演算増幅器と前記演算増幅器の出力とア
ナログ回路の入力間に接続された第１のスイッチと、 前記演算増幅器の反転入力端子と前記アナログ回路の入
力間に接続された第２のスイッチとを有し、 前記第１および第２のスイッチとアナログ回路は、任意
数有し、選択信号により、前記第１および１２のスイッ
チを制御し、任意数のアナログ回路のうち１つのアナロ
グ回路に前記演算増幅器の出力を伝達することを特微と
する半導体集積回路。 - 【請求項５】 演算増幅器と演算増幅器の出力に接続さ
れたアナログ回路と、 前記演算増幅器の反転入力端子
と前記アナログ回路の入力間に接続された第３のスイッ
チとを有し、 前記第３のスイッチとアナログ回路と漬算増幅器の出力
は、任意数有し、選択信号により、前記第３のスイッチ
と前記演算増幅器の出力を制御し、任意数のアナログ回
路のうち１つのアナログ回路に前記演算増幅器の出力を
伝達することを特徴とする半導体集積回路。 - 【請求項６】 上記演算増幅器はバイアス回路と差動増
幅回路と任意数の出力回路を有し、 選択信号により前記出力回路を制御し、任意数の出力回
路のうち１つの出力回路より信号出力し、他の出力回路
の出力はハイインピーダンスになることを特徴とする請
求項５に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274610A JPH11112244A (ja) | 1997-10-07 | 1997-10-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274610A JPH11112244A (ja) | 1997-10-07 | 1997-10-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112244A true JPH11112244A (ja) | 1999-04-23 |
Family
ID=17544133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9274610A Pending JPH11112244A (ja) | 1997-10-07 | 1997-10-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112244A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248254B2 (en) | 2002-09-19 | 2007-07-24 | Nec Electronics Corporation | Gamma correcting circuit and panel drive apparatus equipped with gamma correcting circuit |
| WO2008149517A1 (ja) * | 2007-06-04 | 2008-12-11 | Panasonic Corporation | バイアス回路及びこれを備えた半導体集積回路 |
| JP2009198970A (ja) * | 2008-02-25 | 2009-09-03 | Oki Semiconductor Co Ltd | 液晶表示パネルの駆動装置 |
| US7903072B2 (en) | 2007-03-14 | 2011-03-08 | Epson Imaging Devices Corporation | Electro-optical device, driving circuit, and electronic apparatus for decreasing frame size |
| JP4961425B2 (ja) * | 2006-11-30 | 2012-06-27 | パナソニック株式会社 | 演算増幅器 |
| JP2015102334A (ja) * | 2013-11-21 | 2015-06-04 | 株式会社昭和真空 | 圧電素子の周波数測定装置及び周波数測定方法 |
| WO2019235032A1 (ja) * | 2018-06-08 | 2019-12-12 | ソニーセミコンダクタソリューションズ株式会社 | 表示素子駆動回路および表示装置 |
-
1997
- 1997-10-07 JP JP9274610A patent/JPH11112244A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248254B2 (en) | 2002-09-19 | 2007-07-24 | Nec Electronics Corporation | Gamma correcting circuit and panel drive apparatus equipped with gamma correcting circuit |
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| JPWO2008149517A1 (ja) * | 2007-06-04 | 2010-08-19 | パナソニック株式会社 | バイアス回路及びこれを備えた半導体集積回路 |
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| JP2009198970A (ja) * | 2008-02-25 | 2009-09-03 | Oki Semiconductor Co Ltd | 液晶表示パネルの駆動装置 |
| JP2015102334A (ja) * | 2013-11-21 | 2015-06-04 | 株式会社昭和真空 | 圧電素子の周波数測定装置及び周波数測定方法 |
| WO2019235032A1 (ja) * | 2018-06-08 | 2019-12-12 | ソニーセミコンダクタソリューションズ株式会社 | 表示素子駆動回路および表示装置 |
| JPWO2019235032A1 (ja) * | 2018-06-08 | 2021-07-08 | ソニーセミコンダクタソリューションズ株式会社 | 表示素子駆動回路および表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010925 |