JP2018195986A - 半導体装置及びデータドライバ - Google Patents

Abstract

【目的】歪や遅延を抑えたデータドライバの出力を得ることが可能な半導体装置を提供する。【構成】入力信号と第１ノードの信号を差動で受ける差動段と、高位電源端と中位電源端との間に接続され、出力端が前記第１ノードに接続された第１出力段と、高位電源端と中位電源端との間に接続され、出力端が第２ノードを介して負荷に接続された第２出力段と、中位電源端と低位電源端との間に接続され、出力端が第１ノードに接続された第３出力段と、中位電源端と低位電源端との間に接続され、出力端が第２ノードを介して負荷に接続された第４出力段と、第１及び第２ノードとの間を接続又は非接続に切り替える出力制御スイッチと、差動段の出力対と第１〜第４出力段の各々の第１の入力及び第２の入力との間を接続又は非接続に切り替える複数の切り替えスイッチと、を含み、第１〜第４出力段を活性又は非活性状態に制御する制御回路と、を備える。【選択図】図１

Description

本発明は、半導体装置、例えば液晶表示装置のデータドライバ等に適用して好適な半導体装置に関する。

現在、表示装置の分野ではアクティブマトリクス型の液晶表示装置が主流となっている。液晶表示装置は、スマートフォンやタブレット等の携帯情報端末から、大画面で且つ２Ｋ４Ｋ等の高解像度のモニタやＴＶまで、あらゆる表示装置に広く用いられている。

表示パネルを駆動するデータドライバは、高品質の表示や動画表示に対応するため、高精度な階調電圧出力とともに、データ線の高速駆動が求められる。そのため、データドライバの出力回路は、表示パネルのデータ線容量を高速に充放電するために高い駆動能力が必要とされる。また、良好な表示品質を実現するために、データ線の充電時及び放電時の駆動波形の傾き、すなわちデータドライバの出力回路のスルーレートの対称性や均一性も必要とされる。

データ線の高速駆動アンプとして、出力スイッチを介さず出力段で直接データ線負荷を駆動するアンプ構成が提案されている（例えば、特許文献１）。かかる高速駆動アンプの出力回路は、差動段と、差動段の出力を受ける第１出力段と、データ線負荷に直接接続される第２出力段と、第１出力段及び第２出力段の出力端間のスイッチを含み第２出力段の活性、非活性を制御する制御回路と、を備える。第１出力段及び第２出力段には、高位電源ＶＤＤ及び低位電源ＶＳＳが供給される。この出力回路では、まず１データ期間の開始直後の期間Ｔ１において出力端間のスイッチをオフとし、第２出力段を非活性とする。そして、期間Ｔ１の後の期間Ｔ２に、当該出力端間のスイッチをオンとし、第２出力段を活性とすることにより、期間Ｔ２の開始からデータ線負荷の駆動を行う。

特開２００９−２４６７４１号公報

液晶ディスプレイは、液晶に印加されるレベル電圧で階調に応じた透過率が制御されるが、液晶の劣化を防ぐため液晶に印加する電圧極性を所定の周期で変える必要があり、一般的には一定のコモン電圧に対して正極側の階調電圧と負極側の階調電圧を所定の周期で切り替えてデータ線を駆動する駆動方式が採用されている。このような駆動方式として、正極及び負極をデータ期間単位で切り替えるドット反転駆動と、正極及び負極をフレーム期間（画面書き換え期間）単位で切り替えるカラム反転駆動がある。

ドット反転駆動のデータドライバでは上位電源ＶＤＤ／低位電源ＶＳＳ（＝ＧＮＤ）の２電源を用いて、正極性と負極性の階調電圧を出力するＦｕｌｌＶＤＤアンプが出力回路として用いられる。一方、カラム反転駆動用のデータドライバでは、高位電源ＶＤＤ／中位電源ＶＤＭ（コモン電圧付近）／低位電源ＶＳＳ（＝ＧＮＤ）の３電源を用いて、正極性と負極性の階調電圧を出力するｈａｌｆＶＤＤアンプが出力回路として用いられる。

近年では、消費電力の削減のため、データドライバの駆動方式は、ドット反転駆動からカラム反転駆動へと移行している。低位電源ＶＳＳ、中位電源ＶＤＭ、高位電源ＶＤＤの３つの電源に対し、コモン電圧は中位電源ＶＤＭ近傍、正極側の階調電圧は高位電源ＶＤＤと中位電源ＶＤＭとの間、負極側の階調電圧は低位電源ＶＳＳと中位電源ＶＤＭとの間の電圧範囲を有する。また、低消費電力の手法として、期間Ｔ１に同極性の階調電圧が出力されているデータ線間を短絡して１つ前のデータ期間の負荷容量間の電荷を次のデータ期間の駆動に再利用するチャージシェアリング駆動が採用されるケースも多い。

上記特許文献１の回路をカラム反転駆動の正極駆動用アンプとして動作させた場合、第１出力段及び第２出力段には低位電源ＶＳＳの代わりに中位電源ＶＤＭが供給される。第１出力段のＮｃｈ出力トランジスタＭ２及び第２出力段のＮｃｈ出力トランジスタＭ４は、ソースに中位電源ＶＤＭが供給される一方、寄生バイポーラ動作によるラッチアップの防止のため、バックゲートがＶＳＳとされる。このため、Ｎｃｈ出力トランジスタＭ２及びＭ４には高いバックバイアス電圧がかかり、閾値電圧が増加する。このバックバイアス電圧の印加による閾値電圧の増加により、放電動作の出力波形に大きな歪と出力遅延が生じるという課題がある。

すなわち、期間Ｔ１で、第１出力段は動作しており、Ｎｃｈ出力トランジスタＭ２、Ｍ４のゲートはそれぞれ電位（ＶＤＭ＋Ｖｔｎ＋ｄＶｎ）、（ＶＤＭ）となる。ここでＶｔｎはＮｃｈ出力トランジスタＭ２及びＭ４の閾値電圧、ｄＶｎは出力安定時のゲートソース間電圧ＶｇｓとＶｔｎとの差分（Ｖｇｓ−Ｖｔｎ）である。出力トランジスタＭ２、Ｍ４はバックゲートがＶＳＳのため、ソース電位に対するバックバイアス電圧が印加される。このため閾値電圧Ｖｔｎは、バックバイアス電圧が印加されないときの閾値電圧より増加する。

期間Ｔ２で第２出力段を動作させると、Ｎｃｈ出力トランジスタＭ２及びＭ４のゲート同士が短絡され、ゲート寄生容量間の容量結合により、Ｍ２のゲート電位がＭ４に引っ張られて、Ｎｃｈ出力トランジスタＭ２、Ｍ４とも一旦オフとなり、その後オンとなる。すなわち、Ｎｃｈ出力トランジスタＭ２及びＭ４は期間Ｔ１でのゲート電位差が大きいため、期間Ｔ２の開始時にそれぞれのゲート同士が接続されると、ゲート間の容量結合で一時的にオフとなる。このオフ期間は期間Ｔ１でのゲート電位差が大きいほど長くなる。

一方、Ｐｃｈ出力トランジスタＭ１及びＭ３は、バックバイアス電圧が印加されず、期間Ｔ１でのゲート電位差は通常の閾値電圧程度である。期間Ｔ２の開始時にそれぞれのゲート同士が接続され、容量結合で一時的にオフとなるが、このオフ期間はバックバイアス電圧が印加されるＮｃｈ出力トランジスタＭ２及びＭ４に比べて比較的短い。したがって、Ｐｃｈ出力トランジスタＭ１及びＭ３と比較すると、期間Ｔ２の開始時にオフとなる期間の長いＮｃｈ出力トランジスタＭ２、Ｍ４による放電動作の出力波形には、大きな歪や出力遅延が発生する。特に期間Ｔ１にチャージシェア駆動が行わる場合には、期間Ｔ２の開始直後のＮｃｈ出力トランジスタＭ２、Ｍ４ともオフ状態の間にデータ線負荷側へ電荷が移動することで更に大きな波形歪が発生する。

同様に、上記特許文献１の回路をカラム反転駆動の負極駆動用アンプとして動作させた場合には、充電動作の出力波形に大きな歪と出力遅延が生じるという課題がある。

本発明は上記問題点に鑑みてなされたものであり、表示装置のデータドライバにおいて歪や遅延を抑えた出力波形を得ることが可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、入力信号を受ける信号入力端と、駆動対象の負荷に接続された駆動出力端と、高位電源電位の供給を受ける高位電源端と、低位電源電位の供給を受ける低位電源端と、高位電源電位と低位電源電位の間の中位電源電位の供給を受ける中位電源端と、第１ノード及び第２ノードと、前記信号入力端の前記入力信号と前記第１ノードの信号とを差動で受ける入力対と、差動信号を出力する出力対と、を有する差動段と、前記高位電源端と前記中位電源端との間に接続され、第１及び第２の入力と、前記第１ノードに接続された出力端と、を有する第１出力段と、前記高位電源端と前記中位電源端との間に接続され、第１及び第２の入力と、前記第２ノードに接続された出力端と、を有し、前記出力端が前記第２ノードを介して前記駆動出力端に接続された第２出力段と、前記中位電源端と前記低位電源端との間に接続され、第１及び第２の入力と、前記第１ノードに接続された出力端と、を有する第３出力段と、前記中位電源端と前記低位電源端との間に接続され、第１及び第２の入力と、前記第２ノードに接続された出力端を有し、前記出力端が前記第２ノードを介して前記駆動出力端に接続された第４出力段と、前記第１ノードと前記第２ノードとの間を接続又は非接続に切り替える出力制御スイッチと、前記差動段の前記出力対と前記第１〜第４出力段の前記第１及び第２の入力の各々との間を接続又は非接続に切り替える複数の切り替えスイッチと、を含み、前記第１〜第４出力段を活性状態又は非活性状態に制御する制御回路と、を備えたことを特徴とする。

本発明に係る半導体装置によれば、表示装置のデータドライバにおいて歪や遅延を抑えた出力波形を得ることが可能となる。

実施例１の出力回路の構成を示す回路図である。 実施例１における接続制御例を示すタイムチャートである。 実施例２における接続制御例を示すタイムチャートである。 実施例３の差動段の構成例を示す回路図である。 実施例４の差動段の構成例を示す回路図である。 実施例４の差動段における各スイッチの制御例を示すタイムチャートである。 実施例５の差動段の構成例を示す回路図である。 実施例５の差動段における各スイッチの制御例を示すタイムチャートである。 本発明の出力回路をデータドライバに適用した場合の構成例を示す図である。 本発明の出力回路をデータドライバに適用した場合の出力波形を示すタイムチャートである。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

本実施例の半導体装置は、図１に示すように、出力回路１００及びデータ線負荷９０から構成されている。

出力回路１００は、差動段１０、第１出力段１１、第２出力段１２、第３出力段１３、第４出力段１４、及び、第１出力段１１と第３出力段１３の出力端が接続される第１ノードＮ１と、第２出力段１２と第４出力段１４の出力端が接続される第２ノードＮ２を有する。また、出力回路１００は、入力信号Ｖｉｎの入力を受ける入力端子Ｐ１、データ線負荷９０に接続された出力パッドＰ２、高位電源電位ＶＤＤの供給を受ける高位電源端子Ｎｄｄ、低位電源電位ＶＳＳの供給を受ける低位電源端子Ｎｓｓ、高位電源電位ＶＤＤと低位電源電位ＶＳＳとの間の中位電源電位Ｖｄｍの供給を受ける中位電源端子Ｎｄｍを有する。第２ノードＮ２は、出力パッドＰ２を介してデータ線負荷９０と接続される。さらに、出力回路１００は、第１ノードＮ１と第２ノードＮ２との間を接続又は非接続に切り替える出力制御スイッチＳ１０と、第１〜第４出力段１１〜１４のそれぞれの活性状態又は非活性状態を切り替える複数のスイッチを有する。

差動段１０の入力対の一方の入力端（＋）には、入力端子Ｐ１が接続されている。差動段１０の入力対の他方の入力端（−）には、第１出力段１１及び第３出力段１３の出力ノードである第１ノードＮ１が接続されている。差動段１０は、入力端子Ｐ１の入力信号Ｖｉｎ及び第１ノードＮ１からの信号を差動で受け、差動信号を出力対をなす第１出力端Ｌ１及び第２出力端Ｌ２から出力する。差動段１０の差動信号を受け、第１出力段１１及び第３出力段１３は入力信号Ｖｉｎに応じた出力信号を第１ノードＮ１へ増幅出力し、第２出力段１２及び第４出力段１４は入力信号Ｖｉｎに応じた出力信号を第２ノードＮ２へ増幅出力する。差動段１０の入力端（−）は、第１出力段１１及び第３出力段１３の出力端である第１ノードＮ１に接続されるとともに、第２出力段１２及び第４出力段１４の出力端である第２ノードＮ２に出力制御スイッチＳ１０を介して接続される。したがって、出力回路１００は、第１ノードＮ１が差動段１０の入力対の入力端（−）に帰還入力される差動増幅回路を構成する。

第１出力段１１及び第２出力段１２は、高位電源端子Ｎｄｄと中位電源端子Ｎｄｍとの間に接続されている。第１出力段１１の出力端は第１ノードＮ１を介して差動段１０の入力端（−）に接続され、第２出力段１２の出力端は第２ノードＮ２を介して出力パッドＰ２に接続されている。

第１出力段１１は、高位電源端子Ｎｄｄ及び第１ノードＮ１の間に接続された第１導電型（Ｐチャネル型）の第１トランジスタＭ１１と、第１ノードＮ１及び中位電源端子Ｎｄｍの間に接続された第２導電型（Ｎチャネル型）の第２トランジスタＭ１２と、を備える。第１トランジスタＭ１１の制御端（ゲート）は、スイッチＳ１１を介して差動段１０の第１出力端Ｌ１に接続され、スイッチＳ２１を介して高位電源端子Ｎｄｄに接続される。第２トランジスタＭ１２の制御端（ゲート）は、スイッチＳ１２を介して差動段１０の第２出力端Ｌ２に接続され、スイッチＳ２２を介して低位電源端子Ｎｓｓに接続される。第１トランジスタＭ１１のバックゲートは高位電源端子Ｎｄｄに接続され、第２トランジスタＭ１２のバックゲートは低位電源端子Ｎｓｓに接続されている。

第２出力段１２は、高位電源端子Ｎｄｄ及び第２ノードＮ２の間に接続された第１導電型（Ｐチャネル型）の第３トランジスタＭ１３と、第２ノードＮ２及び中位電源端子Ｎｄｍの間に接続された第２導電型（Ｎチャネル型）の第４トランジスタＭ１４と、を備える。第３トランジスタＭ１３の制御端（ゲート）は、スイッチＳ１３を介して差動段１０の第１出力端Ｌ１に接続され、スイッチＳ２３を介して高位電源端子Ｎｄｄに接続される。第４トランジスタＭ１４の制御端（ゲート）は、スイッチＳ１４を介して差動段１０の第２出力端Ｌ２に接続され、スイッチＳ２４を介して低位電源端子Ｎｓｓに接続される。第３トランジスタＭ１３のバックゲートは高位電源端子Ｎｄｄに接続され、第４トランジスタＭ１４のバックゲートは低位電源端子Ｎｓｓに接続されている。

第３出力段１３及び第４出力段１４は、中位電源端子Ｎｄｍと低位電源端子Ｎｓｓとの間に接続されている。第３出力段１３の出力端は第１ノードＮ１を介して差動段１０の入力端（−）に接続され、第４出力段１４の出力端は第２ノードＮ２を介して出力パッドＰ２に接続されている。

第３出力段１３は、中位電源端子Ｎｄｍ及び第１ノードＮ１の間に接続された第１導電型（Ｐチャネル型）の第５トランジスタＭ１５と、第１ノードＮ１及び低位電源端子Ｎｓｓの間に接続された第２導電型（Ｎチャネル型）の第６トランジスタＭ１６と、を備える。第５トランジスタＭ１５の制御端（ゲート）は、スイッチＳ１５を介して差動段１０の第１出力端Ｌ１に接続され、スイッチＳ２５を介して高位電源端子Ｎｄｄに接続される。第６トランジスタＭ１６の制御端（ゲート）は、スイッチＳ１６を介して差動段１０の第２出力端Ｌ２に接続され、スイッチＳ２６を介して低位電源端子Ｎｓｓに接続される。第５トランジスタＭ１５のバックゲートは高位電源端子Ｎｄｄに接続され、第６トランジスタＭ１６のバックゲートは低位電源端子Ｎｓｓに接続されている。

第４出力段１４は、中位電源端子Ｎｄｍ及び第２ノードＮ２の間に接続された第１導電型（Ｐチャネル型）の第７トランジスタＭ１７と、第２ノードＮ２及び低位電源端子Ｎｓｓの間に接続された第２導電型（Ｎチャネル型）の第８トランジスタＭ１８と、を備える。第７トランジスタＭ１７の制御端（ゲート）は、スイッチＳ１７を介して差動段１０の第１出力端Ｌ１に接続され、スイッチＳ２７を介して高位電源端子Ｎｄｄに接続される。第８トランジスタＭ１８の制御端（ゲート）は、スイッチＳ１８を介して差動段１０の第２出力端Ｌ２に接続され、スイッチＳ２８を介して低位電源端子Ｎｓｓに接続される。第７トランジスタＭ１７のバックゲートは高位電源端子Ｎｄｄに接続され、第８トランジスタＭ１８のバックゲートは低位電源端子Ｎｓｓに接続されている。

なお、以下の説明では第１導電型（Ｐチャネル型）のトランジスタを「Ｐｃｈトランジスタ」、第２導電型（Ｎチャネル型）のトランジスタを「Ｎｃｈトランジスタ」と称する。また、各トランジスタの制御端（ゲート）を単にゲートと称する。

データ線負荷９０は、表示パネルのデータ線負荷（簡易等価モデル）であり、配線抵抗ＲＬ及び配線容量ＣＬから構成されている。データ線負荷９０は、出力パッドＰ２を介して出力回路１００に接続されている。データ線負荷９０と出力回路１０の出力パッドＰ２との接続点をデータ線の近端、出力パッドＰ２から最も遠い端部をデータ線の遠端と称する。

スイッチＳ１１（第１スイッチ）、Ｓ１２（第２スイッチ）、Ｓ１３（第３スイッチ）、Ｓ１４（第４スイッチ）、Ｓ１５（第５スイッチ）、Ｓ１６（第６スイッチ）、Ｓ１７（第７スイッチ）、Ｓ１８（第８スイッチ）、Ｓ２１（第９スイッチ）、Ｓ２２（第１０スイッチ）、Ｓ２３（第１１スイッチ）、Ｓ２４（第１２スイッチ）、Ｓ２５（第１３スイッチ）、Ｓ２６（第１４スイッチ）、Ｓ２７（第１５スイッチ）、Ｓ２８（第１６スイッチ）及び出力制御スイッチＳ１０は、切替に応じて第１出力段１１、第２出力段１２、第３出力段１３及び第４出力段１４の活性又は非活性を制御する制御回路を構成している。

具体的には、入力端子Ｐ１に正極性の入力信号Ｖｉｎが供給される１データ期間において、第１出力段１１及び第２出力段１２は、正極電圧をデータ線負荷９０に出力するため、制御回路により活性、非活性が制御される。このとき、第３出力段１３及び第４出力段１４は非活性の状態に維持される。一方、入力端子Ｐ１に負極性の入力信号Ｖｉｎが供給される１データ期間において、第３出力段１３及び第４出力段１４は、負極電圧をデータ線負荷９０に出力するため、制御回路により活性、非活性が制御される。このとき、第１出力段１１及び第２出力段１２は非活性の状態に維持される。

また、上記の通り、ＰｃｈトランジスタＭ１１及びＭ１３のバックゲートは、ソースと同じ高位電源端子Ｎｄｄに接続され、ＮｃｈトランジスタＭ１６及びＭ１８のバックゲートは、ソースと同じ低位電源端子Ｎｓｓに接続されている。一方、ＮｃｈトランジスタＭ１２及びＭ１４は、ソースが中位電源端子Ｎｄｍに接続されるが、バックゲートは低位電源端子Ｎｓｓに接続されている。これにより、第２ノードＮ２から負極電圧を出力する時に、ソース（中位電源端子Ｎｄｍ）とバックゲートとドレイン（第２ノードＮ２）間で寄生バイポーラ動作による電流発生が防止される。

例えば、ＮｃｈトランジスタＭ１２及びＭ１４のドレイン及びソースがＮ領域、バックゲートがＰ領域で形成されているとした場合、ドレイン（第２ノードＮ２）が負極電圧でソース（中位電源端子Ｎｄｍ）よりも低い電圧となる時に、バックゲートがドレインより高電位だとＮＰＮの寄生バイポーラが動作して電流が発生する場合がある。このため、ＮｃｈトランジスタＭ１２及びＭ１４のバックゲートはドレイン（第２ノードＮ２）より常に低い電位の低位電源端子Ｎｓｓに接続することで寄生バイポーラ動作を防ぐことができる。一方、ＰｃｈトランジスタＭ１５及びＭ１７もソースが中位電源端子Ｎｄｍに接続されるが、バックゲートは高位電源端子Ｎｄｄに接続される。これにより、第２ノードＮ２から正極電圧を出力する時に、寄生バイポーラ動作による電流発生が防止される。

次に、制御回路による接続制御の動作について、図２〜図４を参照して説明する。

図２は、本実施例における接続制御例を示すタイムチャートである。ここでは、入力端子Ｐ１に第１極性（正極）の入力信号Ｖｉｎが入力される第１〜第Ｎデータ期間（Ｎは１以上の整数）と、第Ｎデータ期間後に極性が切り替わり、入力端子Ｐ１に第２極性（負極）の入力信号Ｖｉｎが入力される第（Ｎ＋１）のデータ期間を示している。なお、第（Ｎ＋２）のデータ期間以降については省略している。

第１、第２、・・・、第Ｎ、第（Ｎ＋１）の各データ期間に入力される入力信号Ｖｉｎは、それぞれＶＤ１、ＶＤ２、・・・、ＶＤ（Ｎ）、ＶＤ（Ｎ＋１）とする。また、各データ期間は、１データ期間単位で設定され、各データ期間には、１データ期間の開始時点からの第１期間Ｔ１と、第１期間Ｔ１の後の第２期間Ｔ２とが設けられている。

第１極性（正極）電圧の入力信号ＶＤ１〜ＶＤ（Ｎ）を受ける各データ期間では、第１期間Ｔ１及び第２期間Ｔ２を通じてスイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２５、Ｓ２６、Ｓ２７及びＳ２８がオンに制御され、スイッチＳ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４がオフに制御される。一方、出力制御スイッチＳ１０は第１期間Ｔ１でオフ、第２期間Ｔ２でオンとなるように制御される。

これにより、第１期間Ｔ１では、第１ノードＮ１及び第２ノードＮ２の間が非導通状態となり、第１出力段１１及び第２出力段１２が活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第１出力段１１の入力ノードＮ１１（トランジスタＭ１１のゲート）及び入力ノードＮ１２（トランジスタＭ１２のゲート）、及び第２出力段１２の入力ノードＮ１３（トランジスタＭ１３のゲート）及び入力ノードＮ１４（トランジスタＭ１４のゲート）のＬ１、Ｎ１１、Ｎ１３との間及びＬ２、Ｎ１２、Ｎ１４との間がそれぞれ導通状態となる。また、第３出力段１３及び第４出力段１４がともに非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第３出力段１３の入力ノードＮ１５（トランジスタＭ１５のゲート）及び入力ノードＮ１６（トランジスタＭ１６のゲート）、及び第４出力段１４の入力ノードＮ１７（トランジスタＭ１７のゲート）及び入力ノードＮ１８（トランジスタＭ１８のゲート）との間が非導通状態となる。

第１期間Ｔ１では、差動段１０及び第１出力段１１の増幅動作により、第１ノードＮ１に入力信号Ｖｉｎに応じた出力電圧が出力される。このとき第１ノードＮ１の負荷は内部寄生容量のみである。このため、第１ノードＮ１の電位は入力信号Ｖｉｎに容易に追随可能で、差動段１０の出力端Ｌ１及びＬ２、及び第１出力段１１の入力ノードＮ１１及びＮ１２には、わずかな電位変動しか生じない。また、第２出力段１２の入力ノードＮ１３及びＮ１４も、差動段１０の出力端Ｌ１及びＬ２とそれぞれ導通状態であるため、わずかな電位変動しか生じない。第２出力段１２は活性状態であるが、入力ノードＮ１３及びＮ１４の電位変動がわずかであるため、出力回路１００はデータ線負荷９０を十分駆動するための能力を持たない。すなわち、第２出力段１２は、実質的に非活性に近い状態となる。

一方、第２期間Ｔ２では、第１ノードＮ１及び第２ノードＮ２の間が導通状態となり、第１出力段１１及び第２出力段１２が活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第１出力段１１の入力ノードＮ１１（トランジスタＭ１１のゲート）及び入力ノードＮ１２（トランジスタＭ１２のゲート）、第２出力段１２の入力ノードＮ１３（トランジスタＭ１３のゲート）及び入力ノードＮ１４（トランジスタＭ１４のゲート）のＬ１、Ｎ１１、Ｎ１３との間及びＬ２、Ｎ１２、Ｎ１４との間がそれぞれ導通状態となる。また、第３出力段１３及び第４出力段１４がともに非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第３出力段１３の入力ノードＮ１５（トランジスタＭ１５のゲート）及び入力ノードＮ１６（トランジスタＭ１６のゲート）、第４出力段１４の入力ノードＮ１７（トランジスタＭ１７のゲート）及び入力ノードＮ１８（トランジスタＭ１８のゲート）が非導通状態となる。

第２期間Ｔ２では、第１ノードＮ１及び第２ノードＮ２の間が導通状態となるため、差動段１０、第１出力段１１、及び第２出力段１２の増幅動作により、出力パッドＰ２を介して第２ノードＮ２に接続されたデータ線負荷９０に、入力信号Ｖｉｎに応じた出力電圧が出力される。このとき、出力回路１００は、高い駆動能力でデータ線負荷９０を駆動する。

次に、第２極性（負極）電圧の入力信号ＶＤ（Ｎ＋１）を受けるデータ期間では、期間Ｔ１及び期間Ｔ２を通じてスイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２５、Ｓ２６、Ｓ２７及びＳ２８がオフに制御され、スイッチＳ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４がオンに制御される。一方、出力制御スイッチＳ１０は第１期間Ｔ１でオフ、第２期間Ｔ２でオンとなるように制御される。

これにより、第１期間Ｔ１では、第１ノードＮ１及び第２ノードＮ２の間が非導通状態となり、第１出力段１１及び第２出力段１２が非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第１出力段１１の入力ノードＮ１１（トランジスタＭ１１のゲート）及び入力ノードＮ１２（トランジスタＭ１２のゲート）、第２出力段１２の入力ノードＮ１３（トランジスタＭ１３のゲート）及び入力ノードＮ１４（トランジスタＭ１４のゲート）が非導通状態となる。また、第３出力段１３及び第４出力段１４がともに活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第３出力段１３の入力ノードＮ１５（トランジスタＭ１５のゲート）及び入力ノードＮ１６（トランジスタＭ１６のゲート）、第４出力段１４の入力ノードＮ１７（トランジスタＭ１７のゲート）及び入力ノードＮ１８（トランジスタＭ１８のゲート）のＬ１、Ｎ１５、Ｎ１７との間及びＬ２、Ｎ１６、Ｎ１８との間がそれぞれ導通状態となる。

第１期間Ｔ１では、差動段１０及び第３出力段１３の増幅動作により、第１ノードＮ１に入力信号Ｖｉｎに応じた出力電圧が出力される。このとき第１ノードＮ１の負荷は内部寄生容量のみである。このため、第１ノードＮ１の電位は入力信号Ｖｉｎに容易に追随可能で、差動段１０の出力端Ｌ１及びＬ２、及び第３出力段１３の入力ノードＮ１５及びＮ１６には、わずかな電位変動しか生じない。また、第４出力段１４の入力ノードＮ１７及びＮ１８も、差動段１０の出力端Ｌ１及びＬ２とそれぞれ導通状態であるため、わずかな電位変動しか生じない。第４出力段１４は活性状態であるが、入力ノードＮ１７及びＮ１８の電位変動がわずかであるため、出力回路１００はデータ線負荷９０を十分駆動するための能力を持たない。すなわち、第４出力段１４は、実質的に非活性に近い状態となる。

一方、第２期間Ｔ２では、第１ノードＮ１及び第２ノードＮ２の間が導通状態となり、第１出力段１１及び第２出力段１２が非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第１出力段１１の入力ノードＮ１１（トランジスタＭ１１のゲート）及び入力ノードＮ１２（トランジスタＭ１２のゲート）、第２出力段１２の入力ノードＮ１３（トランジスタＭ１３のゲート）及び入力ノードＮ１４（トランジスタＭ１４のゲート）が非導通状態となる。また、第３出力段１３及び第４出力段１４がともに活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第３出力段１３の入力ノードＮ１５（トランジスタＭ１５のゲート）及び入力ノードＮ１６（トランジスタＭ１６のゲート）、第４出力段１４の入力ノードＮ１７（トランジスタＭ１７のゲート）及び入力ノードＮ１８（トランジスタＭ１８のゲート）のＬ１、Ｎ１５、Ｎ１７との間及びＬ２、Ｎ１６、Ｎ１８との間がそれぞれ導通状態となる。

第２期間Ｔ２では、第１ノードＮ１及び第２ノードＮ２の間が導通状態となるため、差動段１０、第３出力段１３、及び第４出力段１４の増幅動作により、第２ノードＮ２に接続されたデータ線負荷９０に、入力信号Ｖｉｎに応じた出力電圧が出力される。このとき、出力回路１００は、高い駆動能力でデータ線負荷９０を駆動する。

本実施例の出力回路１００は、正極電圧を受けて動作する第１出力段１１及び第２出力段１２と、負極電圧を受けて動作する第３出力段１３及び第４出力段１４が第１ノードＮ１及び第２ノードＮ２に対して並列接続された構成を有し、第１出力段１１及び第２出力段１２に供給される電源電圧と、第３出力段１３及び第４出力段１４に供給される電源電圧とが異なる点で、従来の出力回路（例えば、特許文献１）と相違する。

また、従来の出力回路では、１データ期間内の第１期間で第１出力段が活性状態、第２出力段が非活性状態に制御され、第２期間で第１出力段及び第２出力段がともに活性状態に制御される。これに対し、本実施例の出力回路１００では、１データ期間の少なくとも終了時点及び第２期間Ｔ２において第１出力段１１及び第２出力段１２がともに活性、もしくは第３出力段１３及び第４出力段１４がともに活性に制御される点で、従来の出力回路における出力段の制御と異なる。

本実施例の出力回路１００では、第１極性（正極）の入力信号Ｖｉｎの入力を受けるデータ期間では、第１期間Ｔ１及び第２期間Ｔ２において、第１出力段１１及び第２出力段１２が活性（動作）状態に制御される。すなわち、第１期間Ｔ１及び第２期間Ｔ２で、差動段１０の第１の出力（出力端Ｌ１）と第１出力段１１の入力ノードＮ１１（トランジスタＭ１１のゲート）及び第２出力段１２の入力ノードＮ１３（トランジスタＭ１３のゲート）との間は導通状態であり、差動段１０の第２の出力（出力端Ｌ２）と第１出力段１１の入力ノードＮ１３（トランジスタＭ１３のゲート）及び第２出力段１２の入力ノードＮ１４（トランジスタＭ１４のゲート）との間は導通状態である。

したがって、第１期間Ｔ１ではＰｃｈトランジスタＭ１１及びＭ１３のゲート電位差、ＮｃｈトランジスタＭ１２及びＭ１４のゲート電位差はそれぞれ０Ｖであり、第１期間Ｔ１から第２期間Ｔ２への切り替わり時にゲート間の容量結合は生じない。このため、第２期間Ｔ２の開始時に出力制御スイッチＳ１０がオンになると、第１出力段１１及び第２出力段１２の増幅動作によりデータ線負荷９０の配線容量ＣＬへの充電動作又は放電動作が速やかに開始され、歪や遅延を抑えた出力波形を実現することができる。

同様に、第２極性（負極性）の入力信号Ｖｉｎの入力を受けるデータ期間では、第１期間Ｔ１及び第２期間Ｔ２において、第３出力段１３及び第４出力段１４が活性（動作）状態に制御される。すなわち、第１期間Ｔ１及び第２期間Ｔ２で、差動段１０の第１の出力（出力端Ｌ１）と第３出力段１３の入力ノードＮ１５（トランジスタＭ１５のゲート）及び第４出力段１４の入力ノードＮ１７（トランジスタＭ１７のゲート）との間は導通状態であり、差動段１０の第２の出力（出力端Ｌ２）と第３出力段１３の入力ノードＮ１６（トランジスタＭ１６のゲート）及び第４出力段１４の入力ノードＮ１８（トランジスタＭ１８のゲート）との間は導通状態である。

したがって、第１期間Ｔ１ではＰｃｈトランジスタＭ１５及びＭ１７のゲート電位差、ＮｃｈトランジスタＭ１６及びＭ１８のゲート電位差はそれぞれ０Ｖであり、第１期間Ｔ１から第２期間Ｔ２への切り替わり時にゲート間の容量結合は生じない。このため、第２期間Ｔ２の開始時に出力制御スイッチＳ１０がオンになると、第３出力段１３及び第４出力段１４の増幅動作によりデータ線負荷９０の配線容量ＣＬへの充電動作又は放電動作が速やかに開始され、歪や遅延を抑えた出力波形を実現することができる。

図３は、本実施例の半導体装置における出力回路１００の接続制御例を示すタイムチャートである。実施例１とは異なり、第１期間Ｔ１には、第１サブ期間Ｔ１Ａと第２サブ期間Ｔ２とが設けられている。

第１極性（正極）電圧の入力信号ＶＤ１〜ＶＤ（Ｎ）を受ける各データ期間において、第１期間Ｔ１の第１サブ期間Ｔ１Ａでは、スイッチＳ１１、Ｓ１２、Ｓ２５、Ｓ２６、Ｓ２３、Ｓ２４、Ｓ２７及びＳ２８がオンに制御され、スイッチＳ２１、Ｓ２２、Ｓ１５、Ｓ１６、Ｓ１３、Ｓ１４、Ｓ１７及びＳ１８がオフに制御される。また、出力制御スイッチＳ１０がオフに制御される。

これにより、第１サブ期間Ｔ１Ａでは、第１ノードＮ１及び第２ノードＮ２の間が非導通状態となり、第１出力段１１が活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と第１出力段１１の入力ノードＮ１１及びＮ１２のＬ１とＮ１１との間及びＬ２とＮ１２との間がそれぞれ導通状態となる。また、第２出力段１２、第３出力段１３及び第４出力段１４がともに非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第２〜第４出力段（１２、１３、１４）の各々の入力ノード（Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７及びＮ１８）とが非導通状態となる。

第１サブ期間Ｔ１Ａでは、差動段１０及び第１出力段１１の増幅動作により、第１ノードＮ１に入力信号Ｖｉｎに応じた出力電圧が出力される。このとき第１ノードＮ１の負荷は内部寄生容量のみである。このため第１ノードＮ１の電位は入力信号Ｖｉｎに容易に追従可能で、差動段１０の出力端Ｌ１及びＬ２、及び第１出力段１１の入力ノードＮ１１及びＮ１２には、わずかな電位変動しか生じない。

なお、第１サブ期間Ｔ１Ａでは、第１出力段１１の入力ノードＮ１１及びＮ１２と第２出力段１２の入力ノードＮ１３及びＮ１４とは、非導通状態とされている。このため、ＰｃｈトランジスタＭ１１及びＭ１３のゲート間電位差及びＮｃｈトランジスタＭ１２及びＭ１４のゲート間電位差が生じる。

次に、第１期間Ｔ１の第２サブ期間Ｔ１Ｂでは、スイッチＳ１１、Ｓ１２、Ｓ２５、Ｓ２６、Ｓ１３、Ｓ１４、Ｓ２７及びＳ２８がオンに制御され、スイッチＳ２１、Ｓ２２、Ｓ１５、Ｓ１６、Ｓ２３、Ｓ２４、Ｓ１７及びＳ１８がオフに制御される。また、出力制御スイッチＳ１０がオフに制御される。

これにより、第２サブ期間Ｔ１Ｂでは、第１ノードＮ１及び第２ノードＮ２の間が引き続き非導通状態となり、第１出力段１１及び第２出力段１２が活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第１出力段１１の入力ノードＮ１１及びＮ１２、及び第２出力段１２の入力ノードＮ１３及びＮ１４のＬ１、Ｎ１１、Ｎ１３との間及びＬ２、Ｎ１２、Ｎ１４との間がそれぞれ導通状態となる。また、第３出力段１３及び第４出力段１４がともに非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第３出力段１３の入力ノードＮ１５及びＮ１６、第４出力段１４の入力ノードＮ１７及びＮ１８との間が非導通状態となる。

第２サブ期間Ｔ１Ｂでは、第１サブ期間Ｔ１Ａと同様に差動段１０及び第１出力段１１の増幅動作により、第１ノードＮ１に入力信号Ｖｉｎに応じた出力電圧が出力される。このときも第１ノードＮ１の負荷は内部寄生容量のみであり、第１ノードＮ１の電位は入力信号Ｖｉｎに容易に追従可能である。

一方、第２サブ期間Ｔ１Ｂでは、第２出力段１２の入力ノードＮ１３及びＮ１４が、差動段１０の出力端Ｌ１及びＬ２、及び第１出力段１１の入力ノードＮ１１及びＮ１２とそれぞれ接続される。このとき、第１出力段１１の入力ノードＮ１１（ＰｃｈトランジスタＭ１１のゲート）と第２出力段１２の入力ノードＮ１３（ＰｃｈトランジスタＭ１３のゲート）とが、ゲート間電位差のある状態から短絡され、ゲート間の容量結合によりＰｃｈトランジスタＭ１１は一旦オフした後にＰｃｈトランジスタＭ１２とともに動作を再開する。

また、第１出力段１１の入力ノードＮ１２（ＮｃｈトランジスタＭ１２のゲート）と第２出力段１２の入力ノードＮ１４（ＮｃｈトランジスタＭ１４のゲート）とが、ゲート間電位差のある状態から短絡され、ゲート間の容量結合によりＮｃｈトランジスタＭ１２は一旦オフした後にＮｃｈトランジスタＭ１４とともに動作を再開する。

したがって、第２サブ期間Ｔ１Ｂの開始とともに第１出力段１１は一旦非活性（停止）状態となり、すぐに第２出力段１２とともに活性（動作）状態に戻る。また、第２サブ期間Ｔ１Ｂでは第２出力段１２が活性（動作）状態となるが、第１ノードＮ１及び第２ノードＮ２の間が非導通状態であるため、出力回路１００はデータ線負荷９０を十分駆動できる能力を持たない。

なお、第１サブ期間Ｔ１Ｂは、実施例１（図２）の第１極性（正極）電圧の入力信号を受ける出力期間の第１期間Ｔ１における制御と同じスイッチ制御となる。また、第１サブ期間Ｔ１Ｂの後の第２期間Ｔ２についても、実施例１の第１極性（正極）電圧の入力信号を受ける出力期間の第２期間Ｔ２における制御と同じスイッチ制御となる。このため、本実施例における第２期間Ｔ２のスイッチ制御による出力回路１００の動作は実施例１と同様であり、説明は省略する。

次に、第２極性（負極）電圧の入力信号ＶＤ（Ｎ＋１）を受ける１データ期間において、第１期間Ｔ１の第１サブ期間Ｔ１Ａでは、スイッチＳ１１、Ｓ１２、Ｓ２５、Ｓ２６、Ｓ１３、Ｓ１４、Ｓ１７及びＳ１８がオフに制御され、スイッチＳ２１、Ｓ２２、Ｓ１５、Ｓ１６、Ｓ２３、Ｓ２４、Ｓ２７及びＳ２８がオンに制御される。また、出力制御スイッチＳ１０がオフに制御される。

これにより、第１サブ期間Ｔ１Ａでは、第１ノードＮ１及び第２ノードＮ２の間が非導通状態となり、第３出力段１３が活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と第３出力段１３の入力ノードＮ１５及びＮ１６のＬ１、Ｎ１５との間及びＬ２、Ｎ１６との間がそれぞれ導通状態となる。また、第１出力段１１、第２出力段１２及び第４出力段１４がともに非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第１、第２及び第４出力段（１１、１２、１４）の各々の入力ノード（Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１７及びＮ１８）とが非導通状態となる。

第１サブ期間Ｔ１Ａでは、差動段１０及び第３出力段１３の増幅動作により、第１ノードＮ１に入力信号Ｖｉｎに応じた出力電圧が出力される。このとき第１ノードＮ１の負荷は内部寄生容量のみである。このため第１ノードＮ１の電位は入力信号Ｖｉｎに容易に追従可能で、差動段１０の出力端Ｌ１及びＬ２、及び第３出力段１３の入力ノードＮ１５及びＮ１６には、わずかな電位変動しか生じない。

なお、第１サブ期間Ｔ１Ａでは、第３出力段１３の入力ノードＮ１５及びＮ１６と第４出力段１４の入力ノードＮ１７及びＮ１８とは、非導通状態とされている。このため、ＰｃｈトランジスタＭ１５及びＭ１７のゲート間電位差及びＮｃｈトランジスタＭ１６及びＭ１８のゲート間電位差が生じる。

次に、第１期間Ｔ１の第２サブ期間Ｔ１Ｂでは、スイッチＳ１１、Ｓ１２、Ｓ２５、Ｓ２６、Ｓ１３、Ｓ１４、Ｓ２７及びＳ２８がオフに制御され、スイッチＳ２１、Ｓ２２、Ｓ１５、Ｓ１６、Ｓ２３、Ｓ２４、Ｓ１７及びＳ１８がオンに制御される。また、出力制御スイッチＳ１０がオフに制御される。

これにより、第２サブ期間Ｔ１Ｂでは、第１ノードＮ１及び第２ノードＮ２の間が引き続き非導通状態となり、第３出力段１３及び第４出力段１４が活性（動作）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第３出力段１３の入力ノードＮ１５及びＮ１６、及び第４出力段１４の入力ノードＮ１７及びＮ１８のＬ１、Ｎ１５、Ｎ１７との間及びＬ２、Ｎ１６、Ｎ１８との間がそれぞれ導通状態となる。また、第１出力段１１及び第２出力段１２がともに非活性（停止）状態にされるとともに、差動段１０の出力端Ｌ１及びＬ２と、第１出力段１１の入力ノードＮ１１及びＮ１２、第２出力段１２の入力ノードＮ１３及びＮ１４との間が非導通状態となる。

第２サブ期間Ｔ１Ｂでは、第１サブ期間Ｔ１Ａと同様に差動段１０及び第３出力段１３の増幅動作により、第１ノードＮ１に入力信号Ｖｉｎに応じた出力電圧が出力される。このときも第１ノードＮ１の負荷は内部寄生容量のみであり、第１ノードＮ１の電位は入力信号Ｖｉｎに容易に追従可能である。

一方、第２サブ期間Ｔ１Ｂでは、第４出力段１４の入力ノードＮ１７及びＮ１８が、差動段１０の出力端Ｌ１及びＬ２、及び第３出力段１３の入力ノードＮ１５及びＮ１６とそれぞれ接続される。このとき、第３出力段１３の入力ノードＮ１５（ＰｃｈトランジスタＭ１５のゲート）と第４出力段１４の入力ノードＮ１７（ＰｃｈトランジスタＭ１７のゲート）とが、ゲート間電位差のある状態から短絡され、ゲート間の容量結合によりＰｃｈトランジスタＭ１５は一旦オフした後にＰｃｈトランジスタＭ１７とともに動作を再開する。

また、第３出力段１３の入力ノードＮ１６（ＮｃｈトランジスタＭ１６のゲート）と第４出力段１４の入力ノードＮ１８（ＮｃｈトランジスタＭ１８のゲート）とが、ゲート間電位差のある状態から短絡され、ゲート間の容量結合によりＮｃｈトランジスタＭ１６は一旦オフした後にＮｃｈトランジスタＭ１８とともに動作を再開する。

したがって、第２サブ期間Ｔ１Ｂの開始とともに第３出力段１３は一旦非活性（停止）状態となり、すぐに第４出力段１４とともに活性（動作）状態に戻る。また、第２サブ期間Ｔ１Ｂでは第４出力段１４が活性（動作）状態となるが、第１ノードＮ１及び第２ノードＮ２の間が非導通状態であるため、出力回路１００はデータ線負荷９０を十分駆動できる能力を持たない。

なお、第１サブ期間Ｔ１Ｂは、実施例１（図２）の第２極性（負極）電圧の入力信号を受ける出力期間の第１期間Ｔ１における制御と同じスイッチ制御となる。また、第１サブ期間Ｔ１Ｂの後の第２期間Ｔ２についても、実施例１の第２極性（負極）電圧の入力信号を受ける出力期間の第２期間Ｔ２における制御と同じスイッチ制御となる。このため、本実施例における第２期間Ｔ２のスイッチ制御による出力回路１００の動作は実施例１と同様であり、説明は省略する。

以上のように、本実施例における出力回路１００の接続制御では、第１極性（正極）又は第２極性（負極）の入力信号Ｖｉｎの入力を受ける１データ期間の第１期間Ｔ１に、第１サブ期間Ｔ１Ａ及び第２サブ期間Ｔ１Ｂが設けられている。第１サブ期間Ｔ１Ａでは第１出力段１１又は第３出力段１３が活性（動作）状態に制御され、第２出力段１２及び第４出力段１４がともに非活性（停止）状態に制御される。また、第１サブ期間Ｔ１Ａでは、第１ノードＮ１及び第２ノードＮ２の間が非導通に制御されるため、第２ノードＮ２に接続されるデータ線負荷９０は完全に出力回路１００と遮断された状態となる。これにより入力信号Ｖｉｎが大きく変化するなど出力回路１００の動作変化がある場合でも、データ線負荷９０への影響を完全に遮断することができる。

一方、第２サブ期間Ｔ１Ｂでは、第１及び第２出力段（１１、１２）又は第３及び第４出力段（１３、１４）の一方が入力信号の極性に応じて活性（動作）状態に制御され、他方は非活性（停止）状態に制御される。第１サブ期間Ｔ１Ｂでは、第１ノードＮ１及び第２ノードＮ２の間が第１サブ期間Ｔ１Ａに引き続き非導通状態であるため、出力回路１００はデータ線負荷９０を十分駆動できる能力を持たない。特に入力信号Ｖｉｎが変動する場合でも、第１サブ期間Ｔ１Ａで入力信号Ｖｉｎの大きな変動が完了し、第２サブ期間Ｔ１Ｂで入力信号Ｖｉｎがほぼ安定状態であれば、第２出力段１２又は第４出力段１４の動作による第２ノードＮ２への電圧変動は十分小さく抑えることができる。

なお、第２サブ期間Ｔ１Ｂの開始とともに、正極電圧の入力信号の入力時には第１出力段１１及び第２出力段１２の第１の入力同士（Ｎ１１，Ｎ１３）、第２の入力同士（Ｎ１２，Ｎ１４）がそれぞれ短絡され、負極電圧の入力信号の入力時には第３出力段１３及び第４出力段１４の第１の入力同士（Ｎ１５．Ｎ１７）、第２の入力同士（Ｎ１６，Ｎ１８）がそれぞれ短絡され、ゲート同士の容量結合が生じる。しかしながら、第２出力段１２又は第４出力段１４は、一旦非活性（停止）状態に変動した後、第１出力段１１又は第３出力段１３とともに活性（動作）状態となるため、第２ノードＮ２に電圧変動の影響を与えない。

また、第２サブ期間Ｔ１Ｂから第２期間Ｔ２への切り替わりは、実施例１（図２）の第１期間Ｔ１と第２期間Ｔ２との切り替わりと同様のスイッチ制御であるため、ゲート間の容量結合は生じない。このため、第２期間Ｔ２の開始時に出力制御スイッチＳ１０がオンになると、第１及び第２出力段（１１，１２）又は第３及び第４出力段（１３，１４）の増幅動作によりデータ線負荷９０の配線容量ＣＬへの充電動作及び放電動作が速やかに開始され、歪や遅延を抑えた出力波形を実現できる。

図４は、図１の出力回路１００における差動段１０の構成の一例である本実施例の差動段１０ａを示す図である。

差動段１０ａは、一端が低位電源端子Ｎｓｓに接続された電流源３５と、共通ソースに電流源３５の他端が接続されたＮｃｈ差動対（ＮｃｈトランジスタＭ３１及びＭ３２）と、一端が高位電源端子Ｎｄｄに接続された電流源３６と、共通ソースに電流源３６の他端が接続されたＰｃｈ差動対（ＰｃｈトランジスタＭ３３及びＭ３４）と、を備える。

ＮｃｈトランジスタＭ３１及びＰｃｈトランジスタＭ３３のゲート（すなわち、Ｎｃｈ差動対及びＰｃｈ差動対の一方の入力同士）は、共通して差動段１０ａの入力対の一方の入力端（＋）に接続されている。ＮｃｈトランジスタＭ３２及びＰｃｈトランジスタＭ３４のゲート（すなわち、Ｎｃｈ差動対及びＰｃｈ差動対の他方の入力同士）は、共通して差動段１０ａの入力対の他方の入力端（−）に接続されている。

また、差動段１０ａは、ソースが高位電源端子Ｎｄｄに接続され、ゲート同士が共通に接続されたＰｃｈトランジスタＭ４１及びＭ４２と、ソースがＰｃｈトランジスタＭ４２及びＭ４１のドレイン（Ｎ３１，Ｎ３２）にそれぞれ接続され、ゲート同士が共通に接続されバイアス電圧ＶＢ１を受けるＰｃｈトランジスタＭ４４及びＭ４３と、を備える。

ＰｃｈトランジスタＭ４３のドレインはＰｃｈトランジスタＭ４２及びＭ４１のゲートに共通に接続されており、Ｎｃｈ差動対の出力対であるＮｃｈトランジスタＭ３１及びＭ３２のドレインは、ＰｃｈトランジスタＭ４２及びＭ４１のドレイン（Ｎ３１，Ｎ３２）にそれぞれ接続されている。ＰｃｈトランジスタＭ４１、Ｍ４２、Ｍ４３及びＭ４４は、第１のカスコードカレントミラー回路２１を構成している。ＰｃｈトランジスタＭ４４及びＭ４３のドレインが、第１のカスコードカレントミラー回路２１の第１端子及び第２端子となる。

また、差動段１０ａは、ソースが低位電源端子Ｎｓｓに接続され、ゲート同士が共通に接続されたＮｃｈトランジスタＭ５１及びＭ５２と、ソースがＮｃｈトランジスタＭ５２及びＭ５１のドレイン（Ｎ３３，Ｎ３４）にそれぞれ接続され、ゲート同士が共通に接続されバイアス電圧ＶＢ２を受けるＮｃｈトランジスタＭ５４及びＭ５３と、を備える。

ＮｃｈトランジスタＭ５３のドレインはＮｃｈトランジスタＭ５２及びＭ５１のゲートに共通に接続されており、Ｐｃｈ差動対の出力対であるＰｃｈトランジスタＭ３３及びＭ３４のドレインは、ＮｃｈトランジスタＭ５２及びＭ５１のドレイン（Ｎ３３，Ｎ３４）にそれぞれ接続されている。ＮｃｈトランジスタＭ５１、Ｍ５２、Ｍ５３及びＭ５４は、第２のカスコードカレントミラー回路２２を構成している。ＮｃｈトランジスタＭ５４及びＭ５３のドレインが、第２のカスコードカレントミラー回路２２の第１端子及び第２端子となる。

第１及び第２のカスコードカレントミラー回路（２１，２２）のそれぞれの第１端子が、差動段１０ａの出力対をなす出力端Ｌ１及びＬ２となる。

さらに、差動段１０ａは、第１のカスコードカレントミラー回路２１の第１端子と第２のカスコードカレントミラー回路２２の第１端子との間に接続された第１の浮遊電流源６１と、第１のカスコードカレントミラー回路２１の第２端子（Ｎ３５）と第２のカスコードカレントミラー回路２２の第２端子（Ｎ３６）との間に接続された第２の浮遊電流源６２と、を備える。

第１の浮遊電流源６１は、第１のカスコードカレントミラー回路２１及び第２のカスコードカレントミラー回路２２のそれぞれの第１端子間に接続され、ゲートにバイアス電圧ＶＢ３が供給されるＰｃｈトランジスタＭ６３と、同じく第１のカスコードカレントミラー回路２１及び第２のカスコードカレントミラー回路２２のそれぞれの第１端子間に接続され、ゲートにバイアス電圧ＶＢ４が供給されるＮｃｈトランジスタＭ６４と、を備える。

なお、差動段１０ａの入力対の一方の入力端（＋）は、図１の出力回路１００の構成において、入力端子Ｐ１の入力信号Ｖｉｎとして第１極性（正極）電圧又は第２極性（負極）電圧を受ける。差動段１０ａの入力対の他方の入力端（−）は、図１の出力回路１００の構成において、第１ノードＮ１の電圧信号を受ける。このとき第１の浮遊電流源６１のＰｃｈトランジスタＭ６３及びＮｃｈトランジスタＭ６４のゲートには、入力信号Ｖｉｎの極性に応じたバイアス電圧がバイアス電圧ＶＢ３及びＶＢ４として供給される。差動段１０ａの動作は、第１ノードＮ１の電位に対して入力信号Ｖｉｎが変化する場合、差動段１０ａの出力対をなす第１及び第２の出力端Ｌ１，Ｌ２の電位はそれぞれ入力信号Ｖｉｎの電圧変化と逆方向へ作用する。

また、図４では特に図示していないが、増幅動作の出力安定化のため、例えば図１の出力回路１００の第１ノードＮ１と差動段１０ａの適切な端子との間に接続された位相補償容量を備えていてもよい。

図５は、図１の出力回路１００における差動段１０の構成の一例である本実施例の差動段１０ｂを示す図である。なお、実施例３の差動段１０ａと同様の構成部分については説明を省略する。

差動段１０ｂは、図１の出力回路１００の第１ノードＮ１に各々の一端が接続された第１容量素子Ｃ１、第２容量素子Ｃ２、第３容量素子Ｃ３及び第４容量素子Ｃ４を有する点で、実施例３の差動段１０ａ（図４）と異なる。

また、差動段１０ｂは、第１容量素子Ｃ１の他端Ｎ３７とＮｃｈ差動対（Ｍ３１，Ｍ３２）の出力対及び第１のカスコードカレントミラー回路２１を接続する接続点対の一方（Ｎ３１）との間に接続されたスイッチＳ５１（第１７スイッチ）と、第１容量素子Ｃ１の他端Ｎ３７と高位電源端子Ｎｄｄとの間に接続されたスイッチＳ５２（第１８スイッチ）と、第２容量素子Ｃ２の他端Ｎ３８とＰｃｈ差動対（Ｍ３３，Ｍ３４）の出力対及び第２のカスコードカレントミラー回路２２を接続する接続点対の一方（Ｎ３３）との間に接続されたスイッチＳ５３（第１９スイッチ）と、第２容量素子Ｃ２の他端Ｎ３８と低位電源端子Ｎｓｓとの間に接続されたスイッチＳ５４（第２０スイッチ）と、をさらに備えている。

第３容量素子Ｃ３の他端は、Ｎｃｈ差動対（Ｍ３１，Ｍ３２）の出力対と第１のカスコードカレントミラー回路２１とを接続する接続点対の一方（Ｎ３１）に接続されている。第４容量素子Ｃ４の他端は、Ｐｃｈ差動対（Ｍ３３，Ｍ３４）の出力対と第２のカスコードカレントミラー回路２２とを接続する接続点対の一方（Ｎ３３）に接続されている。

第１及び第２容量素子（Ｃ１，Ｃ２）と、その接続を制御するスイッチＳ５１、Ｓ５２、Ｓ５３及びＳ５４は、容量接続制御回路５０を構成する。

次に、本実施例の差動段１０ｂを備えた図１の出力回路１００におけるスイッチ制御の動作について、図６のタイムチャートを参照して説明する。なお、差動段１０ｂのスイッチ制御は、図２に示した出力回路１００の接続制御と並行して行われる。

第１極性（正極）電圧の入力信号ＶＤ１〜ＶＤ（Ｎ）を受けるデータ期間及び第２極性（負極）電圧の入力信号ＶＤ（Ｎ＋１）を受けるデータ期間の各々において、第１期間Ｔ１では、スイッチＳ５１及びＳ５３がともにオンに制御され、スイッチＳ５２及びＳ５４がともにオフに制御される。

したがって、第１期間Ｔ１では、固定接続されている第３容量素子Ｃ３及び第４容量素子Ｃ４に対して、第１容量素子Ｃ１及び第２容量素子Ｃ２がそれぞれ並列に接続される。これにより、第１ノードＮ１に対する出力回路１００の増幅動作の位相余裕が向上し、第１期間Ｔ１において負荷が内部寄生容量のみの第１ノードＮ１の電位の発振を抑制することができる。

一方、第２期間Ｔ２では、スイッチＳ５１及びＳ５３がともにオフに制御され、スイッチＳ５２及びＳ５４がともにオンに制御される。

したがって、第２期間Ｔ２では、第１容量素子Ｃ１の他端が第３容量素子Ｃ３の他端から切断されて高位電源端子Ｎｄｄに接続され、第２容量素子Ｃ２の他端が第４容量素子Ｃ４の他端から切断されて低位電源端子Ｎｓｓに接続される。これにより、第２期間Ｔ２において、第１ノードＮ１及び第２ノードＮ２が導通され、データ線負荷９０に対する出力回路１００の増幅動作では、第３容量素子Ｃ３及び第４容量素子Ｃ４のみが位相補償容量として作用する。

以上のように、本実施例の差動段１０ｂを備えた出力回路１００は、図２及び図６で示したスイッチ制御（接続制御）を行うことにより、第１期間Ｔ１での第１ノードＮ１の電位を安定に保ち、第２期間Ｔ２の開始とともにノイズ等が抑制された出力波形でデータ線負荷９０を駆動することができる。

図７は、図１の出力回路１００における差動段１０の構成の一例である本実施例の差動段１０ｃを示す図である。なお、実施例３の差動段１０ａ及び実施例４の差動段１０ｂと同様の構成部分については説明を省略する。

差動段１０ｃは、第３容量素子Ｃ３及び第４容量素子Ｃ４を有しない点で、実施例４の差動段１０ｂ（図５）と異なる。容量接続制御回路５０の構成については、実施例４の差動段１０ｂと同様である。

次に、本実施例の差動段１０ｃを備えた図１の出力回路１００におけるスイッチ制御の動作について、図８のタイムチャートを参照して説明する。なお、差動段１０ｃのスイッチ制御は、図３に示した出力回路１００の接続制御と並行して行われる。

第１極性（正極）電圧の入力信号ＶＤ１〜ＶＤ（Ｎ）を受けるデータ期間及び第２極性（負極）電圧の入力信号ＶＤ（Ｎ＋１）を受けるデータ期間の各々において、第１期間Ｔ１の第１サブ期間Ｔ１Ａでは、スイッチＳ５１及びＳ５３がともにオフに制御され、スイッチＳ５２及びＳ５４がともにオンに制御される。

したがって、第１容量素子Ｃ１が第１ノードＮ１と高位電源端子Ｎｄｄとの間に接続され、第２容量素子Ｃ２が第１ノードＮ１と低位電源端子Ｎｓｓとの間に接続される。このため、第１サブ期間Ｔ１Ａでは、第１容量素子Ｃ１及び第２容量素子Ｃ２が、位相補償容量ではなく、第１ノードＮ１の負荷として作用する。これにより、第１サブ期間Ｔ１Ａでは、差動段１０ｃの位相補償容量が一旦削減され、出力回路１００は、入力信号Ｖｉｎの変化に応じて第１容量素子Ｃ１及び第２容量素子Ｃ２を目的階調電圧付近まで高速充放電する。このため、第１サブ期間Ｔ１Ａは比較的短い時間に設定できる。

なお、第１サブ期間Ｔ１Ａでは、差動段１０ｃの位相補償容量が一旦削減され、第１ノードＮ１の電位は不安定であるが、第１容量素子Ｃ１及び第２容量素子Ｃ２が目的階調電圧付近まで高速充放電されていれば良い。

一方、第１期間Ｔ１の第２サブ期間Ｔ１Ｂ及び第２期間Ｔ２では、スイッチＳ５１及びＳ５３がともにオンに制御され、スイッチＳ５２及びＳ５４がともにオフに制御される。

したがって、第１容量素子Ｃ１は、Ｎｃｈ差動対（Ｍ３１，Ｍ３２）の出力対及び第１のカスコードカレントミラー回路２１を接続する接続点対の一方（Ｎ３１）と、第１ノードＮ１との間に接続される。また、第２容量素子Ｃ２は、Ｐｃｈ差動対（Ｍ３３，Ｍ３４）の出力対及び第２のカスコードカレントミラー回路２２を接続する接続点対の一方（Ｎ３３）と第１ノードＮ１との間に接続される。これにより、第２サブ期間Ｔ１Ｂから、第１容量素子Ｃ１及び第２容量素子Ｃ２が位相補償容量として作用するようになる。

なお、Ｎｃｈ差動対（Ｍ３１，Ｍ３２）の出力対及び第１のカスコードカレントミラー回路２１を接続する接続点対の一方（Ｎ３１）の電位と高位電源電圧ＶＤＤとは十分近く、Ｐｃｈ差動対（Ｍ３３，Ｍ３４）の出力対及び第２のカスコードカレントミラー回路２２を接続する接続点対の一方（Ｎ３３）の電位と低位電源電圧ＶＳＳとは十分に近い。このため、第１サブ期間Ｔ１Ａに、第１容量素子Ｃ１及び第２容量素子Ｃ２に充放電された電荷は、第２サブ期間Ｔ１Ｂでそのまま利用可能である。

なお、第２サブ期間Ｔ１Ｂでは、出力回路１００は、目的階調電圧付近まで充放電された第１容量素子Ｃ１及び第２容量素子Ｃ２に対して、不足の電荷を補う増幅動作で第１ノードＮ１を目的階調電圧に駆動する。このため、第２サブ期間Ｔ１Ｂも比較的短い期間に設定できる。

以上のように、本実施例の差動段１０ｃを備えた出力回路１００は、図２及び図６で示したスイッチ制御（接続制御）を行うことにより、第１期間Ｔ１の第１サブ期間Ｔ１Ａに第１ノードＮ１とその負荷となる第１容量素子Ｃ１及び第２容量素子Ｃ２とを目的階調電圧付近まで高速充電し、第２サブ期間Ｔ１Ｂに第１容量素子Ｃ１及び第２容量素子Ｃ２を位相補償作用の接続に切り替え、不足の電荷を補充する制御を行う。

これにより、第１サブ期間Ｔ１Ａ及び第２サブ期間Ｔ１Ｂを必要最小限の期間に抑え、実施例３の差動段１０ａを備えた出力回路１００と比べて、データ線負荷９０を実質駆動する第２期間Ｔ２を長く設定することが可能である。すなわち、１データ期間におけるデータ線負荷９０の駆動開始のタイミングを早くできるため、高速駆動が実現できる。

図９は、図１の出力回路１００を備えたデータドライバの一例である、本実施例のデータドライバ９００の構成を示すブロック図である。ここでは、データドライバ９００が２ｎ個（ｎ：自然数）の出力数を有する場合を例として説明する。

データドライバ９００は、出力回路１００＿１〜１００＿２ｎ、制御信号及びバイアス電圧発生回路２００、正極デコーダ３００＿１〜３００＿ｎ、負極デコーダ４００＿１〜４００＿ｎ、参照電圧発生回路５００、レベルシフタ６００、ラッチ７００及びシフトレジスタ８００を備える。

また、データドライバ９００は、出力パッドＰ２＿１〜Ｐ２＿２ｎと、チャージシェア配線ＣＳ１及びＣＳ２と、チャージシェアスイッチＳ５０＿１〜Ｓ５０＿２ｎを備える。出力パッドＰ２＿１〜Ｐ２＿２ｎには、データ線負荷９０＿１〜９０＿２ｎが接続されている。

出力回路１００＿１〜１００＿２ｎの各々は、図１で示した出力回路１００と同様の構成を有する。また、出力回路１００＿１〜１００＿２ｎの差動段１０は、図４、図５及び図７のいずれかの構成（すなわち、差動段１０ａ、１０ｂ及び１０ｃのいずれか）を有する。

シフトレジスタ８００は、クロック信号ＣＬＫ及びスタートパルスＳＰに基づいて、データラッチのタイミングを決定する。

ラッチ７００は、シフトレジスタ８００で決定されたタイミングに基づいて、デジタル映像データＶＤをラッチし、制御信号ＣＳのタイミングに応じて映像データＶＤをレベルシフタ６００に送出する。

レベルシフタ６００は、映像データＶＤを振幅拡張し、極性に応じて正極デコーダ３００＿１〜３００＿ｎ又は負極デコーダ４００＿１〜４００＿ｎに供給する。

参照電圧発生回路５００は、複数の正極参照電圧を正極デコーダ３００＿１〜３００＿ｎに共通に供給し、複数の負極参照電圧を負極デコーダ４００＿１〜４００＿ｎに共通に供給する。

正極デコーダ３００＿１〜３００＿ｎ及び負極デコーダ４００＿１〜４００＿ｎは、例えばデータドライバ９００の出力に対応して交互に配置され、全体として２ｎ個のデコーダを構成している。正極デコーダ３００＿１〜３００＿ｎ及び負極デコーダ４００＿１〜４００＿ｎの各々は、レベルシフタ６００から供給された映像データＶＤ（振幅拡張された映像データＶＤ）に応じた参照電圧を選択する。正極デコーダ３００＿１〜３００＿ｎ及び負極デコーダ４００＿１〜４００＿ｎの各々は、選択した参照電圧を、対応する出力回路１００＿１〜１００＿２ｎに出力極性に応じた入力信号として供給する。

制御信号及びバイアス電圧発生回路２００は、出力回路１００＿１〜１００＿２ｎ内の各スイッチの切り替えを制御する切替制御信号と、出力回路１００＿１〜１００＿２ｎ内の各バイアス電圧を、出力回路１００＿１〜１００＿２ｎに供給する。

出力回路１００＿１〜１００＿２ｎは、制御信号及びバイアス電圧発生回路２００からの切替制御信号に応じて図２、図３、図６、図８に示したタイムチャート等に従った制御により、１データ期間毎に、入力信号に応じた階調電圧信号を対応するデータ線負荷９０＿１〜９０＿２ｎに出力する。

これにより、データドライバ９００は、各出力に接続されたデータ線負荷９０＿１〜９０＿２ｎの駆動において、出力波形の歪や出力遅延が抑制された出力波形を実現でき、液晶表示パネルにおいて高品質な表示が可能となる。

なお、シフトレジスタ８００及びラッチ７００はロジック回路であり、一般に低圧電源で動作し、電圧ＶＳＳ及びＶＣＣ（例えば、ＶＳＳ＝０Ｖ、ＶＣＣ＝１．８〜３．３Ｖ）が供給される。レベルシフタ６００以降の各回路は、一般に高圧電源で動作し、電圧ＶＳＳ、ＶＤＭ及びＶＤＤ（例えば、ＶＳＳ＝０Ｖ、ＶＤＤ＝１０〜２０Ｖ、ＶＤＭ≒ＶＤＤ／２）が供給される。

また、本実施例のデータドライバ９００には、消費電力削減の目的で、チャージシェア配線ＣＳ１及びＣＳ２と、チャージシェアスイッチＳ５０＿１〜Ｓ５０＿２ｎが設けられている。近年、表示パネルの大画面化でデータ線負荷（特に負荷容量）は大きく増加しており、データドライバの消費電力の増大や、それによる高発熱化が問題となっている。チャージシェア駆動は、データ線負荷容量の充放電電荷の一部を再利用することで発熱を低減する有効手段となっている。

チャージシェア配線ＣＳ１及びＣＳ２は、出力極性毎に設けられる。例えば、データ線に出力される階調電圧の極性が奇数番目と偶数番目のデータ線で異なる場合、あるフレーム期間で奇数番目の出力回路が正極階調電圧出力、偶数番目の出力回路が負極階調電圧出力となる。このため、チャージシェア配線ＣＳ１は、スイッチＳ５０＿１、Ｓ５０＿３、・・・、Ｓ５０＿２ｎ−１を介して奇数番目の出力回路の出力端（Ｎ２）と接続される。同様に、チャージシェア配線ＣＳ２は、スイッチＳ５０＿２、Ｓ５０＿４、・・・、Ｓ５０＿２ｎを介して偶数番目の出力回路の出力端（Ｎ２）と接続される。なお、チャージシェア配線ＣＳ１及びＣＳ２は、それぞれ所定の電源端子との間に接続される大容量素子を備えていても良い。

チャージシェアの制御は、図２、図３、図６及び図８に示したタイムチャートにおける各データ期間の第１期間Ｔ１に行うのが好ましい。例えば、チャージシェアスイッチＳ５０＿１〜Ｓ５０＿２ｎを第１期間Ｔ１でオン、第２期間Ｔ２でオフとなるように制御する。これにより、第１期間Ｔ１に、正極電圧駆動のデータ線負荷同士がチャージシェア配線ＣＳ１を介して導通され、１つ前のデータ期間に駆動された各データ線負荷の正極電圧が平均化される。同様に、負極電圧駆動のデータ線負荷同士がチャージシェア配線ＣＳ２を介して導通され、１つ前のデータ期間に駆動された各データ線負荷の負極電圧が平均化される。

このため、１つ前のデータ期間から次のデータ期間に出力回路が出力する階調電圧の電位差が大きい場合には、出力回路は、第２期間Ｔ２において、平均化された電圧から目的階調電圧までの差分だけ駆動すればよい。これにより、データドライバの消費電力を低減することができる。なお、かかるチャージシェア駆動による消費電力の低減は、表示パターンに依存するため、表示パターンに応じてチャージシェア駆動の実行、停止を制御することが好ましい。

図１０は、本実施例のデータドライバ９００において、正極電圧を出力してデータ線負荷を駆動したときのデータ線近端の出力電圧波形と、比較例のデータドライバにおけるデータ線近端の出力電圧波形とを対比して示す図である。比較例は、本実施例のデータドライバ９００とは異なり図１のような構成の出力回路を有しない従来のデータドライバ（例えば、特許文献１のデータドライバ）において、出力回路をカラム反転駆動用の正極駆動用アンプとして動作させ、正極電圧を出力してデータ線を駆動したときの出力電圧波形を示している。なお、ここでは、本実施例及び比較例の双方において、１データ期間に第１期間Ｔ１及び第２期間Ｔ２が設けられ、第１期間Ｔ１においてチャージシェア駆動を行っている場合を前提としている。

波形Ｇ１（点線）は、比較例の出力電圧波形において、高位電源電圧ＶＤＤ近傍の階調電圧の出力状態から、中位電源電圧ＶＤＭ近傍の階調電圧へ放電動作を行うデータ期間の波形を示している。波形Ｇ２（点線）は、比較例の出力電圧波形において、中位電源電圧ＶＤＭ近傍の階調電圧の出力状態から、高位電源電圧ＶＤＤ近傍の階調電圧へ充電動作を行うデータ期間の波形を示している。

波形Ｆ１（実線）は、本実施例の出力電圧波形において、中位電源電圧ＶＤＭ近傍の階調電圧へ放電動作を行うデータ期間の波形を示している。波形Ｆ２は、本実施例の出力電圧波形において、高位電源電圧ＶＤＤ近傍の階調電圧へ充電動作を行うデータ期間の波形を示している。

比較例の出力電圧波形である波形Ｇ１及びＧ２では、第１期間Ｔ１ではチャージシェア駆動により、波形Ｇ１及びＧ２のそれぞれの電位は高位電源電圧ＶＤＤと中位電源電圧ＶＤＭの中間電圧側へ変化する。なお第１期間Ｔ１で比較例のデータドライバの正極駆動用アンプは、第１出力段が活性（動作）状態、第２出力段が非活性（停止）状態に制御されている。第２期間Ｔ２で第１出力段と第２出力段が共に活性（動作）状態に制御されるが、第２期間Ｔ２の開始時に、各出力段を構成する出力トランジスタのゲート間の容量結合により、第１出力段及び第２出力段のトランジスタが一旦オフとなり、第２期間Ｔ２の開始後すぐにデータ線負荷を充電又は放電することができない。第２期間Ｔ２の開始後、第１出力段及び第２出力段のトランジスタが一時的にオフしている間、データ線負荷の近端の波形Ｇ１及びＧ２の電位はデータ線負荷の遠端の電位に引っ張られ、波形歪が発生する。第１出力段及び第２出力段のトランジスタがオフからオンに切り替わると、波形Ｇ１及びＧ２の電位はそれぞれ目的の階調電圧へ変化する。

波形Ｇ１では、第１出力段及び第２出力段のＮｃｈトランジスタのゲート間容量結合により、波形歪及び出力遅延が発生する。Ｎｃｈトランジスタはバックバイアス電圧の影響で第１期間Ｔ１のゲート間電位差が大きいため、第２期間Ｔ２開始直後のオフ期間も長く、大きな波形歪及び出力遅延が生じる。波形Ｇ２では、第１出力段及び第２出力段のＰｃｈトランジスタのゲート間容量結合により、波形歪及び出力遅延が発生する。Ｐｃｈトランジスタはバックバイアス電圧の影響は受けないが第１期間Ｔ１のゲート間電位差は閾値電圧相当あるため、第２期間Ｔ２開始直後のオフ期間も少しあり、小さな波形歪及び出力遅延が生じる。このような波形歪と出力遅延、及び波形Ｇ１、Ｇ２の非対称性は表示品質の低下を招く。

一方、本実施例の正極出力電圧波形である波形Ｆ１及びＦ２では、第１期間Ｔ１ではチャージシェア駆動により、波形Ｆ１及びＦ２のそれぞれの電位は、波形Ｇ１及びＧ２と同様に、高位電源電圧ＶＤＤと中位電源電圧ＶＤＭの中間電圧側へ変化する。なお本実施例のデータドライバ９００の出力回路（正極電圧入力時）は、第１期間Ｔ１の終了時点で第１出力段と第２出力段が共に活性（動作）状態、第２期間Ｔ２でも第１出力段と第２出力段が共に活性（動作）状態に制御される。このため第２期間Ｔ２の開始時にゲート間の結合容量は発生せず、第２期間Ｔ２の開始とともに速やかにデータ線負荷の駆動が行われる。波形Ｆ１及び波形Ｆ２ともに、波形歪及び出力遅延はほとんど生じず、対称的な放電波形（Ｆ１）及び充電波形（Ｆ２）を得ることができる。これにより、高品質の表示が可能となる。

なお、本発明は上記実施形態に限定されない。例えば、出力回路１００が有する各スイッチの接続構成は上記実施例で示したものに限られず、第１出力段１１、第２出力段１２、第３出力段１３及び第４出力段の活性、非活性を制御することが可能な接続構成であれば良い。

また、上記実施例では、データ線負荷９０が１段の配線抵抗ＲＬ及び配線容量ＣＬから構成されている場合を示したが、これとは異なり多段の抵抗及び容量から構成されていても良い。

また、図２に示したタイムチャートにおいて、極性が切り替わる第Ｎデータ期間と第（Ｎ＋１）データ期間との間に所定のブランキング期間が設けられていても良い。ブランキング期間が設けられる場合は、出力回路１００の第１出力段１１、第２出力段１２、第３出力段１３及び第４出力段１４がともに非活性とされ、出力制御スイッチＳ１０も非導通状態とされることが好ましい。

１００（１００＿１〜１００＿２ｎ） 出力回路
９０ データ線負荷
１０（１０ａ，１０ｂ，１０ｃ） 差動段
１１ 第１出力段
１２ 第２出力段
１３ 第３出力段
１４ 第４出力段
Ｍ１１〜Ｍ１８ トランジスタ
Ｐ１ 入力端子
Ｐ２ 出力パッド
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｌ１ 第１出力端
Ｌ２ 第２出力端
２１ 第１のカスコードカレントミラー回路
２２ 第２のカスコードカレントミラー回路
３５，３６ 電流源
５０ 容量制御回路
６１ 第１の浮遊電流源
６２ 第２の浮遊電流源
Ｍ３１〜Ｍ６４ トランジスタ
２００ 制御信号及びバイアス電圧発生回路
３００＿１〜３００＿ｎ 正極デコーダ
４００＿１〜４００＿ｎ 負極デコーダ
５００ 参照電圧発生回路
６００ レベルシフタ
７００ ラッチ
８００ シフトレジスタ
９００ データドライバ
ＣＳ１，ＣＳ２ チャージシェア配線

Claims (15)

1. 入力信号を受ける信号入力端と、
   駆動対象の負荷に接続された駆動出力端と、
   高位電源電位の供給を受ける高位電源端と、
   低位電源電位の供給を受ける低位電源端と、
   前記高位電源電位と前記低位電源電位との間の中位電源電位の供給を受ける中位電源端と、
   第１ノード及び第２ノードと、
   前記信号入力端の前記入力信号と前記第１ノードの信号とを差動で受ける入力対と、差動信号を出力する出力対と、を有する差動段と、
   前記高位電源端と前記中位電源端との間に接続され、第１及び第２の入力と、前記第１ノードに接続された出力端と、を有する第１出力段と、
   前記高位電源端と前記中位電源端との間に接続され、第１及び第２の入力と、前記第２ノードに接続された出力端と、を有し、前記出力端が前記第２ノードを介して前記駆動出力端に接続された第２出力段と、
   前記中位電源端と前記低位電源端との間に接続され、第１及び第２の入力と、前記第１ノードに接続された出力端と、を有する第３出力段と、
   前記中位電源端と前記低位電源端との間に接続され、第１及び第２の入力と、前記第２ノードに接続された出力端と、を有し、前記出力端が前記第２ノードを介して前記駆動出力端に接続された第４出力段と、
   前記第１ノードと前記第２ノードとの間を接続又は非接続に切り替える出力制御スイッチと、前記差動段の前記出力対と前記第１〜第４出力段の前記第１及び第２の入力の各々との間を接続又は非接続に切り替える複数の切り替えスイッチと、を含み、前記第１〜第４出力段を活性状態又は非活性状態に制御する制御回路と、
   を備えたことを特徴とする半導体装置。
2. 前記入力信号は第１極性電圧又は第２極性電圧を有し、
   前記入力信号を受け前記負荷を駆動する１データ期間は、前記１データ期間の先頭から開始する第１期間と、前記第１期間の後に開始する第２期間と、を含み、
   前記制御回路は、
   前記入力信号が前記第１極性電圧である１データ期間において、
   前記第１期間では、前記第１ノードと前記第２ノードとの間を非導通状態とし、前記第１の出力段を活性状態とし、前記差動段の前記出力対と前記第１出力段の前記第１及び第２の入力との間を導通状態とし、前記第３出力段及び第４出力段を共に非活性状態にするとともに、前記差動段の前記出力対と前記第３出力段及び第４出力段の各々の前記第１及び第２の入力との間を非導通状態とし、
   少なくとも前記第１期間の終了時点で、前記第２出力段を活性状態にするとともに、前記差動段の前記出力対と前記第２出力段の前記第１及び第２の入力との間を導通状態とし、
   前記第２期間では、前記第１ノードと前記第２ノードとの間を導通状態とし、前記第１出力段及び前記第２出力段を共に活性状態にするとともに、前記差動段の前記出力対と前記第１出力段及び前記第２出力段の各々の前記第１及び第２の入力との間を導通状態とし、前記第３出力段及び前記第４出力段を共に非活性状態にするとともに、前記差動段の前記出力対と前記第３出力段及び前記第４出力段の各々の前記第１及び第２の入力との間を非導通状態とし、
   前記入力信号が前記第２極性電圧である１データ期間において、
   前記第１期間では、前記第１ノードと前記第２ノードとの間を非導通状態とし、前記第３出力段を活性状態にするとともに、前記差動段の前記出力対と前記第３出力段の前記第１及び第２の入力との間を導通状態とし、前記第１出力段及び前記第出力段を共に非活性状態にするとともに、前記差動段の前記出力対と前記第１出力段及び前記第２出力段の各々の前記第１及び第２の入力との間を非導通状態とし、
   少なくとも前記第１期間の終了時点で、前記第４出力段を活性状態にするとともに、前記差動段の前記出力対と前記第４出力段の前記第１及び第２の入力との間を導通状態とし、
   前記第２期間では、前記第１ノードと前記第２ノードとの間を導通状態とし、前記第３出力段及び前記第４出力段を共に活性状態にするとともに、前記差動段の前記出力対と前記第３出力段及び前記第４出力段の各々の前記第１及び第２の入力との間を導通状態とし、前記第１出力段及び前記第２出力段を共に非活性状態にするとともに、前記差動段の前記出力対と前記第１出力段及び前記第２出力段の各々の前記第１及び第２の入力との間を非導通状態とすることを特徴とする請求項１に記載の半導体装置。
3. 前記制御回路は、
   前記入力信号が前記第１極性電圧である１データ期間において、
   前記第１期間では、前記第２の出力段を活性状態にするとともに、前記差動段の前記出力対と前記第２出力段の前記第１及び第２の入力との間を導通状態とし、
   前記入力信号が前記第２極性電圧である１データ期間において、
   前記第１期間では、前記第４出力段を活性状態にするとともに、前記差動段の前記出力対と前記第４出力段の前記第１及び第２の入力との間を導通状態とすることを特徴とする請求項２に記載の半導体装置。
4. 前記第１期間は、前記第１期間の先頭から開始する第１サブ期間と、前記第１サブ期間の後に開始する第２サブ期間と、を含み、
   前記制御回路は、
   前記入力信号が前記第１極性電圧である１データ期間において、
   前記第１サブ期間では、前記第２出力段を非活性状態にするとともに、前記差動段の前記出力対と前記第２出力段の前記第１及び第２の入力との間を非導通状態とし、
   前記第２サブ期間では、前記第２出力段を活性状態にするとともに、前記差動段の前記出力対と前記第２出力段の前記第１及び第２の入力との間を導通状態とし、
   前記入力信号が前記第２極性電圧である１データ期間において、
   前記第１サブ期間では、前記第４出力段を非活性状態にするとともに、前記差動段の前記出力対と前記第４出力段の前記第１及び第２の入力との間を非導通状態とし、
   前記第２サブ期間では、前記第４出力段を活性状態にするとともに、前記差動段の前記出力対と前記第４出力段の前記第１及び第２の入力との間を導通状態とすることを特徴とする請求項２に記載の半導体装置。
5. 前記第１出力段は、前記第１ノードと前記高位電源端との間に接続された第１導電型の第１トランジスタと、前記第１ノードと前記中位電源端との間に接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、を備え、
   前記第２出力段は、前記第２ノードと前記高位電源端との間に接続された第１導電型の第３トランジスタと、前記第２ノードと前記中位電源端との間に接続された第２導電型の第４トランジスタと、を備え、
   前記第３出力段は、前記第１ノードと前記中位電源端との間に接続された第１導電型の第５トランジスタと、前記第１ノードと前記低位電源端との間に接続された第２導電型の第６トランジスタと、を備え、
   前記第４出力段は、前記第２ノードと前記中位電源端との間に接続された第１導電型の第７トランジスタと、前記第２ノードと前記低位電源端との間に接続された第２導電型の第８トランジスタと、を備え、
   前記制御回路は、
   前記第１ノードと前記第２ノードとの間に接続された出力制御スイッチと、
   前記第１、第３、第５及び第７トランジスタのそれぞれの制御端と前記差動段の前記出力対の一方との間に接続された第１、第３、第５及び第７のスイッチと、
   前記第２、第４、第６及び第８トランジスタのそれぞれの制御端と前記差動段の前記出力対の他方との間に接続された第２、第４、第６及び第８スイッチと、
   前記第１及び第３トランジスタのそれぞれの制御端と前記高位電源端との間に接続された第９及び第１１スイッチと、
   前記第２、第４、第５及び第７トランジスタのそれぞれの制御端と前記中位電源端との間に接続された第１０、第１２、第１３及び第１５スイッチと、
   前記第６及び第８トランジスタのそれぞれの制御端と前記低位電源端との間に接続された第１４及び第１６スイッチと、を備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記制御回路は、
   前記入力信号が前記第１極性電圧である１データ期間において、
   前記第１期間では、前記第１、第２、第３、第４、第１３、第１４、第１５及び第１６スイッチを共にオンとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチと前記出力制御スイッチとを共にオフとし、
   前記第２期間では、前記第１、第２、第３、第４、第１３、第１４、第１５及び第１６スイッチと前記出力制御スイッチとを共にオンとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチを共にオフとし、
   前記入力信号が前記第２極性電圧である１データ期間において、
   前記第１期間では、前記第１、第２、第３、第４、第１３、第１４、第１５及び第１６スイッチと前記出力制御スイッチとを共にオフとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチを共にオンとし、
   前記第２期間では、前記第１、第２、第３、第４、第１３、第１４、第１５、第１６スイッチを共にオフとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチと前記出力制御スイッチとを共にオンとすることを特徴とする請求項５に記載の半導体装置。
7. 前記制御回路は、
   前記入力信号が前記第１極性電圧である１データ期間において、
   前記第１期間の前記第１サブ期間では、前記第１、第２、第１１、第１２、第１３、第１４、第１５及び第１６スイッチを共にオンとし、前記第３、第４、第５、第６、第７、第８、第９及び第１０スイッチと前記出力制御スイッチとを共にオフとし、
   前記第１期間の前記第２サブ期間では、前記第１、第２、第３、第４、第１３、第１４、第１５及び第１６スイッチを共にオンとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチと前記出力制御スイッチとを共にオフとし、
   前記第２期間では、前記第１、第２、第３、第４、第１３、第１４、第１５及び第１６スイッチと前記出力制御スイッチとを共にオンとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチを共にオフとし、
   前記入力信号が前記第２極性電圧である１データ期間において、
   前記第１サブ期間では、前記第１、第２、第３、第４、第７、第８、第１３及び第１４スイッチと前記出力制御スイッチとを共にオフとし、前記第５、第６、第９、第１０、第１１、第１２、第１５及び第１６スイッチを共にオンとし、
   前記第２サブ期間では、前記第１、第２、第３、第４、第１３、第１４、第１５及び第１６スイッチと前記出力制御スイッチとを共にオフとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチを共にオンとし、
   前記第２期間では、前記第１、第２、第３、第４、第１３、第１４、第１５及び第１６スイッチを共にオフとし、前記第５、第６、第７、第８、第９、第１０、第１１及び第１２スイッチと前記出力制御スイッチとを共にオンとすることを特徴とする請求項５に記載の半導体装置。
8. 前記差動段は、
   第１電流源及び第２電流源と、
   前記入力対をなす第１入力と第２入力を有し、前記第１電流源で駆動される第２導電型の第１の差動対と、
   前記第１の差動対の前記第１入力と前記第２入力のそれぞれと接続される第１入力と第２入力を有し、前記第２電流源で駆動される第１導電型の第２の差動対と、
   前記第１の差動対の出力対に接続される第１導電型の第１のカスコードカレントミラー回路と、
   前記第１のカスコードカレントミラー回路の第１端に一端が接続された第１の浮遊電流源と、
   前記第１のカスコードカレントミラー回路の第２端に一端が接続された第２の浮遊電流源と、
   前記第１の浮遊電流源の他端に第１端が接続され、前記第２浮遊電流源の他端に第２端が接続され、前記第２の差動対の出力対に接続される第２導電型の第２のカスコードカレントミラー回路と、
   を備え、
   前記第１のカスコードカレントミラー回路の前記第１端が前記差動段の第１出力端となり、前記第２のカスコードカレントミラー回路の前記第１端が前記差動段の第２出力端となることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記差動段は、
   第１電流源及び第２電流源と、
   前記入力対をなす第１入力と第２入力を有し、前記第１電流源で駆動される第２導電型の第１の差動対と、
   前記第１の差動対の前記第１入力と前記第２入力のそれぞれと接続される第１入力と第２入力を有し、前記第２電流源で駆動される第１導電型の第２の差動対と、
   前記第１の差動対の出力対に接続される第１導電型の第１のカスコードカレントミラー回路と、
   前記第１のカスコードカレントミラー回路の第１端に一端が接続された第１の浮遊電流源と、
   前記第１のカスコードカレントミラー回路の第２端に一端が接続された第２の浮遊電流源と、
   前記第１の浮遊電流源の他端に第１端が接続され、前記第２浮遊電流源の他端に第２端が接続され、前記第２の差動対の出力対に接続される第２導電型の第２のカスコードカレントミラー回路と、
   前記第１ノードに一端がそれぞれ接続された第１及び第２の容量素子と、
   を備え、
   前記第１のカスコードカレントミラー回路の前記第１端が前記差動段の第１出力端となり、前記第２のカスコードカレントミラー回路の前記第１端が前記差動段の第２出力端となり、
   前記１データ期間の前記第１期間に、前記第１の容量素子の他端が、前記第１の差動対の出力対と前記第１のカスコードカレントミラー回路とを接続する接続点対の一方に接続され、前記第２の容量素子の他端が、前記第２の差動対の出力対と前記第２のカスコードカレントミラー回路とを接続する接続点対の一方に接続され、
   前記１データ期間の前記第２期間に、前記第１の容量素子の前記他端が前記高位電源端に接続され、前記第２の容量素子の前記他端が前記低位電源端に接続されることを特徴とする請求項３に記載の半導体装置。
10. 前記差動段は、
    第１電流源及び第２電流源と、
    前記入力対をなす第１入力と第２入力を有し、前記第１電流源で駆動される第２導電型の第１の差動対と、
    前記第１の差動対の前記第１入力と前記第２入力のそれぞれと接続される第１入力と第２入力を有し、前記第２電流源で駆動される第１導電型の第２の差動対と、
    前記第１の差動対の出力対に接続される第１導電型の第１のカスコードカレントミラー回路と、
    前記第１のカスコードカレントミラー回路の第１端に一端が接続された第１の浮遊電流源と、
    前記第１のカスコードカレントミラー回路の第２端に一端が接続された第２の浮遊電流源と、
    前記第１の浮遊電流源の他端に第１端が接続され、前記第２浮遊電流源の他端に第２端が接続され、前記第２の差動対の出力対に接続される第２導電型の第２のカスコードカレントミラー回路と、
    前記第１ノードに一端がそれぞれ接続された第１及び第２の容量素子と、
    を備え、
    前記第１のカスコードカレントミラー回路の前記第１端が前記差動段の第１出力端となり、前記第２のカスコードカレントミラー回路の前記第１端が前記差動段の第２出力端となり、
    前記１データ期間の前記第１サブ期間に、前記第１の容量素子の他端が前記高位電源端に接続され、前記第２の容量素子の他端が前記低位電源端に接続され、
    前記１データ期間の前記第２サブ期間及び前記第２期間に、前記第１の容量素子の前記他端が、前記第１の差動対の出力対と前記第１のカスコードカレントミラー回路とを接続する接続点対の一方に接続され、前記第２の容量素子の前記他端が、前記第２の差動対の出力対と前記第２のカスコードカレントミラー回路とを接続する接続点対の一方に接続されることを特徴とする請求項４に記載の半導体装置。
11. 前記制御回路は、
    前記第１の容量素子の前記他端と、前記第１の差動対の出力対と前記第１のカスコードカレントミラー回路とを接続する接続点対の前記一方との間に接続された第１７スイッチと、
    前記第１の容量素子の前記他端と、前記高位電源端との間に接続された第１８スイッチと、
    前記第２の容量素子の前記他端と、前記第２の差動対の出力対と前記第２のカスコードカレントミラー回路とを接続する接続点対の前記一方との間に接続された第１９スイッチと、
    前記第２の容量素子の前記他端と、前記低位電源端との間に接続された第２０スイッチと、
    を更に備え、
    前記１データ期間の前記第１期間では、前記第１７及び第１９スイッチをオンとし、前記第１８及び第２０スイッチをオフとし、
    前記１データ期間の前記第２期間では、前記第１７及び第１９スイッチをオフとし、前記第１８及び第２０スイッチをオンとすることを特徴とする請求項９に記載の半導体装置。
12. 前記制御回路は、
    前記第１の容量素子の前記他端と、前記第１の差動対の出力対と前記第１のカスコードカレントミラー回路とを接続する接続点対の前記一方との間に接続された第１７スイッチと、
    前記第１の容量素子の前記他端と、前記高位電源端との間に接続された第１８スイッチと、
    前記第２の容量素子の前記他端と、前記第２の差動対の出力対と前記第２のカスコードカレントミラー回路とを接続する接続点対の前記一方との間に接続された第１９スイッチと、
    前記第２の容量素子の前記他端と、前記低位電源端との間に接続された第２０スイッチと、を更に備え、
    前記１データ期間の前記第１サブ期間では、前記第１７及び第１９スイッチをオフとし、前記第１８及び第２０スイッチをオンとし、
    前記１データ期間の前記第２サブ期間及び前記第２期間では、前記第１７及び第１９スイッチをオンとし、前記第１８及び第２０スイッチをオフとすることを特徴とする請求項１０に記載の半導体装置。
13. 前記第１ノードに一端がそれぞれ接続された第３及び第４の容量素子を更に備え、
    前記第３の容量素子の他端は、前記第１の差動対の出力対と前記第１のカスコードカレントミラー回路とを接続する接続点対の前記一方に接続され、
    前記第４の容量素子の他端は、前記第１の差動対の出力対と前記第２のカスコードカレントミラー回路とを接続する接続点対の前記一方に接続されている、ことを特徴とする請求項８乃至１２のいずれか１項に記載の半導体装置。
14. 請求項１乃至１３のいずれか１項に記載の半導体装置を備えたデータドライバであって、
    複数のデータ線及び複数の走査線の交差部の各々に画素スイッチ及び表示素子を含む単位画素を備えた液晶表示装置に接続され、
    前記データ線を前記駆動対象の負荷として駆動することを特徴とするデータドライバ。
15. 前記複数のデータ線のうち前記第１極性電圧又は前記第２極性電圧の一方の出力電圧を供給する第１出力ライン群と、
    前記複数のデータ線のうち前記第１極性電圧又は前記第２極性電圧の他方の出力電圧を供給する第２出力ライン群と、
    入力信号の１データ期間の先頭から開始する第１期間において、前記第１出力ライン群に含まれる出力ライン間を接続する第１チャージシェア配線と、
    前記第１期間の後に開始する第２期間において、前記第２出力ライン群に含まれる出力ライン間を接続する第２チャージシェア配線と、
    を備えることを特徴とする請求項１４に記載のデータドライバ。

Images