KR101686106B1 - 출력 버퍼 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 출력 버퍼의 충방전 시간을 단축하여 고속 구동을 가능하게 할 수 있는 출력 버퍼 및 그 구동 방법에 관한 것으로, 제 1 입력 신호와 제 2 입력 신호를 제공받는 입력부와; 상기 입력부로부터 제공된 신호에 응답하여 상기 제 1 및 제 2 입력 신호를 증폭하는 증폭부와; 상기 증폭부로부터 제공된 신호에 응답하여 출력 신호를 발생하는 출력부와; 상기 출력부와 연결되어 상기 출력 신호를 안정화시키는 커패시터부와; 상기 제 1 입력 신호를 제공받아서 상기 입력부에 추가 전류를 공급하는 전류 조절부를 구비하는 것을 특징으로 한다.

Description

출력 버퍼 및 그 구동 방법{OUTPUT BUFFER AND METHOD FOR DRIVING THE SAME}
본 발명은 출력 버퍼의 충방전 시간을 단축하여 고속 구동을 가능하게 할 수 있는 출력 버퍼 및 그 구동 방법에 관한 것이다.
액정 표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시장치는 주로 컬러 필터 어레이가 형성된 컬러 필터 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다. 컬러 필터 기판에는 공통 전압이 공급되는 공통 전극이 전면적으로 형성되고 박막 트랜지스터 기판에는 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한, 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터와, 박막 트랜지스터를 제어하는 게이트 라인과, 박막 트랜지스터로 데이터 신호를 공급하는 데이터 라인이 형성된다.
액정 표시장치의 구동 회로는 게이트 라인들을 구동하는 게이트 드라이버와, 데이터 라인들을 구동하는 데이터 드라이버와, 공통 전극에 공통 전압을 공급하는 공통 전압 생성부와, 게이트 드라이버와 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 데이터 드라이버는 데이터 라인에 걸리는 부하인 저항 및 커패시터 성분에 의해 데이터 라인으로 공급되는 데이터 신호가 왜곡되는 것을 방지하기 위한 출력 버퍼를 구비한다. 게이트 드라이버와 공통 전압 생성부도 게이트 라인으로 공급되는 게이트 신호와 공통 전극으로 공급되는 공통 전압이 부하 성분에 의해 왜곡되는 것을 방지하기 위한 출력 버퍼를 구비한다. 이때, 출력 버퍼로는 연산 증폭기가 주로 사용된다.
한편, 표시장치의 크기가 대형화되고, 고해상도로 변하는 추세에 따라 한 수평 라인을 구동하는 시간, 즉 데이터 신호의 충방전 시간이 단축되고 있다. 이로 인하여 출력 버퍼의 충방전 시간 부족으로 정해진 시간내에 출력 버퍼의 출력 신호인 데이터 신호가 목표 전압까지 충전 또는 방전되지 못하여 화질이 저하되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 출력 버퍼의 충방전 시간을 단축하여 고속 구동을 가능하게 할 수 있는 출력 버퍼 및 그 구동 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 출력 버퍼는 제 1 입력 신호와 제 2 입력 신호를 제공받는 입력부와; 상기 입력부로부터 제공된 신호에 응답하여 상기 제 1 및 제 2 입력 신호를 증폭하는 증폭부와; 상기 증폭부로부터 제공된 신호에 응답하여 출력 신호를 발생하는 출력부와; 상기 출력부와 연결되어 상기 출력 신호를 안정화시키는 커패시터부와; 상기 제 1 입력 신호를 제공받아서 상기 입력부에 추가 전류를 공급하는 전류 조절부를 구비하는 것을 특징으로 한다.
상기 전류 조절부는 상기 입력부에 포함된 P형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 제 1 전류 조절부와; 상기 입력부에 포함된 N형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 제 2 전류 조절부를 구비하는 것을 특징으로 한다.
상기 제 1 및 제 2 전류 조절부는 상기 제 1 입력 신호를 반전시키는 인버터를 구비하는 것을 특징으로 한다.
상기 전류 조절부의 구동 전압을 공급 또는 차단하는 스위칭 회로를 추가로 구비하는 것을 특징으로 한다.
상기 출력 신호는 피드백되어 상기 제 2 입력 신호로 공급되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 출력 버퍼의 구동 방법은 출력 버퍼의 입력부가 제 1 입력 신호와 제 2 입력 신호를 제공받는 단계와; 상기 제 1 입력 신호를 제공받아서 상기 입력부의 출력단에 추가 전류를 공급하는 단계와; 상기 입력부로부터 제공된 신호에 응답하여 상기 제 1 및 제 2 입력 신호를 증폭하여 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 추가 전류를 공급하는 단계는 상기 입력부에 포함된 P형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 단계와; 상기 입력부에 포함된 N형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 단계를 포함하는 것을 특징으로 한다.
상기 추가 전류를 공급하는 단계는 상기 제 1 입력 신호의 극성을 반전시켜 상기 추가 전류 생성하는 단계인 것을 특징으로 한다.
본 발명의 실시 예에 따른 출력 버퍼는 전류 조절부를 통해 입력부에 추가 전류를 공급함으로써 정전류의 전류량을 높여 슬루 레이트를 증가시키고, 이에 따라 출력 신호의 충방전 시간을 단축하여 고속 구동을 가능하게 한다. 그리고 스위칭 회로가 선택적으로 전류 조절부를 구동 또는 비구동하게 함으로써 소비전력을 절감할 수 있다.
도 1은 본 발명의 실시 예에 따른 출력 버퍼의 구성도.
도 2는 도 1에 도시된 출력 버퍼의 상세 회로도.
도 3은 본 발명의 효과를 설명하기 위한 시뮬레이션.
이하, 본 발명의 실시 예에 따른 출력 버퍼 및 그 구동 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 출력 버퍼의 구성도이다.
도 1에 도시된 출력 버퍼는 입력부(10)와, 증폭부(20)와, 출력부(30)와, 커패시터부(40)를 구비한다. 이러한, 출력 버퍼는 출력 신호(Vout)가 입력 신호들(Vin+, Vin-) 중 반전 입력 신호(Vin-)로 피드백되는 전압 추종 구조를 가진다. 여기서, 입력 신호들(Vin+, Vin-)은 제 1 입력 신호(Vin+) 및 제 2 입력 신호(Vin-)로 구분되며, 제 1 입력 신호(Vin+)는 아날로그 영상 신호이고, 제 2 입력 신호(Vin-)는 데이터 라인을 구동하는 데이터 신호이다.
입력부(10)는 서로 상보 신호 관계인 제 1 입력 신호(Vin+)와, 제 2 입력 신호(Vin-)를 제공받는다.
증폭부(20)는 입력부(10)의 출력 신호를 제공받아서 제 1 및 제 2 입력 신호(Vin+, Vin-)를 증폭한다.
출력부(30)는 증폭부(20)의 출력 신호들을 제공받아서 출력 신호(Vout)를 발생한다. 이러한, 출력 신호(Vout)는 데이터 라인을 구동하는 신호이다.
커패시터부(40)는 출력 신호(Vout)의 주파수 특성을 안정화시키는 역할을 수행한다. 즉, 커패시터부(40)는 출력 버퍼의 출력 신호(Vout)가 발진(Oscillation)하지 않도록 제어한다.
이러한, 출력 버퍼의 출력 신호(Vout)가 충방전되는 시간, 즉 라이징 타임(Rising Time) 및 폴링 타임(Falling Time)을 결정하는 슬루 레이트(Slew Rate)는 수학식 1과 같이 입력부(10)에 흐르는 정전류(Is)와, 커패시터부(40)에 포함된 커패시터(C)에 따른 보상 커패시턴스(Cc)에 의해 결정된다.
Figure 112010057685545-pat00001
즉, 출력 신호(Vout)의 충방전 시간을 단축하기 위해서는 슬루 레이트를 증가시켜야 하고, 슬루 레이트를 증가시키기 위해서는 정전류(Is)를 증가시키거나 보상 커패시턴스(Cc)를 감소시켜야 한다. 그런데 보상 커패시턴스(Cc)를 감소시키는 방법을 사용할 경우, 슬루 레이트가 증가하지만 페이즈 마진(Phase Margin)이 부족하여 출력 신호(Vout)가 발진함으로써 목표 전압의 세팅 시간이 지연될 수 있다. 따라서, 본 발명의 실시 예는 슬루 레이트를 증가시키기 위해 정전류(Is)를 증가시키는 방법을 사용한다.
이를 위해, 본 발명의 실시 예에 따른 출력 버퍼는 입력부(10)에 공급되는 제 1 입력 신호(Vin+)를 제공받고, 이를 센싱하여 입력부(10)에 추가 전류(Iadd)를 공급하는 전류 조절부(50)를 추가로 구비한다.
이와 같이, 본 발명의 실시 예에 따른 출력 버퍼는 전류 조절부(50)를 통해 입력부(10)에 추가 전류(Iadd)를 공급함으로써 정전류(Is)의 전류량을 높여 슬루 레이트를 증가시키고, 이에 따라 출력 신호(Vout)의 충방전 시간을 단축하여 고속 구동을 가능하게 한다.
이러한, 본 발명의 실시 예에 따른 출력 버퍼에 대해 구체적으로 살펴보면 다음과 같다.
도 2는 도 1에 도시된 출력 버퍼의 상세 회로도이다.
본 발명의 실시 예에 따른 출력 버퍼는 도 2에 도시된 바와 같이, 레일 투 레일(Rail-to-rail) 연산 증폭기로 구현될 수 있다.
도 2에 도시된 출력 버퍼는 입력부(10)와, 증폭부(20)와, 출력부(30)와, 커패시터부(40)와, 전류 조절부(50)를 구비한다.
입력부(10)는 PMOS 트랜지스터들(PM1~PM3) 및 NMOS 트랜지스터들(NM1~NM3)을 포함하며, 서로 상보 신호 관계인 제 1 입력 신호(Vin+)와, 제 2 입력 신호(Vin-)를 제공받는다. 제 1 PMOS 트랜지스터(PM1)의 게이트 전극에는 제 1 바이어스 전압(VB1)이 인가되고, 제 3 NMOS 트랜지스터(NM3)의 게이트 전극에는 제 6 바이어스 전압(VB6)이 인가된다.
증폭부(20)는 폴디드 캐스코드 부분(folded cascode portion)으로서 PMOS 트랜지스터들(PM4~PM7)과, NMOS 트랜지스터들(NM4~NM7)과, 캐스코드 트랜지스터들(CM1~CM4)을 포함하며, 입력부(10)의 출력 신호들을 수신하여 제 1 입력 신호(Vin+)와, 제 2 입력 신호(Vin-)를 증폭한다. 제 6 및 제 7 PMOS 트랜지스터(PM6, PM7)의 게이트 전극에는 제 2 바이어스 전압(VB2)이 인가되고, 제 1 및 제 2 캐스코드 트랜지스터(CM1, CM2)의 게이트 전극에는 제 3 바이어스 전압(VB3)이 인가되고, 제 3 및 제 4 캐스코드 트랜지스터(CM3, CM4)의 게이트 전극에는 제 4 바이어스 전압(VB4)이 인가되며, 제 4 및 제 5 NMOS 트랜지스터(NM4, NM5)의 게이트 전극에는 제 5 바이어스 전압(VB5)이 인가된다.
출력부(30)는 PMOS 트랜지스터(PM8) 및 NMOS 트랜지스터(NM8)를 포함하며, 증폭부(20)의 출력 신호들을 제공받아서 출력 버퍼의 출력 신호(Vout)를 발생한다.
커패시터부(40)는 2 개의 커패시터(C)를 포함하며, 출력 신호(Vout)의 주파수 특성을 안정화시키는 역할을 수행한다. 즉, 커패시터부(40)는 출력 버퍼의 출력 신호(Vout)가 발진하지 않도록 제어한다. 이러한, 커패시터부(40)는 밀러 보상(Miller Compensation) 커패시터부라고도 한다.
전류 조절부(50)는 NMOS 트랜지스터들(NM9~NM11)과, PMOS 트랜지스터들(PM9~PM14)과, 제 1 인버터(INV1)를 포함하는 제 1 전류 조절부(52)와, NMOS 트랜지스터들(NM12~NM17)과, PMOS 트랜지스터들(PM15~PM17)과, 제 2 인버터(INV2)를 포함하는 제 2 전류 조절부(54)를 구비한다.
제 1 전류 조절부(52)의 제 9 NMOS 트랜지스터(NM9)의 게이트 전극에는 제 6 바이어스 전압(VB6) 또는 부극성 전압(VSS)이 인가된다. 이를 위해, 제 1 전류 조절부(52)는 제 6 바이어스 전압(VB6) 및 부극성 전압(VSS)을 제공받고, 이를 스위칭하여 제 9 NMOS 트랜지스터(NM9)의 게이트 전극에 공급하는 스위칭 회로(2:1 MUX)를 추가로 구비한다. 제 10 NMOS 트랜지스터(NM10)의 게이트 전극에는 제 1 입력 신호(Vin+)가 인가된다. 제 1 인버터(INV1)는 제 1 입력 신호(Vin+)를 반전시켜 제 11 NMOS 트랜지스터(NM11)의 게이트 전극에 공급한다.
제 2 전류 조절부(54)의 제 17 PMOS 트랜지스터(PM17)의 게이트 전극에는 제 1 바이어스 전압(VB1) 또는 정극성 전압(VDD)이 인가된다. 이를 위해, 제 2 전류 조절부(54)는 제 1 바이어스 전압(VB1) 및 정극성 전압(VDD)을 제공받고, 이를 스위칭하여 제 17 PMOS 트랜지스터(PM17)의 게이트 전극에 공급하는 스위칭 회로(2:1 MUX)를 추가로 구비한다. 제 15 PMOS 트랜지스터(PM15)의 게이트 전극에는 제 1 입력 신호(Vin+)가 인가된다. 제 2 인버터(INV2)는 제 1 입력 신호(Vin+)를 반전시켜 제 16 PMOS 트랜지스터(PM16)의 게이트 전극에 공급한다.
이와 같이 구성된 본 발명의 실시 예에 따른 출력 버퍼의 동작을 구체적으로 설명하면 다음과 같다.
먼저, 제 1 PMOS 트랜지스터(PM1)에 흐르는 전류를 (In1)로 정의하고, 제 3 NMOS 트랜지스터(NM3)에 흐르는 전류를 (In2)로 정의한다.
제 1 입력 신호(Vin+)와 제 2 입력 신호(Vin-)의 전압이 같은 상태에서는 제 2 및 제 3 PMOS 트랜지스터(PM2, PM3)를 통해 흐르는 전류는 모두 (1/2)(In1)가 되고, 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)를 통해 흐르는 전류는 모두 (1/2)(In2)가 된다.
제 1 입력 신호(Vin+)가 제 2 입력 신호(Vin-)보다 전압이 높아지면 (In1)의 대부분이 제 3 PMOS 트랜지스터(PM3)로 흘러 제 6 NMOS 트랜지스터(NM6)로 흐르는 전류가 증가한다. 그러면, 제 5 및 제 7 NMOS 트랜지스터(NM5, NM7)에 흐르는 전류도 증가하고, 제 8 NMOS 트랜지스터(NM8)의 게이트 전압이 낮아진다. 이에 따라, 제 8 NMOS 트랜지스터(NM8)에 흐르는 전류가 감소하여 외부부하(CL)의 도입전류가 감소한다. 이때, (In2)의 대부분이 제 1 NMOS 트랜지스터(NM1)로 흘러 제 7 PMOS 트랜지스터(PM7)에 흐르는 전류가 감소하고, 제 8 PMOS 트랜지스터(PM8)의 게이트 전압이 낮아진다. 그러면, 제 8 PMOS 트랜지스터(PM8)에 흐르는 전류가 증가하여 외부부하(CL)를 충전하게 되고 출력 신호(Vout)의 전압이 상승한다.
제 1 입력 신호(Vin+)가 제 2 입력 신호(Vin-)보다 전압이 낮아지면 (In1)의 대부분이 제 2 PMOS 트랜지스터(PM2)로 흘러 제 5 NMOS 트랜지스터(NM5)로 흐르는 전류가 감소한다. 그러면, 제 8 NMOS 트랜지스터(NM8)의 게이트 전압이 높아져서 제 8 NMOS 트랜지스터(NM8)에 흐르는 전류가 증가하고 외부부하(CL)의 도입전류가 증가한다. 이때, (In2)의 대부분이 제 2 NMOS 트랜지스터(NM2)로 흘러 제 4 PMOS 트랜지스터(PM4)에 흐르는 전류가 증가한다. 그러면, 제 5 및 제 7 PMOS 트랜지스터(PM5, PM7)로 흐르는 전류도 증가하고, 제 8 PMOS 트랜지스터(PM8)의 게이트 전압이 높아진다. 이에 따라, 제 8 PMOS 트랜지스터(PM8)에 흐르는 전류가 감소하여 외부부하(CL)에 대한 충전속도가 감소하고 출력 신호(Vout)의 전압이 하강한다.
한편, (In1) 및 (In2)는 수학식 1에서 정전류(Is) 값에 해당한다. 즉, (In1) 및 (In2)의 크기가 커질수록 출력 버퍼의 슬루 레이트가 증가한다. 이하, (In1) 및 (In2)의 크기를 증가시켜 슬루 레이트를 증가시키는 전류 조절부(50)의 동작에 대해 설명하면 다음과 같다.
먼저, (In1)의 크기를 증가시키는 제 1 전류 조절부(52)의 동작을 설명하기로 한다.
제 1 입력 신호(Vin+)가 제 2 입력 신호(Vin-)보다 전압이 높아지면 제 10 NMOS 트랜지스터(NM10)의 게이트 전압은 높아지고, 제 11 NMOS 트랜지스터(NM11)의 게이트 전압은 낮아진다. 그러면, 제 14 PMOS 트랜지스터(PM14)의 게이트 전압은 낮아지고, 제 14 PMOS 트랜지스터(PM14)에 흐르는 전류가 제 1 PMOS 트랜지스터(PM1)의 소스 전극에 공급되어 (In1)을 증가시킨다.
제 1 입력 신호(Vin+)가 제 2 입력 신호(Vin-)보다 전압이 낮아지면 제 11 NMOS 트랜지스터(NM11)의 게이트 전압은 높아지고, 제 10 NMOS 트랜지스터(NM10)의 게이트 전압은 낮아진다. 그러면, 제 13 PMOS 트랜지스터(PM13)의 게이트 전압은 낮아지고, 제 13 PMOS 트랜지스터(PM13)에 흐르는 전류가 제 1 PMOS 트랜지스터(PM1)의 소스 전극과 연결된 노드에 공급되어 (In1)을 증가시킨다.
(In1)이 증가하면, 추가 공급된 전류량만큼 커패시터부(40)에 충방전 되는 전류량이 증가하여 슬루 레이트가 증가하게 된다.
이어서, (In2)의 크기를 증가시키는 제 2 전류 조절부(54)의 동작을 설명하기로 한다.
제 1 입력 신호(Vin+)가 제 2 입력 신호(Vin-)보다 전압이 높아지면 제 15 PMOS 트랜지스터(PM15)의 게이트 전압은 높아지고, 제 16 PMOS 트랜지스터(PM16)의 게이트 전압은 낮아진다. 그러면, 제 16 NMOS 트랜지스터(NM16)의 게이트 전압은 높아지고, 제 16 NMOS 트랜지스터(NM16)에 흐르는 전류가 제 3 NMOS 트랜지스터(NM3)의 드레인 전극과 연결된 노드에 공급되어 (In2)을 증가시킨다.
제 1 입력 신호(Vin+)가 제 2 입력 신호(Vin-)보다 전압이 낮아지면 제 15 PMOS 트랜지스터(PM15)의 게이트 전압은 낮아지고, 제 16 PMOS 트랜지스터(PM16)의 게이트 전압은 높아진다. 그러면, 제 17 NMOS 트랜지스터(NM17)의 게이트 전압은 높아지고, 제 17 NMOS 트랜지스터(NM17)에 흐르는 전류가 제 3 NMOS 트랜지스터(NM3)의 드레인 전극과 연결된 노드에 공급되어 (In2)을 증가시킨다.
(In2)이 증가하면, 추가 공급된 전류량만큼 커패시터부(40)에 충방전 되는 전류량이 증가하여 슬루 레이트가 증가하게 된다.
한편, 전류 조절부(50)는 스위칭 회로(2:1 MUX)의 출력 신호에 따라 동작 여부가 결정된다. 즉, 전류 조절부(50)는 스위칭 회로(2:1 MUX)로부터 제 1 및 제 6 바이어스 전압(VB1, VB6)을 제공받으면 전술한 과정을 거쳐 추가 전류(Iadd)를 입력부(10)에 공급한다. 반면, 전류 조절부(50)가 스위칭 회로(2:1 MUX)로부터 정극성 및 부극성 전압(VDD, VSS)를 제공받으면 전류 조절부(50)의 동작은 멈추게 되고, 전류 조절부(50)의 동작으로 인한 소비 전력 증가도 발생하지 않게 된다.
도 3은 본 발명의 효과를 설명하기 위한 시뮬레이션이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 출력 버퍼는 종래 기술에 따른 출력 버퍼보다 슬루 레이트(Slew Rate)가 증가하여 라이징 타임(Rising Time) 및 폴링 타임(Falling Time)이 짧아진 것을 알 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 출력 버퍼는 전류 조절부(50)를 통해 입력부(10)에 추가 전류(Iadd)를 공급함으로써 정전류(Is)의 전류량을 높여 슬루 레이트를 증가시키고, 이에 따라 출력 신호(Vout)의 충방전 시간을 단축하여 고속 구동을 가능하게 한다. 그리고 스위칭 회로가 선택적으로 전류 조절부(50)를 구동 또는 비구동하게 함으로써 소비전력을 절감할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 입력부 20: 증폭부
30: 출력부 40: 커패시터부
50: 전류 조절부 Iadd: 추가 전류

Claims (8)

  1. 제 1 입력 신호와 제 2 입력 신호를 제공받는 입력부와;
    상기 입력부로부터 제공된 신호에 응답하여 상기 제 1 및 제 2 입력 신호를 증폭하는 증폭부와;
    상기 증폭부로부터 제공된 신호에 응답하여 출력 신호를 발생하는 출력부와;
    상기 출력부와 연결되어 상기 출력 신호를 안정화시키는 커패시터부와;
    상기 제 1 입력 신호를 제공받아서 상기 입력부에 추가 전류를 공급하는 전류 조절부를 구비하는 것을 특징으로 하는 출력 버퍼.
  2. 제 1 항에 있어서,
    상기 전류 조절부는
    상기 입력부에 포함된 P형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 제 1 전류 조절부와;
    상기 입력부에 포함된 N형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 제 2 전류 조절부를 구비하는 것을 특징으로 하는 출력 버퍼.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 전류 조절부는
    상기 제 1 입력 신호를 반전시키는 인버터를 구비하는 것을 특징으로 하는 출력 버퍼.
  4. 제 1 항에 있어서,
    상기 전류 조절부의 구동 전압을 공급 또는 차단하는 스위칭 회로를 추가로 구비하는 것을 특징으로 하는 출력 버퍼.
  5. 제 1 항에 있어서,
    상기 출력 신호는 피드백되어 상기 제 2 입력 신호로 공급되는 것을 특징으로 하는 출력 버퍼.
  6. 출력 버퍼의 입력부가 제 1 입력 신호와 제 2 입력 신호를 제공받는 단계와;
    상기 제 1 입력 신호를 제공받아서 상기 입력부의 출력단에 추가 전류를 공급하는 단계와;
    상기 입력부로부터 제공된 신호에 응답하여 상기 제 1 및 제 2 입력 신호를 증폭하여 출력하는 단계를 포함하는 것을 특징으로 하는 출력 버퍼의 구동방법.
  7. 제 6 항에 있어서,
    상기 추가 전류를 공급하는 단계는
    상기 입력부에 포함된 P형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 단계와;
    상기 입력부에 포함된 N형 정전류원 트랜지스터의 출력단에 상기 추가 전류를 공급하는 단계를 포함하는 것을 특징으로 하는 출력 버퍼의 구동방법.
  8. 제 7 항에 있어서,
    상기 추가 전류를 공급하는 단계는
    상기 제 1 입력 신호의 극성을 반전시켜 상기 추가 전류 생성하는 단계인 것을 특징으로 하는 출력 버퍼의 구동방법.
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