JP2009135833A - 増幅回路 - Google Patents
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Abstract
【解決手段】入力増幅段32と、P型MOSトランジスタ36及びN型MOSトランジスタ38がプッシュプル回路として動作する出力段34を備えた増幅回路30に、入力端が増幅回路30の出力端と接続され、出力端が第1の位相補償容量52を介してP型MOSトランジスタ36のゲート電極に接続されると共に、第2の位相補償容量54を介してN型MOSトランジスタ38のゲート電極に接続された第1の電圧バッファ40と、入力端が増幅回路30の出力端と接続され、出力端が第3の位相補償容量56を介してP型MOSトランジスタ36のゲート電極に接続されると共に、第4の位相補償容量58を介してN型MOSトランジスタ38のゲート電極に接続された第2の電圧バッファ46を付加する。
【選択図】図2
Description
ωzm≒−Ao/Cc・Ro
ωzb≒−Ao・Ab/Cc・Ro
となる(但し、Aoは出力段の増幅率、Abはバッファの増幅率、Cc位相補償用の容量の静電容量、Roは出力段の出力抵抗)。上記の式より明らかなように、増幅部の出力端を増幅率Abのバッファ、位相補償用の容量を介して増幅部の出力段の入力端と接続した構成における零(ωzb)は、ミラー効果を利用した位相補償における零(ωzm)に対してAb倍されており、ミラー効果を利用した位相補償よりも位相余裕を確保し易く、位相補償用の容量を小さくできることが理解できる。
図1には本実施形態に係る表示装置10が示されている。表示装置10は、TFT−LCD等から成る表示デバイス12に周辺回路が接続されて構成されている。表示デバイス12がTFT−LCDである場合、図示は省略するが、表示デバイス12は、所定の間隔を隔てて対向配置された一対の透明基板の間に液晶が封入され、一方の透明基板の対向面上の全面に電極が形成され、他方の透明基板の対向面上に、図1のX方向に沿って一定間隔で配置され各々図1のY方向に沿って延びる多数本のデータ線と、図1のY方向に沿って一定間隔で配置され各々図1のX方向に沿って延びる多数本のゲート線と、個々のデータ線と個々のゲート線の交差位置(画素位置)に各々配置された薄膜トランジスタ(TFT)及び電極が各々設けられて構成されており、個々のTFTはソースが電極に、ゲートがゲート線に、ドレインがデータ線に各々接続されている。なお、表示デバイス12はTFT−LCDに限られるものではなく、例えばプラズマディスプレイや有機ELディスプレイ等、公知の他のディスプレイであってもよい。
次に本発明の第2実施形態について説明する。なお、第1実施形態と同一の部分には同一の符号を付し、説明を省略する。図3には本第2実施形態に係る増幅回路60が示されている。第2実施形態に係る増幅回路60は、第1実施形態で説明した増幅回路30と略同一の構成であり、第1の位相補償容量52の静電容量Cp1、第2の位相補償容量54の静電容量Cn1、第3の位相補償容量56の静電容量Cp2、第4の位相補償容量58の静電容量Cn2のうち、Cn1,Cp2を容量値:大、Cn2,Cp1を容量値:小とし、静電容量の大小関係をCp2>Cp1、Cn1>Cn2としている点のみ相違している。このように、本第2実施形態に係る増幅回路60は請求項1〜請求項4、請求項6,請求項7に記載の増幅回路に対応している。
32 入力増幅段
34 出力段
36 P型MOSトランジスタ
38 N型MOSトランジスタ
40 第1の電圧バッファ
46 第2の電圧バッファ
52 第1の位相補償容量
54 第2の位相補償容量
56 第3の位相補償容量
58 第4の位相補償容量
60 増幅回路
Claims (7)
- 入力増幅段と出力段を備え、前記出力段に設けられた第1の増幅素子及び第2の増幅素子がプッシュプル回路として動作する増幅部と、
入力端が前記増幅部の出力端と接続され、出力端が第1の容量を介して前記第1の増幅素子の信号入力端に接続されると共に、第2の容量を介して前記第2の増幅素子の信号入力端に接続された第1のバッファと、
入力端が前記増幅部の出力端又は前記第1のバッファの出力端と接続され、出力端が少なくとも前記第1の増幅素子の信号入力端と第3の容量を介して接続された第2のバッファと、
を含む増幅回路。 - 前記第1の増幅素子は、電源端子及び前記増幅部の出力端に各々接続され、前記増幅部の出力電圧を増大させる場合に作動され、前記第2の増幅素子は、接地端子及び前記増幅部の出力端に各々接続され、前記増幅部の出力電圧を減少させる場合に作動されることを特徴とする請求項1記載の増幅回路。
- 前記増幅部はボルテージフォロワとして動作するように構成されていることを特徴とする請求項1記載の増幅回路。
- 前記第1のバッファは、前記増幅部の出力電圧が電源電圧以下かつ接地電圧よりも第1の所定電圧高い値以上の範囲内のときに動作し、前記増幅部の出力電圧よりも前記第1の所定電圧だけ低い電圧を出力する電圧バッファであり、
前記第2のバッファは、前記増幅部の出力電圧が電源電圧よりも第2の所定電圧低い値以下かつ接地電圧以上の範囲内のときに動作し、前記増幅部の出力電圧よりも前記第2の所定電圧だけ高い電圧を出力する電圧バッファであることを特徴とする請求項1記載の増幅回路。 - 前記第1の容量が前記第2の容量及び前記第3の容量よりも小さくされていることを特徴とする請求項1〜請求項4の何れか1項記載の増幅回路。
- 前記第2のバッファの出力端が、前記第2の増幅素子の信号入力端とも第4の容量を介して接続されていることを特徴とする請求項1〜請求項4の何れか1項記載の増幅回路。
- 前記第1の容量が前記第3の容量よりも小さく、前記第2の容量が前記第4の容量よりも大きくされていることを特徴とする請求項6記載の増幅回路。
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