JPH02303204A - バッファアンプ - Google Patents
バッファアンプInfo
- Publication number
- JPH02303204A JPH02303204A JP1123940A JP12394089A JPH02303204A JP H02303204 A JPH02303204 A JP H02303204A JP 1123940 A JP1123940 A JP 1123940A JP 12394089 A JP12394089 A JP 12394089A JP H02303204 A JPH02303204 A JP H02303204A
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- JP
- Japan
- Prior art keywords
- phase compensation
- input signal
- voltage
- transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 239000010409 thin film Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
この発明は、薄膜トランジスタを用いたバッファアンプ
に関する。
に関する。
(発明の概要〕
この発明は、バッファアンプにおいて、このバッファア
ンプの位相補償段を第1の位相補償段と第2の位相補償
段とで構成し、第1の位相補償段がカットオフとなって
も第2の位相補償段が機能するようにし、入力信号の下
限値をこのバッファアンプの有効動作領域の下限値とす
ることができるようにして、このバッファアンプの入出
力信号のダイナミックレンジを大きくとることができる
ようにしたものである。
ンプの位相補償段を第1の位相補償段と第2の位相補償
段とで構成し、第1の位相補償段がカットオフとなって
も第2の位相補償段が機能するようにし、入力信号の下
限値をこのバッファアンプの有効動作領域の下限値とす
ることができるようにして、このバッファアンプの入出
力信号のダイナミックレンジを大きくとることができる
ようにしたものである。
第3図は、従来のバッファアンプの回路の一例である。
図において、M0〜M4は差動人力段を構成する薄膜ト
ランジスタであり、N型トランジスタM。
ランジスタであり、N型トランジスタM。
のゲートはバイアス電圧■。が供給される端子Tbに接
続され、ソースは電圧■。の電圧源S2に接続される。
続され、ソースは電圧■。の電圧源S2に接続される。
そして、このトランジスタM0のドレインはN型トラン
ジスタM1及びM2のソースに接続される。そして、ト
ランジスタM、のゲートは出力端子T。に接続され、ド
レインはダイオード接続されたP型トランジスタM3の
ソースに接続される。また、トランジスタM2のゲート
は入力端子Tiに接続され、ドレインはP型トランジス
タM4のソースに接続される。そして、トランジスタM
、及びM4のゲートは互いに接続され、トランジスタM
3及びM4のドレインは共に電圧VDDの電圧源S1に
接続される。
ジスタM1及びM2のソースに接続される。そして、ト
ランジスタM、のゲートは出力端子T。に接続され、ド
レインはダイオード接続されたP型トランジスタM3の
ソースに接続される。また、トランジスタM2のゲート
は入力端子Tiに接続され、ドレインはP型トランジス
タM4のソースに接続される。そして、トランジスタM
、及びM4のゲートは互いに接続され、トランジスタM
3及びM4のドレインは共に電圧VDDの電圧源S1に
接続される。
また、M5及びM、は出力増幅段を構成する薄膜トラン
ジスタであり、N型トランジスタM6のゲートは端子T
bに接続され、ソースは電圧源S2に接続され、ドレイ
ンは出力端子T。に接続されると共にP型トランジスタ
M、のソースに接続される。そして、トランジスタM、
のゲートは、トランジスタM2とM4との接続中点に接
続され、ドレインは電圧源S、に接続される。
ジスタであり、N型トランジスタM6のゲートは端子T
bに接続され、ソースは電圧源S2に接続され、ドレイ
ンは出力端子T。に接続されると共にP型トランジスタ
M、のソースに接続される。そして、トランジスタM、
のゲートは、トランジスタM2とM4との接続中点に接
続され、ドレインは電圧源S、に接続される。
また、M、及びM、は位相補償段を構成する薄膜トラン
ジスタであり、N型トランジスタMIlのゲートは端子
Tbに接続され、ソースは電圧RS zに接続され、ド
レインはN型トランジス2M、のソースに接続される。
ジスタであり、N型トランジスタMIlのゲートは端子
Tbに接続され、ソースは電圧RS zに接続され、ド
レインはN型トランジス2M、のソースに接続される。
そして、トランジスタM。
のゲートはトランジスタM5とM6との接続中点に接続
され、ドレインは電圧源Slに接続される。
され、ドレインは電圧源Slに接続される。
また、トランジスタM7とM8との接続中点はコンデン
サCCを介して、トランジスタM4のソースとトランジ
スタM、のゲートとの接続中点に接続される。
サCCを介して、トランジスタM4のソースとトランジ
スタM、のゲートとの接続中点に接続される。
そして、入力端子Tiに供給される入力信号VINと出
力端子T。に得られる出力信号■。、Tとの関係は第4
図に示すようになる。つまり、入力信号VINと出力信
号■。、Tとの関係が線形となるのは、入力信号■、の
レベルが電圧V、、+V、から電圧■。。−■8の範囲
であり、これが第3図例のバッファアンプの有効動作領
域となる。
力端子T。に得られる出力信号■。、Tとの関係は第4
図に示すようになる。つまり、入力信号VINと出力信
号■。、Tとの関係が線形となるのは、入力信号■、の
レベルが電圧V、、+V、から電圧■。。−■8の範囲
であり、これが第3図例のバッファアンプの有効動作領
域となる。
ところで、入力信号vIHのレベルが有効動作領域の下
限付近つまり、電圧Vss+V、付近の場合には、出力
信号V。uvは第4図に示すように、下側に大きなアン
ダーシュートが発生し、不安定となるか、あるいは、所
定のレベルで安定する迄に大きな時間がかかってしまい
、出力信号の周波数特性に悪影響を及ぼしてしまう。
限付近つまり、電圧Vss+V、付近の場合には、出力
信号V。uvは第4図に示すように、下側に大きなアン
ダーシュートが発生し、不安定となるか、あるいは、所
定のレベルで安定する迄に大きな時間がかかってしまい
、出力信号の周波数特性に悪影響を及ぼしてしまう。
これは、入力信号■、が電圧VS3+VA付近の場合に
は、位相補償段のトランジスタM?及びM。
は、位相補償段のトランジスタM?及びM。
が、カットオフとなってしまい、有効に機能していない
ことに原因がある。
ことに原因がある。
したがって、従来は、トランジスタM7及びM。
がカットオフとならないように、入力信号VINの下限
値を電圧V、、十V、よりも、ある程度大きなものとす
る必要があり、ダイナミックレンジの小さな入力信号V
+NLか伝送することができなかった。
値を電圧V、、十V、よりも、ある程度大きなものとす
る必要があり、ダイナミックレンジの小さな入力信号V
+NLか伝送することができなかった。
そこで、この発明は、位相補償段を第1の位相補償段と
第2の位相補償段とで構成し、第1の位相補償段がカッ
トオフとなっても第2の位相補償段が機能するようにし
たものである。
第2の位相補償段とで構成し、第1の位相補償段がカッ
トオフとなっても第2の位相補償段が機能するようにし
たものである。
〔作用]
入出力信号のダイナミックレンジを大きくとることがで
きるとともに、出力信号の周波数特性を向上することが
できる。
きるとともに、出力信号の周波数特性を向上することが
できる。
第1図は、この発明の一実施例の回路図であり、第3図
例と同等なものには同一の符号を付しである。そして、
第1図例と第3図例との異なるところは、位相補償段に
N型トランジスタM9.M、、及びP型トランジスタM
1゜〜M、□を追加し、N型トランジス2M、及びM8
を第1の位相補償段とし、トランジスタM+o〜M13
を第2の位相補償段としたところである。
例と同等なものには同一の符号を付しである。そして、
第1図例と第3図例との異なるところは、位相補償段に
N型トランジスタM9.M、、及びP型トランジスタM
1゜〜M、□を追加し、N型トランジス2M、及びM8
を第1の位相補償段とし、トランジスタM+o〜M13
を第2の位相補償段としたところである。
つまり、トランジスタM7のドレインはN型トランジス
2M、のソースに接続され、このトランジスタM9のド
レイン及びゲートは電圧源S、に接続されると共に、ト
ランジスタM3とM4との接続中点に接続される。また
、P型トランジスタM1゜のソース↓よ電圧源S2に接
続され、ゲートは出力端子T0に接続され、ドレインは
コンデンサCC′を介してトランジスタM4とMS、と
の接続中点に接続されると共にP型トランジスタM H
1のソースに接続される。そして、このトランジスタM
、のドレインは電圧源S、に接続され、ゲートはダイオ
ード接続されたP型トランジスタM、2のゲートに接続
される。また、このトランジスタJ’/Lxのドレイン
は電圧源S1に接続され、ソースはN型トランジスタM
I3のドレインに接続される。そして、このトランジス
タMlffiのゲートは端子Tbに接続され、ソースは
電圧源S2に接続される。
2M、のソースに接続され、このトランジスタM9のド
レイン及びゲートは電圧源S、に接続されると共に、ト
ランジスタM3とM4との接続中点に接続される。また
、P型トランジスタM1゜のソース↓よ電圧源S2に接
続され、ゲートは出力端子T0に接続され、ドレインは
コンデンサCC′を介してトランジスタM4とMS、と
の接続中点に接続されると共にP型トランジスタM H
1のソースに接続される。そして、このトランジスタM
、のドレインは電圧源S、に接続され、ゲートはダイオ
ード接続されたP型トランジスタM、2のゲートに接続
される。また、このトランジスタJ’/Lxのドレイン
は電圧源S1に接続され、ソースはN型トランジスタM
I3のドレインに接続される。そして、このトランジス
タMlffiのゲートは端子Tbに接続され、ソースは
電圧源S2に接続される。
そして、この第1図例の入力端子Tjに供給される入力
信号VINと出力端子T。に得られる出力信号vout
との関係は第2図に示すようになる。
信号VINと出力端子T。に得られる出力信号vout
との関係は第2図に示すようになる。
つまり、この第1図例の場合は、入力信号VINのレベ
ルが有効動作領域の下限付近つまり電圧V。
ルが有効動作領域の下限付近つまり電圧V。
+VA付近の場合であっても、出力信号V。urにはア
ンダーシュートは発生せず、電圧VssfVA付近で安
定したものとなる。
ンダーシュートは発生せず、電圧VssfVA付近で安
定したものとなる。
これは、入力信号VINが電圧Vs、+V、付近となり
、トランジスタMフ及びM、がカットオフとなっでも、
トランジスタM (6及びM 1(はカットオフとはな
らず、このトランジスタMro及びM H1によって位
相補償が行なわれるからである。
、トランジスタMフ及びM、がカットオフとなっでも、
トランジスタM (6及びM 1(はカットオフとはな
らず、このトランジスタMro及びM H1によって位
相補償が行なわれるからである。
したがって、入力信号V+Sの下限値は電圧VSS+■
4までとることができるので、従来例に比較して、入出
力信号のダイナミックレンジを太き(とることができる
。
4までとることができるので、従来例に比較して、入出
力信号のダイナミックレンジを太き(とることができる
。
なお、第1図及び第2図から明らかなように、電圧源S
1と32との電圧差を大きくして、入出力信号VIN及
び■。L12のダイナミックレンジを大きなものとする
場合、トランジスタMヮの耐圧が問題となってくるが、
第1図例のようにトランジスタM、と電圧源S、との間
にトランジスタM。
1と32との電圧差を大きくして、入出力信号VIN及
び■。L12のダイナミックレンジを大きなものとする
場合、トランジスタMヮの耐圧が問題となってくるが、
第1図例のようにトランジスタM、と電圧源S、との間
にトランジスタM。
を接続するようにすれば、このトランジスタM。
による電圧降下分だけ、l・ランジスタM’7に加わる
電圧は減少するので、この第1図例は第3図に示した従
来例よりも、電圧源S1と32との電圧差を大きなもの
とすることができ、大きなダイナミックレンジの入出力
信号を処理し得るものであ乞。
電圧は減少するので、この第1図例は第3図に示した従
来例よりも、電圧源S1と32との電圧差を大きなもの
とすることができ、大きなダイナミックレンジの入出力
信号を処理し得るものであ乞。
〔発明の効果]
こうして、この発明によれば、バッファアンプの位相補
償段をN型トランジスタM7及びM、を有する第1の位
相補償段とP型トランジスタM1゜〜M、2.及びN型
トランジスタMlffを有する第2の位相補償段とで構
成し、入力信号VINのレベルがこのバッファアンプの
有効動作領域の下限付近となり・、第1の位相補償段の
トランジスタM7及びM、がカットオフとなっても、第
2の位相補償段のトランジスタM1゜〜M13はカット
オフとはならず、出力信号■。atにアンダーシュート
が発生せず安定したものとなるようにしたので、入力信
号VINの下限値のレベルを有効動作領域の下限値まで
とすることができ、入出力信号のダイナミックレンジを
大きくとることができるとともに出力信号の周波数特性
を向上することができる。
償段をN型トランジスタM7及びM、を有する第1の位
相補償段とP型トランジスタM1゜〜M、2.及びN型
トランジスタMlffを有する第2の位相補償段とで構
成し、入力信号VINのレベルがこのバッファアンプの
有効動作領域の下限付近となり・、第1の位相補償段の
トランジスタM7及びM、がカットオフとなっても、第
2の位相補償段のトランジスタM1゜〜M13はカット
オフとはならず、出力信号■。atにアンダーシュート
が発生せず安定したものとなるようにしたので、入力信
号VINの下限値のレベルを有効動作領域の下限値まで
とすることができ、入出力信号のダイナミックレンジを
大きくとることができるとともに出力信号の周波数特性
を向上することができる。
図面の簡単な説明
第1図は、この発明の一実施例の回路図、第2図は第1
図例の動作説明図、第3図は従来の技術の回路図、第4
図は第3図例の動作説明図である。
図例の動作説明図、第3図は従来の技術の回路図、第4
図は第3図例の動作説明図である。
M0〜M4は差動入力段の薄膜トランジスタ、M5及び
Mhは出力増幅段の薄膜トランジスタ、M7及びM、は
第1の位相補償段の薄膜トランジスタ、M、。〜MI、
は第2の位相補償段の薄膜トランジスタ、Tiは入力端
子、T、は出力端子である。
Mhは出力増幅段の薄膜トランジスタ、M7及びM、は
第1の位相補償段の薄膜トランジスタ、M、。〜MI、
は第2の位相補償段の薄膜トランジスタ、Tiは入力端
子、T、は出力端子である。
Claims (1)
- 【特許請求の範囲】 入力信号が供給される差動入力段と、 上記差動入力段に接続される第1の位相補償段と、 上記差動入力段に接続される第2の位相補償段と、 上記第1及び第2の位相補償段に接続される出力増幅段
とを備え、 上記第2の位相補償段は上記第1の位相補償段が動作し
得ないレベルの上記入力信号に対しても動作するように
したバッファアンプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1123940A JPH02303204A (ja) | 1989-05-17 | 1989-05-17 | バッファアンプ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1123940A JPH02303204A (ja) | 1989-05-17 | 1989-05-17 | バッファアンプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02303204A true JPH02303204A (ja) | 1990-12-17 |
Family
ID=14873117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1123940A Pending JPH02303204A (ja) | 1989-05-17 | 1989-05-17 | バッファアンプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02303204A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009135833A (ja) * | 2007-11-30 | 2009-06-18 | Oki Semiconductor Co Ltd | 増幅回路 |
-
1989
- 1989-05-17 JP JP1123940A patent/JPH02303204A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009135833A (ja) * | 2007-11-30 | 2009-06-18 | Oki Semiconductor Co Ltd | 増幅回路 |
US7724089B2 (en) | 2007-11-30 | 2010-05-25 | Oki Semiconductor Co., Ltd. | Amplifying circuit |
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