JP2017174851A - スイッチ装置および点火装置 - Google Patents

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Abstract

【課題】マルチチップ型イグナイタにおいて制御回路を保護する。【解決手段】スイッチ装置は、リードフレーム１０、リードフレーム１０に下面を接し、その下面のコレクタ電極と上面のエミッタ電極との間をスイッチングするスイッチングデバイス３０、およびリードフレーム１０に下面を接し、上面に設けられたスイッチングデバイス３０を制御する制御回路、およびリードフレーム１０に加わる過電圧から制御回路を保護する耐圧構造部を有する制御デバイス５０を備える。制御デバイス５０に耐圧構造部を設けることで、制御回路を保護することが可能となる。【選択図】図１

Description

本発明は、スイッチ装置および点火装置に関する。
自動車等のエンジンは、燃料と空気との混合気を燃焼室に導入し、点火プラグを用いて着火、燃焼することで駆動力を発生する。ここで、点火プラグごとに、点火コイルとスイッチ装置（イグナイタと呼ぶ）とが割り当てられる。
従来、スイッチングデバイスと制御デバイスとが同一チップ上に配置されたワンチップ型イグナイタが知られている（例えば、特許文献１参照）。スイッチングデバイスは、点火コイルの一次側コイルに通電する電流を断続する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含む。制御デバイスは、ＩＧＢＴの動作を制御する制御回路を含む。ここで、制御回路は、エンジンコントロールユニット（ＥＣＵ）から制御信号を受けてＩＧＢＴをオンオフするだけでなく、ＩＧＢＴの異常を検出してＥＣＵの制御信号に依らずにＩＧＢＴをオフする機能も有する。
特許文献１ 特開２０１１−１１９５４２号公報
ワンチップ型イグナイタには、幾つかの問題がある。例えば、ＥＣＵは、制御信号に加えて、ＥＣＵとイグナイタとの間の断線、イグナイタの端子の腐食等を検出するための検出信号をイグナイタに入力する。そこで、それらの検出信号を受けるインターフェースをイグナイタに設けると、チップが大型化し、ひいては製造コストの増大をもたらす。また、ＩＧＢＴの寄生電流が制御デバイスに流れ込むことがある。そこで、スイッチングデバイスと制御デバイスとの間に自己分離領域を設けると、チップが大型化し、ひいては製造コストの増大をもたらす。従って、スイッチングデバイスと制御デバイスとをそれぞれ異なるチップ上に配置し、ＥＣＵと独立の電源から電源電圧を受けるマルチチップ型イグナイタが望まれる。
一方、マルチチップ型イグナイタでは、フィールドディケイ耐量、すなわちフィールドディケイサージのような負のサージ電圧（単に、負サージと呼ぶ）に対する耐性が低下するという問題がある。ここで、イグナイタは、ＩＧＢＴをオン状態にして通電した後、オフ状態にして通電を遮断する。この遮断時に、点火コイルで生成した高電圧により点火プラグを放電して、混合気に着火する。しかし、点火プラグが放電しなかった場合（すなわち、着火しなかった場合）、高電圧がＩＧＢＴに負サージとして印加され、ＩＧＢＴのエミッタからコレクタに負のサージ電流が流れる。このとき、チップがダイシングによるダメージを受けていると、特にｎ＋バッファ層とｐ＋型半導体基板との間のＰＮ接合にサージ電流が集中する。
マルチチップ型イグナイタでは、スイッチングデバイスと制御デバイスとでチップを分けることでそれぞれのチップの周縁長が短くなり、サージ電流がＰＮ接合の一部により集中することで、負サージに対する耐性の低下を招き得る。
本発明の第１の態様においては、導電体と、第１面において導電体に接し、第１面側の第１端子と第１面とは反対側の第２面側の第２端子との間をスイッチングするスイッチングデバイスと、第３面において導電体に接し、第３面とは反対側の第４面側に設けられたスイッチングデバイスの制御回路、および導電体に加わる過電圧から制御回路を保護する第１耐圧構造部を有する制御デバイスと、を備えるスイッチ装置を提供する。
本発明の第２の態様においては、導電体と、第１面において導電体に接し、第１面側の第１端子と第１面とは反対側の第２面側の第２端子との間をスイッチングするスイッチングデバイスと、第３面において導電体に接し、第３面とは反対側の第４面側に設けられたスイッチングデバイスの制御回路を有する制御デバイスと、を備え、制御デバイスは、スイッチングデバイスと比較して、両面間の耐圧が高いスイッチ装置を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
イグナイタの全体構成を示す。 スイッチングデバイスの回路構成を示す。 スイッチングデバイスの上面視における平面レイアウトを示す。 図３の基準線ＡＡに関する断面図であり、スイッチングデバイスの断面構造を示す。 制御デバイスの回路構成を示す。 制御デバイスの上面視における平面レイアウトを示す。 図６の基準線ＢＢに関する断面図であり、制御デバイスの断面構造を示す。 イグナイタの製造フローを示す。 イグナイタを備える点火装置の構成を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、イグナイタ１００の全体構成を示す。イグナイタ１００は、スイッチ装置の一例であり、マルチチップ型イグナイタにおいてチップサイズを最小化するとともにフィールドディケイ耐量を確保し、特に制御回路を保護することを目的とする。
イグナイタ１００は、導電体としてのリードフレーム１０、スイッチングデバイス３０、制御デバイス５０、配線１６，１７，１８、およびパッケージ７０を備える。
リードフレーム１０は、スイッチングデバイス３０および制御デバイス５０を搭載して支持する。リードフレーム１０は、これらのデバイスが発する熱を放熱するために、例えば熱伝導率の高い金属を用いて板状に成形される。リードフレーム１０は、本体１１および１または複数の端子１１ｂ，１２，１３を有する。
本体１１は、一例として、一軸方向（すなわち、図１における上下方向）を長手方向とする矩形状を有する。本体１１の長手方向の一側は、その上にスイッチングデバイス３０および制御デバイス５０を支持して、これらのデバイスに共通のコレクタ電極として機能する。本体１１の長手方向の他側には、一例として円形状の開口１１ａが形成される。
１または複数の端子１１ｂ，１２，１３は、イグナイタ１００を実装する際に、これに含まれるスイッチデバイス３０、制御デバイス５０等の回路素子を外部素子に連絡する端子である。本実施形態では、一例として、３つの端子１１ｂ，１２，１３が含まれる。
端子１１ｂは、一軸方向を長手方向とする、ただし本体１１に対して幅狭の矩形状を有し、その基端を本体１１の長手方向の一側の端部中央に一体的に接続する。それにより、端子１１ｂは、本体１１、すなわちスイッチングデバイス３０および制御デバイス５０のコレクタ電極に接続して、コレクタ端子として機能する。なお、端子１１ｂは、本体１１と独立に成形し、配線等を用いて本体１１に接続することとしてもよい。
端子１２，１３は、一軸方向を長手方向とする矩形状を有し、それぞれ端子１１ｂを挟んで図面左右方向の一側および他側に、端子１１ｂと平行に、それらの先端を端子１１ｂの先端に揃えて配設される。端子１２は、後述する配線１７を介してスイッチングデバイス３０（に含まれるエミッタパッド３３）に接続されて、エミッタ端子として機能する。端子１３は、後述する配線１８を介して制御デバイス５０（に含まれるゲートパッド５３）に接続されて、ゲート端子として機能する。
なお、端子１１ｂ，１２，１３の数は３に限らず、４以上でもよい。例えば、端子１３を２つ並設して、これらの間に保護素子を接続することとしてもよい。保護素子として、サージ電圧を吸収するコンデンサ、抵抗等が挙げられる。また、別の端子を制御デバイス５０のグランド電位に接続して、スイッチングデバイス３０と制御デバイス５０とを独立にグランド電位にクランプすることとしてもよい。また、ＥＣＵおよび独立の電源から電源電圧を受ける場合、１以上の電源用の端子をさらに加え、各電源にこれら電源用の端子を接続して、制御デバイス５０に含まれる制御回路に電源電圧を供給することとしてもよい。
スイッチングデバイス３０は、端子１１ｂ（すなわち、コレクタ端子）と端子１２（すなわち、エミッタ端子）との間をスイッチングする半導体デバイスである。スイッチングデバイス３０は、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含んで構成される。なお、ＩＧＢＴに限らず、例えば、チップの裏面から表面に電流が流れる縦型金属酸化膜半導体電界効果トランジスタ（縦型ＭＯＳＦＥＴ）を含んでもよい。スイッチングデバイス３０は、リードフレーム１０の本体１１上に、端子１２の基端に近接して設置される。スイッチングデバイス３０の構成の詳細については後述する。
制御デバイス５０は、スイッチングデバイス３０の動作を制御する制御回路を有する半導体デバイスである。制御回路は、例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含んで構成される。制御デバイス５０は、リードフレーム１０の本体１１上に、端子１３の基端に近接して設置される。制御デバイス５０は、後述する複数の配線１６を介してスイッチングデバイス３０に接続され、例えば、ＩＧＢＴを制御するための制御信号をスイッチングデバイス３０に送信する、ＩＧＢＴのコレクタ電位をセンスする、および／またはＩＧＢＴのエミッタ電位を共有する。制御デバイス５０の構成の詳細については後述する。
配線１６，１７，１８は、スイッチングデバイス３０、制御デバイス５０、および端子１１ｂ，１２，１３を電気的に接続する導体であり、一例としてアルミニウム導線を用いることができる。配線１６は複数設けられ、それぞれスイッチングデバイス３０と制御デバイス５０とを接続する。配線１７は、端子１２をスイッチングデバイス３０（に含まれるエミッタパッド３３）に接続する。配線１８は、端子１３を制御デバイス５０（に含まれるゲートパッド５３）に接続する。
パッケージ７０は、上記の構成各部をその内部に封止して保護する。パッケージ７０は、一例として、リードフレーム１０が有する本体１１の一側（すなわち、図１における上側）および３つの端子１１ｂ，１２，１３の先端を除いて、本体１１の他側、その上に設置されたスイッチングデバイス３０および制御デバイス５０、ならびに３つの端子１１ｂ，１２，１３の基端をその内部に封止する。パッケージ７０は、例えば、エポキシなどの絶縁性に優れた樹脂を用いてモールド成形することで、直方体状に成形される。
スイッチングデバイス３０について、より詳細に説明する。
図２は、スイッチングデバイス３０の回路構成を示す。スイッチングデバイス３０の回路は、ＩＧＢＴ３１、コレクタ−ゲート間ツェナーダイオード３２、および電流源３６を含んで構成される。これらの構成各部は、パッドＴ１，Ｔ３、エミッタパッド３３、および先述のリードフレーム１０の本体１１（すなわち、コレクタ電極４５）の間に接続される。ただし、パッドＴ３は、エミッタパッド３３に短絡する。
ＩＧＢＴ３１は、制御デバイス５０からの制御信号を受けてコレクタ電極からエミッタ電極に流れる電流を断続するスイッチ素子である。ＩＧＢＴ３１は、パッドＴ１、エミッタパッド３３、およびリードフレーム１０の本体１１の間に接続される。つまり、ＩＧＢＴ３１のゲート端子（Ｇ）、エミッタ端子（Ｅ）、およびコレクタ端子（Ｃ）は、それぞれ、パッドＴ１、エミッタパッド３３（およびパッドＴ３）、およびリードフレーム１０の本体１１に接続される。
コレクタ−ゲート間ツェナーダイオード（ＣＧ間ＺＤと呼ぶ）３２は、ＩＧＢＴ３１の耐圧を確保するツェナーダイオードである。ＣＧ間ＺＤ３２は、パッドＴ１およびリードフレーム１０の本体１１の間に接続される、すなわちＩＧＢＴ３１のゲート端子（Ｇ）とコレクタ端子（Ｃ）との間に配置される。ＣＧ間ＺＤ３２は、必要数のツェナーダイオードを直列することで所望の耐圧を得る。それにより、ゲート端子（Ｇ）とコレクタ端子（Ｃ）との間の電圧が耐圧を超えた場合、ＣＧ間ＺＤ３２によりＩＧＢＴ３１のゲートがプルアップされ、コレクタ端子（Ｃ）とエミッタ端子（Ｅ）との間に電流が流れてコレクタ電位が下げられる。
電流源３６は、ＩＧＢＴ３１のコレクタ電位を安定化するための素子である。電流源３６は、ＣＧ間ＺＤ３２と並列に、パッドＴ１およびリードフレーム１０の本体１１の間に接続される、すなわちＩＧＢＴ３１のゲート端子（Ｇ）とコレクタ端子（Ｃ）との間に配置される。電流源３６は、電流量の超過によりイグナイタ１００を電流制限する場合に、ＩＧＢＴ３１のコレクタ端子（Ｃ）からゲート端子（Ｇ）に電流を流すことで、ＩＧＢＴ３１による急峻なスイッチングにより生じる電流量のオーバーシュートを抑制する。
図３に、スイッチングデバイス３０の上面視における平面レイアウトを示す。スイッチングデバイス３０は、ＩＧＢＴ３１、ＣＧ間ＺＤ３２、エミッタパッド３３、複数の電極パッド３４、耐圧構造部３５、および電流源３６（図３には不図示、図２参照）を含む。
ＩＧＢＴ３１は、スイッチングデバイス３０のチップ端部（すなわち、図３における右端）の中央を除くチップ内部に形成されている。ＩＧＢＴ３１の構成、特に断面構成については後述する。
ＣＧ間ＺＤ３２は、スイッチングデバイス３０のチップ外周に設けられたストッパ電極２８（図４参照）とＩＧＢＴ３１との間の耐圧構造部３５上に設けられている。
エミッタパッド３３は、先述のとおり、ＩＧＢＴ３１のエミッタ端子（Ｅ）に接続する電極パッドである。エミッタパッド３３は、スイッチングデバイス３０のチップ中央の上面に設置されている。エミッタパッド３３は、先述の配線１７（図１参照）を用いて、端子１２に接続される。
複数の電極パッド３４は、制御デバイス５０との間で制御信号、検出信号等を送受するための電極パッドである。一例として、ＩＧＢＴ３１のゲート端子（Ｇ）およびエミッタ端子（Ｅ）に接続する先述のパッドＴ１，Ｔ３を含む。複数の電極パッド３４は、スイッチングデバイス３０のチップ端部（すなわち、図３における左端）近傍の上面に並設されている。複数の電極パッド３４は、先述の配線１６を用いて、それぞれ制御デバイス５０に設けられた対応する電極パッド５４に接続される。それにより、ＩＧＢＴ３１のゲート端子（Ｇ）、およびエミッタ端子（Ｅ）を制御デバイス５０に接続することができる。
耐圧構造部３５は、リードフレーム１０の本体１１に加わる過電圧からＩＧＢＴ３１およびスイッチングデバイス３０のチップの上面側に設けられる回路、回路素子等を保護する構造である。耐圧構造部３５は、ＩＧＢＴ３１を囲むスイッチングデバイス３０のチップ周囲およびチップ上面の縁部に設けられている。耐圧構造部３５の構成、特に断面構成については後述する。
電流源３６（図３には不図示、図２参照）は、例えば、デプレッション型ＩＧＢＴを用いて構成することができる。ここで、デプレッション型ＩＧＢＴのコレクタ端子はＩＧＢＴ３１のコレクタ端子（Ｃ）に接続され、ゲート端子はエミッタ端子にクランプしてＩＧＢＴ３１のゲート端子（Ｇ）に接続される。
なお、チップ温度を測定する温度センサ、ＩＧＢＴ３１のコレクタ電流を検出する電流センサ、ＩＧＢＴ３１のコレクタ−エミッタ間の電圧を検出する電圧センサ等、スイッチングデバイス３０の異常を検出する各種センサをさらにスイッチングデバイス３０に設けてもよい。また、ＩＧＢＴ３１のオン時間をオン信号基準で計測する回路を設け、スイッチングデバイス３０をタイマー動作させてもよい。
図４は、図３の基準線ＡＡに関する断面図であり、スイッチングデバイス３０、特にＩＧＢＴ３１および耐圧構造部３５の断面構造を示す。スイッチングデバイス３０のチップは、リードフレーム１０の本体１１（すなわち、コレクタ電極４５）、ならびにコレクタ電極４５上に順に積層されるｐ＋型コレクタ領域となるｐ＋型半導体基板２１、ｎ＋型バッファ領域２２、およびｎ−型ドリフト領域２３を含む。ｎ−型ドリフト領域２３の上面、すなわちチップの表面層の中央にＩＧＢＴ３１の表面素子構造、およびチップ周囲および表面層の縁部上に耐圧構造部３５が設けられている。
ＩＧＢＴ３１の表面素子構造は、ｐ＋型領域４０、ｐ型ベース領域４１、ｎ＋型エミッタ領域４２、ゲート電極４３、エミッタ電極４４を含む。ｐ＋型領域４０は、ＩＧＢＴ３１のコンタクト領域であるｐ＋型のウェルであり、表面素子の中心に配される。ｐ型ベース領域４１は、ｐ＋型領域４０を挟んで両側（すなわち、図４における左側および右側）に配される。ｎ＋型エミッタ領域４２は、ｐ型ベース領域４１のそれぞれとｐ＋型領域４０との間に配される。ｐ＋型領域４０、ｐ型ベース領域４１、およびｎ＋型エミッタ領域４２の上面は、ｎ−型ドリフト領域２３の上面とともに、面一に、チップの表面を形成する。ゲート電極４３は、ゲート絶縁膜に覆われて、一方のｐ型ベース領域４１の上に配されている。エミッタ電極４４は、ｐ＋型領域４０、ｐ型ベース領域４１、およびｎ＋型エミッタ領域４２のそれぞれに接して、これらの上に配されている。
なお、コレクタ電極４５は、リードフレーム１０の本体１１の一部であり、チップの裏面全体に接する。エミッタ電極４４はチップの表面側に配され、これに対応してｐ＋型領域４０（すなわち、ｐ＋型のウェル）を含むＩＧＢＴ３１の表面素子構造がチップの表面側に設けられている。
なお、スイッチングデバイス３０が複数のＩＧＢＴ３１を有する場合、図４に示すように、ゲート電極４３を、ｎ−型ドリフト領域２３を介して互いに隣接する２つのＩＧＢＴ３１の表面素子構造のそれぞれに含まれる一方のｐ型ベース領域４１の上に配してもよい。
なお、本実施形態では、ＩＧＢＴ３１のコレクタ領域、ｐ＋型領域４０が設けられた領域、およびベース領域をｐ型、バッファ領域、ドリフト領域、およびエミッタ領域をｎ型としたが、これは一例であり、逆に、コレクタ領域、ｐ＋型領域４０が設けられた領域、およびベース領域をｎ型、バッファ領域、ドリフト領域、およびエミッタ領域をｐ型としてもよい。
耐圧構造部３５は、チップの周囲に、ＩＧＢＴ３１の表面構造を囲む一定幅の周縁領域を設けることで形成される。この領域には、表面構造を構成するｐ＋型領域４０等のキャリア領域は含まれない。それにより、負サージの発生により、エミッタ電極４４から、チップ外縁を介してコレクタ電極４５にサージ電流が流れる際に、特に十分な幅のｎ−型ドリフト領域２３がエミッタ電極４４下のｐ＋型領域４０とチップ外縁との間に介在することで、十分な耐性が得られる。
耐圧構造部３５は、一例として、チップ上面の縁部に、ｐ＋ガードリング２５、ｎ＋チャネルストッパ領域２６、絶縁層２４、ストッパ電極２８、およびパッシベーション膜２９をさらに設けることで形成される。
ｐ＋ガードリング２５は、ＩＧＢＴ３１の表面素子構造を囲むように、チップの表面層の周囲にリング状に設けられる。なお、ｐ＋ガードリング２５は、１つに限らず複数配設してもよい、例えば図４に示すように二重に配設してもよい。ｎ＋チャネルストッパ領域２６は、ｐ＋ガードリング２５を囲むようにチップの表面層の最外縁に設けられる。なお、複数のｐ＋ガードリング２５およびｎ＋チャネルストッパ領域２６のうち互いに隣接するそれらの間に介在するｎ−型ドリフト領域２３上に絶縁層２４が設けられる。ストッパ電極２８は、ｎ＋チャネルストッパ領域２６の上に設けられる。パッシベーション膜２９は、例えば窒化シリコン（Ｓｉ３Ｎ４）を用いて形成され、ｐ＋ガードリング２５、ｎ＋チャネルストッパ領域２６、絶縁層２４、およびストッパ電極２８を覆って、これらを保護する。
チップの周囲に一定幅の周縁領域を設けることにより、或いはこれに加えて上述の構造を設けることにより、コレクタ電極４５からチップ外縁を介してエミッタ電極４４へとサージ電圧が印加した際に又はエミッタ電極４４からチップ外縁を介してコレクタ電極４５へとサージ電圧が印加した際に、周縁領域、或いは複数のｐ＋ガードリング２５およびストッパ電極２８を介することでチップ表面上の電位が安定する。
制御デバイス５０について、より詳細に説明する。
図５は、制御デバイス５０の回路構成を示す。制御デバイス５０の回路は、センスＩＧＢＴ５１（センス抵抗Ｒ５１）、ゲート−エミッタ間ツェナーダイオード５２、制御回路５６，５７（抵抗Ｒ１，Ｒ２、ダイオードＤ２）、および抵抗ＲＧＥを含んで構成される。これらの構成各部は、パッドＳ１，Ｓ３、ゲートパッド５３および先述のリードフレーム１０の本体１１（すなわち、コレクタ電極４５）の間に接続される。
センスＩＧＢＴ５１は、スイッチングデバイス３０内のＩＧＢＴ３１を模擬してそのコレクタ電流の量を検出するセンス用のＩＧＢＴである。センスＩＧＢＴ５１は、リードフレーム１０の本体１１及びパッドＳ１，Ｓ３の間に接続される。すなわち、センスＩＧＢＴ５１のゲート端子およびコレクタ端子はそれぞれパッドＴ１およびリードフレーム１０の本体１１に接続され、センスＩＧＢＴ５１のエミッタ端子はセンス抵抗Ｒ５１を介してパッドＴ３に接続される。
ゲート−エミッタ間ツェナーダイオード（ＧＥ間ＺＤと呼ぶ）５２は、ＩＧＢＴ３１のゲートを保護するツェナーダイオードである。ＧＥ間ＺＤ５２は、パッドＴ１，Ｔ３の間に接続される。すなわち、後述するように電極パッド３４，５４および配線１６を介して、スイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）とエミッタ端子（Ｅ）との間に配置される。ＧＥ間ＺＤ５２は、必要数のツェナーダイオードを直列することで所望の耐圧を得る。
制御回路５６，５７は、スイッチングデバイス３０内のＩＧＢＴ３１、あるいはイグナイタ１００の構成各部の異常を検知して、制御デバイス５０を保護する回路である。
制御回路５６は、ＩＧＢＴ３１のコレクタ電流の量が基準を超えた場合にこれを一定に制御する。制御回路５６は、一例として、回路部５６ａおよび能動素子５６ｂを含んで構成される。制御回路５６は、抵抗Ｒ１，Ｒ２およびダイオードＤ２とともに、パッドＴ１，Ｔ３およびゲートパッド５３の間に接続される。回路部５６ａは、ゲートパッド５３とパッドＴ３との間に、ただし回路部５６ａとゲートパッド５３との間に抵抗Ｒ１を介して、接続される。さらに、回路部５６ａに、センスＩＧＢＴ５１のエミッタ端子が接続される。能動素子５６ｂは、パッドＴ１，Ｔ３の間に接続される。さらに、能動素子５６ｂの一端（すなわち、ドレイン）は、並列された抵抗Ｒ２およびダイオードＤ２を介して、抵抗Ｒ１に接続される。
回路部５６ａは、センスＩＧＢＴ５１からＩＧＢＴ３１のコレクタ電流の量の検出結果を受け、これを基準と比較して多い（または少ない）場合、能動素子５６ｂにオン信号（オフ信号）を送る。能動素子５６ｂは、回路部５６ａからオン信号を受けると、ＩＧＢＴ３１のゲートをプルダウン（維持する）する制御信号を出力する。制御回路５６の制御信号は、スイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）に入力される。ＩＧＢＴ３１は制御信号を受けることでオンオフされ、それによりコレクタ電流の量が基準まで増大または減衰することで一定に制御される。
制御回路５７は、スイッチングデバイス３０の異常時にＩＧＢＴ３１をオフする。制御回路５７は、一例として、回路部５７ａおよび能動素子５７ｂを含んで構成される。回路部５７ａは、ゲートパッド５３とパッドＴ３との間に、ただし回路部５７ａとゲートパッド５３との間に抵抗Ｒ１を介して、接続される。能動素子５７ｂは、パッドＴ１，Ｔ３の間に接続される。
回路部５７ａは、例えばスイッチングデバイス３０に設けられた温度センサを用いてスイッチングデバイス３０のチップ温度を検出する。または、制御デバイス５０に設けられた温度センサを用いて制御デバイス５０のチップ温度を検出してもよい。チップ温度が基準より高い場合、回路部５７ａは、スイッチングデバイス３０は異常状態にあるとして、能動素子５７ｂにオン信号を送る。能動素子５７ｂは、回路部５７ａからオン信号を受けると、ＩＧＢＴ３１のゲートをプルダウンする制御信号を出力する。制御回路５７の制御信号は、スイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）に入力される。ＩＧＢＴ３１は制御信号を受けることでオフされ、それによりコレクタ電流が遮断される。
なお、スイッチングデバイス３０の異常を、チップ温度に限らず、その他のチップの状態量、或いはＩＧＢＴ３１の状態量から検出してもよい。ＩＧＢＴ３１の状態量として、例えば、ＩＧＢＴ３１のオン時間の長さ、ＩＧＢＴ３１のコレクタ電流の量、ＩＧＢＴ３１のコレクタ−エミッタ間の電圧が挙げられる。制御回路５７は、これらの状態量を、スイッチングデバイス３０に設けられた各種センサから得ることができる。
なお、制御回路５６，５７は、ＥＣＵから供給される制御信号の信号電圧を電源電圧として使用してもよいし、ＥＣＵと独立の電源から供給される電源電圧を使用してもよい。
抵抗ＲＧＥは、ゲートパッド５３と複数の電極パッド５４に含まれるパッドＴ３との間に接続される。
その他、ノイズ防止用のコンデンサ、電源保護用の抵抗またはツェナーダイオード等を設けてもよい。また、スイッチングデバイス３０と独立のグランド用の端子を設けてもよい。
図６に、制御デバイス５０の上面視における平面レイアウトを示す。制御デバイス５０は、センスＩＧＢＴ５１、ゲート−エミッタ間ツェナーダイオード５２、ゲートパッド５３、複数の電極パッド５４、耐圧構造部５５、および制御回路５６，５７を含む。
センスＩＧＢＴ５１は、制御デバイス５０のチップ中央の一側（すなわち、図６における左側）寄りのチップ内部に形成されている。センスＩＧＢＴ５１の構成、特に断面構成については後述する。
なお、本実施形態では、スイッチングデバイス３０のチップサイズを有効に利用するために、またＩＧＢＴ３１の寄生電流を検出しないように、センスＩＧＢＴ５１を制御デバイス５０に設けたが、これに限らず、センスＩＧＢＴ５１を、必要に応じてＩＧＢＴ３１の寄生電流を遮断する構造とともにスイッチングデバイス３０に設け、電極パッド３４，５４および配線１６を介してセンスＩＧＢＴ５１の検出結果を制御デバイス５０内の制御回路に送ることとしてもよい。
ＧＥ間ＺＤ５２は、制御デバイス５０のチップ中央の一側（すなわち、図３における下側）寄りのチップ表面上に設けられている。なお、ＧＥ間ＺＤ５２は、スイッチングデバイス３０に設けてもよい。
ゲートパッド５３は、電極パッド３４，５４および配線１６を介してスイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）に接続する電極パッドである。ゲートパッド５３は、制御デバイス５０のチップ角部（すなわち、図４における左下の角部）近傍の上面に設置されている。ゲートパッド５３は、先述の配線１８（図１参照）を用いて、端子１３に接続される。
複数の電極パッド５４は、スイッチングデバイス３０との間で制御信号、検出信号等を送受するための電極パッドである。一例として、先述のパッドＳ１，Ｓ３を含む。複数の電極パッド５４は、制御デバイス５０のチップ端部（すなわち、図６における右端）近傍の上面に並設されている。複数の電極パッド５４（に含まれるパッドＳ１，Ｓ３）は、複数の配線１６により、それぞれスイッチングデバイス３０に設けられた対応する電極パッド３４（すなわち、パッドＴ１，Ｔ３）に接続される。それにより、複数の電極パッド５４に含まれるパッドＳ１，Ｓ３は、それぞれ、スイッチングデバイス３０に含まれるＩＧＢＴ３１のゲート端子（Ｇ）およびエミッタ端子（Ｅ）に接続される。
耐圧構造部５５は、リードフレーム１０の本体１１に加わる過電圧から制御デバイス５０のチップの上面側に設けられる各種制御回路等を保護する構造である。耐圧構造部５５は、センスＩＧＢＴ５１等を囲む制御デバイス５０のチップ周囲およびチップ上面の縁部に設けられている。耐圧構造部５５の構成、特に断面構成については後述する。
制御回路５６，５７は、一例として、スイッチングデバイス３０のチップ中央、すなわち、センスＩＧＢＴ５１の図面右側のチップ内部に形成されている。制御回路５６，５７を構成する能動素子の構成、特に断面構成については後述する。
なお、ＥＣＵと独立の電源から電源電圧を受ける場合に、電源に接続して、制御回路５６，５７に電源電圧を供給するためのインターフェース用電極パッド（不図示）を設けてもよい。インターフェース用電極パッドは、配線（不図示）を介して、端子１１ｂ，１２，１３に並設される電源用の端子に接続することができる。
図７は、図６の基準線ＢＢに関する断面図であり、制御デバイス５０、特にセンスＩＧＢＴ５１、制御回路５６，５７を構成する能動素子、および耐圧構造部５５の断面構造を示す。制御デバイス５０のチップは、スイッチングデバイス３０のチップと同様に、リードフレーム１０の本体１１（すなわち、コレクタ電極４５）、ならびにコレクタ電極４５上に順に積層されるｐ＋型コレクタ領域となるｐ＋型半導体基板７１、ｎ＋型バッファ領域７２、およびｎ−型ドリフト領域７３を含む。さらに、チップの表面層の中央右側には、ｎ−型ドリフト領域７３上にｐ型ベース領域６５が設けられている。チップの表面層の左側、すなわちｎ−型ドリフト領域７３上にセンスＩＧＢＴ５１の表面素子構造、チップの表面層の右側、すなわちｐ型ベース領域６５上に制御回路５６，５７を構成する能動素子、およびチップ周囲および表面層の縁部上に耐圧構造部５５が設けられている。
センスＩＧＢＴ５１の表面素子構造は、ｐ＋型領域（すなわち、ｐ＋型のウェル）６０、ｐ型ベース領域６１、ｎ＋型エミッタ領域６２、ゲート電極６３、エミッタ電極６４を含む。これらの各部はスイッチングデバイス３０のＩＧＢＴ３１と、ただし以下の点を除いて、同様に形成される。
ｐ＋型領域６０の拡散深さＤ６０は、スイッチングデバイス３０のｐ＋型領域４０の拡散深さＤ４０より小さい（すなわち、Ｄ６０＜Ｄ４０）。言い換えると、ｐ＋型領域６０およびｎ＋型バッファ領域７２の間におけるｎ−型ドリフト領域７３の厚みがスイッチングデバイス３０におけるｐ＋型領域４０およびｎ＋型バッファ領域２２の間におけるｎ−型ドリフト領域２３の厚みより大きい。それにより、制御デバイス５０の耐圧がスイッチングデバイス３０の耐圧と同程度（例えば、６００Ｖ）またはより高くなる（例えば、７００Ｖ）。従って、正のサージ電圧が発生した際に、センスＩＧＢＴ５１よりＩＧＢＴ３１が先にパンチスルーし、サージ電流が破壊耐量の高いスイッチングデバイス３０に選択的に流れる（すなわち、ラッチアップする）ため、制御デバイス５０の特に破壊耐量の低い制御回路５６，５７が保護される。これは、特に静電気サージ（ＥＳＤサージ）のような、ＣＧ間ＺＤ３２等の保護回路が動作するよりも急峻なサージ電圧が印加する場合に有効である。
また、ｎ＋型バッファ領域７２の不純物濃度は、スイッチングデバイス３０のｎ＋型バッファ領域２２の不純物濃度より低い。それにより、制御デバイス５０のエミッタ−コレクタ間の耐圧がスイッチングデバイス３０のエミッタ−コレクタ間の耐圧と同等またはより高くなる。従って、負サージが発生した際に、サージ電流が破壊耐量の高いスイッチングデバイス３０に選択的に流れるため、制御デバイス５０の特に破壊耐量の低い制御回路５６，５７が保護される。
制御回路５６，５７の能動素子は、例えばデプレッション型ＭＯＳＦＥＴを含み、ｎ＋型ソース領域６６、ｎ＋型ドレイン領域６７、ｎ−型領域６８、ゲート電極６９ａ、ソース電極６９ｂ、ドレイン電極６９ｃを有する。ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７は、それぞれ、ｐ型ベース領域６５の表面上の一側および他側（すなわち、図７の右側および左側）に配される。ｎ−型領域６８は、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７より不純物濃度の低いｎ型の領域であり、ｐ型ベース領域６５の表面上、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７の間に配される。ゲート電極６９ａは、ゲート絶縁膜に覆われて、ｎ−型領域６８の上に配される。ソース電極６９ｂは、ｎ＋型ソース領域６６に接してその上に配される。ドレイン電極６９ｃは、ｎ＋型ドレイン領域６７に接してその上に配される。
なお、コレクタ電極４５は、リードフレーム１０の本体１１の一部であり、チップの裏面全体に接する。コレクタ電極４５は、スイッチングデバイス３０と共有されている。エミッタ電極６４は、チップの表面側に配され、これに対応してｐ＋型領域６０（ｐ＋型のウェル）を含むセンスＩＧＢＴ５１の表面素子構造、および制御回路５６，５７を構成する能動素子がチップの表面側に設けられている。
なお、本実施形態では、センスＩＧＢＴ５１のコレクタ領域、ｐ＋型領域６０が設けられた領域、およびベース領域をｐ型、バッファ領域、ドリフト領域、およびエミッタ領域をｎ型としたが、これは一例であり、逆に、コレクタ領域、ｐ＋型領域６０が設けられた領域、およびベース領域をｎ型、バッファ領域、ドリフト領域、およびエミッタ領域をｐ型としてもよい。また、制御回路５６，５７の能動素子のベース領域をｐ型、ソース領域、ドレイン領域、およびｎ−型領域６８が設けられた領域をｎ型としたが、これは一例であり、逆に、ベース領域をｎ型、ソース領域、ドレイン領域、およびｎ−型領域６８が設けられた領域をｐ型としてもよい。
制御デバイス５０において、制御回路５６，５７を構成する能動素子は、リードフレーム１０の本体１１（すなわち、コレクタ電極４５）上に順に積層されたｐ＋型半導体基板７１、ｎ＋型バッファ領域７２、およびｎ−型ドリフト領域７３の上に設けられている。これらの領域は、スイッチングデバイス３０のｐ＋型半導体基板２１、ｎ＋型バッファ領域２２、およびｎ−型ドリフト領域２３と共通である。従って、制御デバイス５０はこれらの領域を有することで、スイッチングデバイス３０の耐性と少なくとも同程度の耐性、特にエミッタ電極とコレクタ電極との間に加わる過電圧に対する耐性が得られる。
耐圧構造部５５は、チップの周囲に、センスＩＧＢＴ５１の表面構造および制御回路５６，５７の能動素子等を囲む一定幅の周縁領域を設けることで形成される。この領域には、表面構造を構成するｐ＋型領域６０等のキャリア領域は含まれない。それにより、負サージの発生により、エミッタ電極６４から、チップ外縁を介してコレクタ電極４５にサージ電流が流れる際に、特に十分な幅のｎ−型ドリフト領域７３がエミッタ電極６４下のｐ＋型領域６０とチップ外縁との間に介在することで、十分な耐性が得られる。
耐圧構造部５５は、一例として、チップ上面の縁部に、ｐ＋ガードリング７５、ｎ＋チャネルストッパ領域７６、絶縁層７４、ストッパ電極７８、およびパッシベーション膜７９をさらに設けることで形成される。これらの各部はスイッチングデバイス３０の耐圧構造部３５と同様に形成される。それにより、コレクタ電極４５からチップ外縁を介してエミッタ電極４４へとサージ電圧が印加した際に又はエミッタ電極６４からチップ外縁を介してコレクタ電極４５へとサージ電圧が印加した際に、周辺領域、或いは複数のｐ＋ガードリング７５およびストッパ電極７８を介することでチップ表面上の電位が安定する。
制御デバイス５０にスイッチングデバイス３０と同様に耐圧構造部を設けることで、制御デバイス５０とスイッチングデバイス３０とでコレクタ電極４５を共有することができる、すなわちコレクタ電位を共通することができる。それにより、それぞれのチップの電位を分離するための分割フレーム、絶縁層等が不要となり、それぞれのチップを簡素に構成することが可能となる。
さらに、耐圧構造部５５を、例えば周縁領域の幅を大きく定めることにより、スイッチングデバイス３０の耐圧構造部３５に対して高い耐圧を有するよう構成する。それにより、制御デバイス５０は、スイッチングデバイス３０と比較してエミッタ電極６４とコレクタ電極４５との間に加わる過電圧に対する耐性が高くなり、例えば負サージが発生した場合にサージ電流が破壊耐量の高いスイッチングデバイス３０に選択的に流れることで、制御デバイス５０の特に破壊耐量の低い制御回路５６，５７が保護される。
なお、低いサージ電圧に対してＣＧ間ＺＤ３２が機能し、中程度のサージ電圧に対してｐ＋型領域４０及び６０の拡散深さの差による耐圧が機能し、高いサージ電圧に対して耐圧構造部３５及び５５の耐圧の差が機能して、制御回路５６，５７が保護される。
図８は、イグナイタ１００に含まれるスイッチングデバイス３０および制御デバイス５０の製造フローを示す。ただし、スイッチングデバイス３０と制御デバイス５０とで製造フローはほぼ同様であるため、ここではスイッチングデバイス３０の製造フローについて説明する。
ステップＳ１では、エピタキシャル基板を形成する。エピタキシャル基板は、ｐ＋型コレクタ領域となるｐ＋型半導体基板２１の上面に、順にｎ＋型バッファ領域２２およびｎ−型ドリフト領域２３をエピタキシャル成長することで形成される。なお、エピタキシャル基板（すなわち、ｎ−型ドリフト領域２３）上に、ＩＧＢＴ３１の表面構造が形成される。
ステップＳ２では、例えば熱酸化により、エピタキシャル基板の上面（すなわち、ｎ−型ドリフト領域２３の上面）上に初期酸化膜を形成する。
ステップＳ３では、ｐ型ベース領域４１を形成する。ｐ型ベース領域４１は、フォトリソグラフィおよびエッチングによりｐ型ベース領域４１の形状に対応する開口を有するレジストマスクを形成し、そのレジストマスクを利用してｐ型不純物を注入し、熱処理（チャネルドライブ）によりｐ型不純物を活性化することで、形成される。
ステップＳ４では、ｐ＋型領域４０を形成する。ｐ＋型領域４０は、初期酸化膜をパターニングしてｐ＋型領域４０の形状に対応する開口を有する酸化膜マスクを形成し、その酸化膜マスクを利用してｐ型不純物を注入し、熱処理（ウェルドライブ）によりｐ型不純物を活性化することで、形成される。活性化後、酸化膜マスクが除去される。
ステップＳ５では、ＩＧＢＴ３１の各素子間に、ＬＯＣＯＳ酸化によりＬＯＣＯＳ膜を形成する。
ステップＳ６では、エピタキシャル基板上にゲート酸化膜を形成する。
ステップＳ７では、ゲート電極４３を形成する。ゲート酸化膜上にノンドープのポリシリコン膜を堆積し、例えば塩化ホスホリル（ＰＯＣｌ３）ガス雰囲気にエピタキシャル基板を晒して、ポリシリコン膜をｎ型にする。なお、例えばｎ型にドープされたポリシリコンを堆積することでｎ型ドープのポリシリコン膜を形成してもよい。そのポリシリコン膜をパターニングすることにより、ゲート電極４３が形成される。
ステップＳ８では、ｎ＋型エミッタ領域４２を形成する。ｎ＋型エミッタ領域４２は、フォトリソグラフィおよびエッチングによりｎ＋型エミッタ領域４２の形状に対応する開口を有するレジストマスクを形成し、そのレジストマスクを利用してｎ型不純物を注入し、熱処理によりｎ型不純物を活性化することで、形成される。
ステップＳ９では、エピタキシャル基板の上面に、ＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）のような層間絶縁膜を形成する。
ステップＳ１０では、表面電極を形成する。層間絶縁膜を選択的に除去し、ｐ＋ガードリング２５等を露出するコンタクトホールを形成する。エピタキシャル基板の上面全体に、例えばアルミニウムシリコン（Ａｌ−Ｓｉ）膜を堆積する。アルミニウムシリコン膜をパターニングすることで、ＩＧＢＴ３１のエミッタ電極４４、ストッパ電極２８等の表面電極が形成される。
ステップＳ１１では、エピタキシャル基板の上面全体をバッシベーション膜（保護膜）で覆う。
ステップＳ１２では、エピタキシャル基板の裏面（すなわち、ｐ＋型半導体基板２１）を研削して、基板の厚みを定める。
ステップＳ１３では、裏面構造を形成する。エピタキシャル基板をリードフレーム１０の本体１１上に設置して、基板の裏面全体にコレクタ電極４５を形成する。それにより、スイッチングデバイス３０が完成する。
図９は、イグナイタ１００を備える点火装置２００の構成を示す。点火装置２００は、一例として自動車エンジンの内燃機関に設けられ、イグナイタ１００、ＥＣＵ２１０、イグニッションコイル２２０、および点火プラグ２３０を含んで構成される。
イグナイタ１００は、先述の一例のスイッチ装置であり、これに含まれるスイッチングデバイス３０によりイグニッションコイル２２０の一次側コイルＬ１に電流を流すか否かを切り換える。イグナイタ１００の端子（ゲート端子）１３はＥＣＵ２１０に接続され、端子（コレクタ端子）１１ｂはイグニッションコイル２２０の１次側コイルＬ１に接続され、端子（エミッタ端子）１２はアースとなる車両ボディーに接続される。
ＥＣＵ２１０は、イグナイタ１００に制御信号を送信して、その動作、すなわちエンジンの動作を制御する。
なお、イグナイタ１００のインターフェース用の電源として、外部電源（不図示）をさらに設けてもよい。外部電源は、ＥＣＵの制御信号の信号電圧が低い場合、著しく低下する場合、多くのインターフェースに電源を供給する必要がある場合等、必要に応じて使用することができる。外部電源は、イグナイタ１００の制御デバイス５０のインターフェース用電極パッド（不図示）に接続して、制御回路５６，５７等に電源電圧を供給する。
イグニッションコイル２２０は、点火プラグ２３０で放電させる高電圧を生成する変圧器である。イグニッションコイル２２０は、一次側コイルＬ１および二次側コイルＬ２を有する。一次側コイルＬ１の一端は電源２２２に接続され、他端はイグナイタ１００の端子（コレクタ端子）１１ｂ、すなわちスイッチングデバイス３０に接続される。二次側コイルＬ２の一端は電源２２２に接続され、他端はダイオード２２４を介して点火プラグ２３０に接続される。
点火プラグ２３０は、内燃機関の燃焼室に設けられ、イグニッションコイル２２０から供給される高電圧を放電して、燃料と空気との混合気に着火する。
点火装置２００において、イグナイタ１００は、ＥＣＵ２１０から制御信号（ＯＮ信号）を受けて、スイッチングデバイス３０内のＩＧＢＴ３１をオンする。それにより、イグニッションコイル２２０の一次側コイルＬ１が通電される。イグナイタ１００は、ＥＣＵから制御信号（ＯＦＦ信号）を受けて、ＩＧＢＴ３１をオフする。それにより、イグニッションコイル２２０の一次側コイルＬ１の通電が遮断される。この遮断時に、イグニッションコイル２２０の一次側コイルＬ１に３００Ｖ程度の電圧が発生し、これにより二次側コイルＬ２に３０ｋＶ程度の電圧が発生し、点火プラグ２３０により放電される。
本実施形態に係るイグナイタ１００によれば、スイッチングデバイス３０と制御デバイス５０とを独立のチップに形成することで、スイッチングデバイス３０に含まれるＩＧＢＴ３１の寄生電流が制御デバイス５０に流れず、これに含まれる制御回路が寄生電流により動作不良を起こすことがなくなる。また、ＩＧＢＴの寄生電流を遮断するための自己分離領域が不要になることで、チップをコンパクトに構成することもできる。
なお、本実施形態に係るスイッチ装置は、一例として自動車エンジンにおいて点火プラグを用いて混合気に着火するためのイグナイタとしたが、これに限らず、例えば駆動モータのようなパワーデバイスに用いられるスイッチ装置として使用することもできる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０…リードフレーム、１１…本体、１１ａ…開口、１１ｂ，１２，１３…端子、１６，１７，１８…配線、２１…ｐ＋型半導体基板（ｐ＋型コレクタ領域）、２２…ｎ＋型バッファ領域、２３…ｎ−型ドリフト領域、２４…絶縁層、２５…ｐ＋ガードリング、２６…ｎ＋チャネルストッパ領域、２８…ストッパ電極、２９…パッシベーション膜、３０…スイッチングデバイス、３１…絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、３２…コレクタ−ゲート間ツェナーダイオード（ＣＧ間ＺＤ）、３３…エミッタパッド、３４…電極パッド、３５…耐圧構造部、３６…電流源、４０…ｐ＋型領域、４１…ｐ型ベース領域、４２…ｎ＋型エミッタ領域、４３…ゲート電極、４４…エミッタ電極、４５…コレクタ電極、５０…制御デバイス、５１…センスＩＧＢＴ、５２…ゲート−エミッタ間ツェナーダイオード（ＧＥ間ＺＤ）、５３…ゲートパッド、５４…電極パッド、５５…耐圧構造部、５６，５７…制御回路、５６ａ，５７ａ…回路部、５６ｂ，５７ｂ…能動素子、６０…ｐ＋型領域、６１…ｐ型ベース領域、６２…ｎ＋型エミッタ領域、６３…ゲート電極、６４…エミッタ電極、６５…ｐ型ベース領域、６６…ｎ＋型ソース領域、６７…ｎ＋型ドレイン領域、６８…ｎ−型領域、６９ａ…ゲート電極、６９ｂ…ソース電極、６９ｃ…ドレイン電極、７０…パッケージ、７１…ｐ＋型半導体基板（ｐ＋型コレクタ領域）、７２…ｎ＋型バッファ領域、７３…ｎ−型ドリフト領域、７４…絶縁層、７５…ｐ＋ガードリング、７６…ｎ＋チャネルストッパ領域、７８…ストッパ電極、７９…パッシベーション膜、１００…イグナイタ、２００…点火装置、２１０…ＥＣＵ、２１４…ダイオード、２２０…イグニッションコイル、２３０…点火プラグ、Ｄ２…ダイオード、Ｌ１…一次側コイル、Ｌ２…二次側コイル、Ｒ１，Ｒ２，ＲＧＥ…抵抗、Ｒ５１…センス抵抗、Ｓ１，Ｓ３，Ｔ１，Ｔ３…パッド。
本発明は、スイッチ装置および点火装置に関する。
自動車等のエンジンは、燃料と空気との混合気を燃焼室に導入し、点火プラグを用いて着火、燃焼することで駆動力を発生する。ここで、点火プラグごとに、点火コイルとスイッチ装置（イグナイタと呼ぶ）とが割り当てられる。
従来、スイッチングデバイスと制御デバイスとが同一チップ上に配置されたワンチップ型イグナイタが知られている（例えば、特許文献１参照）。スイッチングデバイスは、点火コイルの一次側コイルに通電する電流を断続する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含む。制御デバイスは、ＩＧＢＴの動作を制御する制御回路を含む。ここで、制御回路は、エンジンコントロールユニット（ＥＣＵ）から制御信号を受けてＩＧＢＴをオンオフするだけでなく、ＩＧＢＴの異常を検出してＥＣＵの制御信号に依らずにＩＧＢＴをオフする機能も有する。
特許文献１ 特開２０１１−１１９５４２号公報
ワンチップ型イグナイタには、幾つかの問題がある。例えば、ＥＣＵは、制御信号に加えて、ＥＣＵとイグナイタとの間の断線、イグナイタの端子の腐食等を検出するための検出信号をイグナイタに入力する。そこで、それらの検出信号を受けるインターフェースをイグナイタに設けると、チップが大型化し、ひいては製造コストの増大をもたらす。また、ＩＧＢＴの寄生電流が制御デバイスに流れ込むことがある。そこで、スイッチングデバイスと制御デバイスとの間に自己分離領域を設けると、チップが大型化し、ひいては製造コストの増大をもたらす。従って、スイッチングデバイスと制御デバイスとをそれぞれ異なるチップ上に配置し、ＥＣＵと独立の電源から電源電圧を受けるマルチチップ型イグナイタが望まれる。
一方、マルチチップ型イグナイタでは、フィールドディケイ耐量、すなわちフィールドディケイサージのような負のサージ電圧（単に、負サージと呼ぶ）に対する耐性が低下するという問題がある。ここで、イグナイタは、ＩＧＢＴをオン状態にして通電した後、オフ状態にして通電を遮断する。この遮断時に、点火コイルで生成した高電圧により点火プラグを放電して、混合気に着火する。しかし、点火プラグが放電しなかった場合（すなわち、着火しなかった場合）、高電圧がＩＧＢＴに負サージとして印加され、ＩＧＢＴのエミッタからコレクタに負のサージ電流が流れる。このとき、チップがダイシングによるダメージを受けていると、特にｎ＋バッファ層とｐ＋型半導体基板との間のＰＮ接合にサージ電流が集中する。
マルチチップ型イグナイタでは、スイッチングデバイスと制御デバイスとでチップを分けることでそれぞれのチップの周縁長が短くなり、サージ電流がＰＮ接合の一部により集中することで、負サージに対する耐性の低下を招き得る。
本発明の第１の態様においては、導電体と、第１面において導電体に接し、第１面側の第１端子と第１面とは反対側の第２面側の第２端子との間をスイッチングするスイッチングデバイスと、第３面において導電体に接し、第３面とは反対側の第４面側に設けられたスイッチングデバイスの制御回路、および導電体に加わる過電圧から制御回路を保護する第１耐圧構造部を有する制御デバイスと、を備えるスイッチ装置を提供する。
本発明の第２の態様においては、導電体と、第１面において導電体に接し、第１面側の第１端子と第１面とは反対側の第２面側の第２端子との間をスイッチングするスイッチングデバイスと、第３面において導電体に接し、第３面とは反対側の第４面側に設けられたスイッチングデバイスの制御回路を有する制御デバイスと、を備え、制御デバイスは、スイッチングデバイスと比較して、両面間の耐圧が高いスイッチ装置を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
イグナイタの全体構成を示す。 スイッチングデバイスの回路構成を示す。 スイッチングデバイスの上面視における平面レイアウトを示す。 図３の基準線ＡＡに関する断面図であり、スイッチングデバイスの断面構造を示す。 制御デバイスの回路構成を示す。 制御デバイスの上面視における平面レイアウトを示す。 図６の基準線ＢＢに関する断面図であり、制御デバイスの断面構造を示す。 イグナイタの製造フローを示す。 イグナイタを備える点火装置の構成を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、イグナイタ１００の全体構成を示す。イグナイタ１００は、スイッチ装置の一例であり、マルチチップ型イグナイタにおいてチップサイズを最小化するとともにフィールドディケイ耐量を確保し、特に制御回路を保護することを目的とする。
イグナイタ１００は、導電体としてのリードフレーム１０、スイッチングデバイス３０、制御デバイス５０、配線１６，１７，１８、およびパッケージ７０を備える。
リードフレーム１０は、スイッチングデバイス３０および制御デバイス５０を搭載して支持する。リードフレーム１０は、これらのデバイスが発する熱を放熱するために、例えば熱伝導率の高い金属を用いて板状に成形される。リードフレーム１０は、本体１１および１または複数の端子１１ｂ，１２，１３を有する。
本体１１は、一例として、一軸方向（すなわち、図１における上下方向）を長手方向とする矩形状を有する。本体１１の長手方向の一側は、その上にスイッチングデバイス３０および制御デバイス５０を支持して、これらのデバイスに共通のコレクタ電極として機能する。本体１１の長手方向の他側には、一例として円形状の開口１１ａが形成される。
１または複数の端子１１ｂ，１２，１３は、イグナイタ１００を実装する際に、これに含まれるスイッチデバイス３０、制御デバイス５０等の回路素子を外部素子に連絡する端子である。本実施形態では、一例として、３つの端子１１ｂ，１２，１３が含まれる。
端子１１ｂは、一軸方向を長手方向とする、ただし本体１１に対して幅狭の矩形状を有し、その基端を本体１１の長手方向の一側の端部中央に一体的に接続する。それにより、端子１１ｂは、本体１１、すなわちスイッチングデバイス３０および制御デバイス５０のコレクタ電極に接続して、コレクタ端子として機能する。なお、端子１１ｂは、本体１１と独立に成形し、配線等を用いて本体１１に接続することとしてもよい。
端子１２，１３は、一軸方向を長手方向とする矩形状を有し、それぞれ端子１１ｂを挟んで図面左右方向の一側および他側に、端子１１ｂと平行に、それらの先端を端子１１ｂの先端に揃えて配設される。端子１２は、後述する配線１７を介してスイッチングデバイス３０（に含まれるエミッタパッド３３）に接続されて、エミッタ端子として機能する。端子１３は、後述する配線１８を介して制御デバイス５０（に含まれるゲートパッド５３）に接続されて、ゲート端子として機能する。
なお、端子１１ｂ，１２，１３の数は３に限らず、４以上でもよい。例えば、端子１３を２つ並設して、これらの間に保護素子を接続することとしてもよい。保護素子として、サージ電圧を吸収するコンデンサ、抵抗等が挙げられる。また、別の端子を制御デバイス５０のグランド電位に接続して、スイッチングデバイス３０と制御デバイス５０とを独立にグランド電位にクランプすることとしてもよい。また、ＥＣＵおよび独立の電源から電源電圧を受ける場合、１以上の電源用の端子をさらに加え、各電源にこれら電源用の端子を接続して、制御デバイス５０に含まれる制御回路に電源電圧を供給することとしてもよい。
スイッチングデバイス３０は、端子１１ｂ（すなわち、コレクタ端子）と端子１２（すなわち、エミッタ端子）との間をスイッチングする半導体デバイスである。スイッチングデバイス３０は、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含んで構成される。なお、ＩＧＢＴに限らず、例えば、チップの裏面から表面に電流が流れる縦型金属酸化膜半導体電界効果トランジスタ（縦型ＭＯＳＦＥＴ）を含んでもよい。スイッチングデバイス３０は、リードフレーム１０の本体１１上に、端子１２の基端に近接して設置される。スイッチングデバイス３０の構成の詳細については後述する。
制御デバイス５０は、スイッチングデバイス３０の動作を制御する制御回路を有する半導体デバイスである。制御回路は、例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含んで構成される。制御デバイス５０は、リードフレーム１０の本体１１上に、端子１３の基端に近接して設置される。制御デバイス５０は、後述する複数の配線１６を介してスイッチングデバイス３０に接続され、例えば、ＩＧＢＴを制御するための制御信号をスイッチングデバイス３０に送信する、ＩＧＢＴのコレクタ電位をセンスする、および／またはＩＧＢＴのエミッタ電位を共有する。制御デバイス５０の構成の詳細については後述する。
配線１６，１７，１８は、スイッチングデバイス３０、制御デバイス５０、および端子１１ｂ，１２，１３を電気的に接続する導体であり、一例としてアルミニウム導線を用いることができる。配線１６は複数設けられ、それぞれスイッチングデバイス３０と制御デバイス５０とを接続する。配線１７は、端子１２をスイッチングデバイス３０（に含まれるエミッタパッド３３）に接続する。配線１８は、端子１３を制御デバイス５０（に含まれるゲートパッド５３）に接続する。
パッケージ７０は、上記の構成各部をその内部に封止して保護する。パッケージ７０は、一例として、リードフレーム１０が有する本体１１の一側（すなわち、図１における上側）および３つの端子１１ｂ，１２，１３の先端を除いて、本体１１の他側、その上に設置されたスイッチングデバイス３０および制御デバイス５０、ならびに３つの端子１１ｂ，１２，１３の基端をその内部に封止する。パッケージ７０は、例えば、エポキシなどの絶縁性に優れた樹脂を用いてモールド成形することで、直方体状に成形される。
スイッチングデバイス３０について、より詳細に説明する。
図２は、スイッチングデバイス３０の回路構成を示す。スイッチングデバイス３０の回路は、ＩＧＢＴ３１、コレクタ−ゲート間ツェナーダイオード３２、および電流源３６を含んで構成される。これらの構成各部は、パッドＴ１，Ｔ３、エミッタパッド３３、および先述のリードフレーム１０の本体１１（すなわち、コレクタ電極４５）の間に接続される。ただし、パッドＴ３は、エミッタパッド３３に短絡する。
ＩＧＢＴ３１は、制御デバイス５０からの制御信号を受けてコレクタ電極からエミッタ電極に流れる電流を断続するスイッチ素子である。ＩＧＢＴ３１は、パッドＴ１、エミッタパッド３３、およびリードフレーム１０の本体１１の間に接続される。つまり、ＩＧＢＴ３１のゲート端子（Ｇ）、エミッタ端子（Ｅ）、およびコレクタ端子（Ｃ）は、それぞれ、パッドＴ１、エミッタパッド３３（およびパッドＴ３）、およびリードフレーム１０の本体１１に接続される。
コレクタ−ゲート間ツェナーダイオード（ＣＧ間ＺＤと呼ぶ）３２は、ＩＧＢＴ３１の耐圧を確保するツェナーダイオードである。ＣＧ間ＺＤ３２は、パッドＴ１およびリードフレーム１０の本体１１の間に接続される、すなわちＩＧＢＴ３１のゲート端子（Ｇ）とコレクタ端子（Ｃ）との間に配置される。ＣＧ間ＺＤ３２は、必要数のツェナーダイオードを直列することで所望の耐圧を得る。それにより、ゲート端子（Ｇ）とコレクタ端子（Ｃ）との間の電圧が耐圧を超えた場合、ＣＧ間ＺＤ３２によりＩＧＢＴ３１のゲートがプルアップされ、コレクタ端子（Ｃ）とエミッタ端子（Ｅ）との間に電流が流れてコレクタ電位が下げられる。
電流源３６は、ＩＧＢＴ３１のコレクタ電位を安定化するための素子である。電流源３６は、ＣＧ間ＺＤ３２と並列に、パッドＴ１およびリードフレーム１０の本体１１の間に接続される、すなわちＩＧＢＴ３１のゲート端子（Ｇ）とコレクタ端子（Ｃ）との間に配置される。電流源３６は、電流量の超過によりイグナイタ１００を電流制限する場合に、ＩＧＢＴ３１のコレクタ端子（Ｃ）からゲート端子（Ｇ）に電流を流すことで、ＩＧＢＴ３１による急峻なスイッチングにより生じる電流量のオーバーシュートを抑制する。
図３に、スイッチングデバイス３０の上面視における平面レイアウトを示す。スイッチングデバイス３０は、ＩＧＢＴ３１、ＣＧ間ＺＤ３２、エミッタパッド３３、複数の電極パッド３４、耐圧構造部３５、および電流源３６（図３には不図示、図２参照）を含む。
ＩＧＢＴ３１は、スイッチングデバイス３０のチップ端部（すなわち、図３における右端）の中央を除くチップ内部に形成されている。ＩＧＢＴ３１の構成、特に断面構成については後述する。
ＣＧ間ＺＤ３２は、スイッチングデバイス３０のチップ外周に設けられたストッパ電極２８（図４参照）とＩＧＢＴ３１との間の耐圧構造部３５上に設けられている。
エミッタパッド３３は、先述のとおり、ＩＧＢＴ３１のエミッタ端子（Ｅ）に接続する電極パッドである。エミッタパッド３３は、スイッチングデバイス３０のチップ中央の上面に設置されている。エミッタパッド３３は、先述の配線１７（図１参照）を用いて、端子１２に接続される。
複数の電極パッド３４は、制御デバイス５０との間で制御信号、検出信号等を送受するための電極パッドである。一例として、ＩＧＢＴ３１のゲート端子（Ｇ）およびエミッタ端子（Ｅ）に接続する先述のパッドＴ１，Ｔ３を含む。複数の電極パッド３４は、スイッチングデバイス３０のチップ端部（すなわち、図３における左端）近傍の上面に並設されている。複数の電極パッド３４は、先述の配線１６を用いて、それぞれ制御デバイス５０に設けられた対応する電極パッド５４に接続される。それにより、ＩＧＢＴ３１のゲート端子（Ｇ）、およびエミッタ端子（Ｅ）を制御デバイス５０に接続することができる。
耐圧構造部３５は、リードフレーム１０の本体１１に加わる過電圧からＩＧＢＴ３１およびスイッチングデバイス３０のチップの上面側に設けられる回路、回路素子等を保護する構造である。耐圧構造部３５は、ＩＧＢＴ３１を囲むスイッチングデバイス３０のチップ周囲およびチップ上面の縁部に設けられている。耐圧構造部３５の構成、特に断面構成については後述する。
電流源３６（図３には不図示、図２参照）は、例えば、デプレッション型ＩＧＢＴを用いて構成することができる。ここで、デプレッション型ＩＧＢＴのコレクタ端子はＩＧＢＴ３１のコレクタ端子（Ｃ）に接続され、ゲート端子はエミッタ端子にクランプしてＩＧＢＴ３１のゲート端子（Ｇ）に接続される。
なお、チップ温度を測定する温度センサ、ＩＧＢＴ３１のコレクタ電流を検出する電流センサ、ＩＧＢＴ３１のコレクタ−エミッタ間の電圧を検出する電圧センサ等、スイッチングデバイス３０の異常を検出する各種センサをさらにスイッチングデバイス３０に設けてもよい。また、ＩＧＢＴ３１のオン時間をオン信号基準で計測する回路を設け、スイッチングデバイス３０をタイマー動作させてもよい。
図４は、図３の基準線ＡＡに関する断面図であり、スイッチングデバイス３０、特にＩＧＢＴ３１および耐圧構造部３５の断面構造を示す。スイッチングデバイス３０のチップは、リードフレーム１０の本体１１（すなわち、コレクタ電極４５）、ならびにコレクタ電極４５上に順に積層されるｐ＋型コレクタ領域となるｐ＋型半導体基板２１、ｎ＋型バッファ領域２２、およびｎ−型ドリフト領域２３を含む。ｎ−型ドリフト領域２３の上面、すなわちチップの表面層の中央にＩＧＢＴ３１の表面素子構造、およびチップ周囲および表面層の縁部上に耐圧構造部３５が設けられている。
ＩＧＢＴ３１の表面素子構造は、ｐ＋型領域４０、ｐ型ベース領域４１、ｎ＋型エミッタ領域４２、ゲート電極４３、エミッタ電極４４を含む。ｐ＋型領域４０は、ＩＧＢＴ３１のコンタクト領域であるｐ＋型のウェルであり、表面素子の中心に配される。ｐ型ベース領域４１は、ｐ＋型領域４０を挟んで両側（すなわち、図４における左側および右側）に配される。ｎ＋型エミッタ領域４２は、ｐ型ベース領域４１のそれぞれとｐ＋型領域４０との間に配される。ｐ＋型領域４０、ｐ型ベース領域４１、およびｎ＋型エミッタ領域４２の上面は、ｎ−型ドリフト領域２３の上面とともに、面一に、チップの表面を形成する。ゲート電極４３は、ゲート絶縁膜に覆われて、一方のｐ型ベース領域４１の上に配されている。エミッタ電極４４は、ｐ＋型領域４０、ｐ型ベース領域４１、およびｎ＋型エミッタ領域４２のそれぞれに接して、これらの上に配されている。
なお、コレクタ電極４５は、リードフレーム１０の本体１１の一部であり、チップの裏面全体に接する。エミッタ電極４４はチップの表面側に配され、これに対応してｐ＋型領域４０（すなわち、ｐ＋型のウェル）を含むＩＧＢＴ３１の表面素子構造がチップの表面側に設けられている。
なお、スイッチングデバイス３０が複数のＩＧＢＴ３１を有する場合、図４に示すように、ゲート電極４３を、ｎ−型ドリフト領域２３を介して互いに隣接する２つのＩＧＢＴ３１の表面素子構造のそれぞれに含まれる一方のｐ型ベース領域４１の上に配してもよい。
なお、本実施形態では、ＩＧＢＴ３１のコレクタ領域、ｐ＋型領域４０が設けられた領域、およびベース領域をｐ型、バッファ領域、ドリフト領域、およびエミッタ領域をｎ型としたが、これは一例であり、逆に、コレクタ領域、ｐ＋型領域４０が設けられた領域、およびベース領域をｎ型、バッファ領域、ドリフト領域、およびエミッタ領域をｐ型としてもよい。
耐圧構造部３５は、チップの周囲に、ＩＧＢＴ３１の表面素子構造を囲む一定幅の周縁領域を設けることで形成される。この領域には、表面素子構造を構成するｐ＋型領域４０等のキャリア領域は含まれない。それにより、負サージの発生により、エミッタ電極４４から、チップ外縁を介してコレクタ電極４５にサージ電流が流れる際に、特に十分な幅のｎ−型ドリフト領域２３がエミッタ電極４４下のｐ＋型領域４０とチップ外縁との間に介在することで、十分な耐性が得られる。
耐圧構造部３５は、一例として、チップ上面の縁部に、ｐ＋ガードリング２５、ｎ＋チャネルストッパ領域２６、絶縁層２４、ストッパ電極２８、およびパッシベーション膜２９をさらに設けることで形成される。
ｐ＋ガードリング２５は、ＩＧＢＴ３１の表面素子構造を囲むように、チップの表面層の周囲にリング状に設けられる。なお、ｐ＋ガードリング２５は、１つに限らず複数配設してもよい、例えば図４に示すように二重に配設してもよい。ｎ＋チャネルストッパ領域２６は、ｐ＋ガードリング２５を囲むようにチップの表面層の最外縁に設けられる。なお、複数のｐ＋ガードリング２５およびｎ＋チャネルストッパ領域２６のうち互いに隣接するそれらの間に介在するｎ−型ドリフト領域２３上に絶縁層２４が設けられる。ストッパ電極２８は、ｎ＋チャネルストッパ領域２６の上に設けられる。パッシベーション膜２９は、例えば窒化シリコン（Ｓｉ３Ｎ４）を用いて形成され、ｐ＋ガードリング２５、ｎ＋チャネルストッパ領域２６、絶縁層２４、およびストッパ電極２８を覆って、これらを保護する。
チップの周囲に一定幅の周縁領域を設けることにより、或いはこれに加えて上述の構造を設けることにより、コレクタ電極４５からチップ外縁を介してエミッタ電極４４へとサージ電圧が印加した際に又はエミッタ電極４４からチップ外縁を介してコレクタ電極４５へとサージ電圧が印加した際に、周縁領域、或いは複数のｐ＋ガードリング２５およびストッパ電極２８を介することでチップ表面上の電位が安定する。
制御デバイス５０について、より詳細に説明する。
図５は、制御デバイス５０の回路構成を示す。制御デバイス５０の回路は、センスＩＧＢＴ５１（センス抵抗Ｒ５１）、ゲート−エミッタ間ツェナーダイオード５２、制御回路５６，５７（抵抗Ｒ１，Ｒ２、ダイオードＤ２）、および抵抗ＲＧＥを含んで構成される。これらの構成各部は、パッドＳ１，Ｓ３、ゲートパッド５３および先述のリードフレーム１０の本体１１（すなわち、コレクタ電極４５）の間に接続される。
センスＩＧＢＴ５１は、スイッチングデバイス３０内のＩＧＢＴ３１を模擬してそのコレクタ電流の量を検出するセンス用のＩＧＢＴである。センスＩＧＢＴ５１は、リードフレーム１０の本体１１及びパッドＳ１，Ｓ３の間に接続される。すなわち、センスＩＧＢＴ５１のゲート端子およびコレクタ端子はそれぞれパッドＳ１およびリードフレーム１０の本体１１に接続され、センスＩＧＢＴ５１のエミッタ端子はセンス抵抗Ｒ５１を介してパッドＳ３に接続される。
ゲート−エミッタ間ツェナーダイオード（ＧＥ間ＺＤと呼ぶ）５２は、ＩＧＢＴ３１のゲートを保護するツェナーダイオードである。ＧＥ間ＺＤ５２は、パッドＳ１，Ｓ３の間に接続される。すなわち、後述するように電極パッド３４，５４および配線１６を介して、スイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）とエミッタ端子（Ｅ）との間に配置される。ＧＥ間ＺＤ５２は、必要数のツェナーダイオードを直列することで所望の耐圧を得る。
制御回路５６，５７は、スイッチングデバイス３０内のＩＧＢＴ３１、あるいはイグナイタ１００の構成各部の異常を検知して、制御デバイス５０を保護する回路である。
制御回路５６は、ＩＧＢＴ３１のコレクタ電流の量が基準を超えた場合にこれを一定に制御する。制御回路５６は、一例として、回路部５６ａおよび能動素子５６ｂを含んで構成される。制御回路５６は、抵抗Ｒ１，Ｒ２およびダイオードＤ２とともに、パッドＳ１，Ｓ３およびゲートパッド５３の間に接続される。回路部５６ａは、ゲートパッド５３とパッドＳ３との間に、ただし回路部５６ａとゲートパッド５３との間に抵抗Ｒ１を介して、接続される。さらに、回路部５６ａに、センスＩＧＢＴ５１のエミッタ端子が接続される。能動素子５６ｂは、パッドＳ１，Ｓ３の間に接続される。さらに、能動素子５６ｂの一端（すなわち、ドレイン）は、並列された抵抗Ｒ２およびダイオードＤ２を介して、抵抗Ｒ１に接続される。
回路部５６ａは、センスＩＧＢＴ５１からＩＧＢＴ３１のコレクタ電流の量の検出結果を受け、これを基準と比較して多い（または少ない）場合、能動素子５６ｂにオン信号（オフ信号）を送る。能動素子５６ｂは、回路部５６ａからオン信号を受けると、ＩＧＢＴ３１のゲートをプルダウン（維持する）する制御信号を出力する。制御回路５６の制御信号は、スイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）に入力される。ＩＧＢＴ３１は制御信号を受けることでオンオフされ、それによりコレクタ電流の量が基準まで増大または減衰することで一定に制御される。
制御回路５７は、スイッチングデバイス３０の異常時にＩＧＢＴ３１をオフする。制御回路５７は、一例として、回路部５７ａおよび能動素子５７ｂを含んで構成される。回路部５７ａは、ゲートパッド５３とパッドＳ３との間に、ただし回路部５７ａとゲートパッド５３との間に抵抗Ｒ１を介して、接続される。能動素子５７ｂは、パッドＳ１，Ｓ３の間に接続される。
回路部５７ａは、例えばスイッチングデバイス３０に設けられた温度センサを用いてスイッチングデバイス３０のチップ温度を検出する。または、制御デバイス５０に設けられた温度センサを用いて制御デバイス５０のチップ温度を検出してもよい。チップ温度が基準より高い場合、回路部５７ａは、スイッチングデバイス３０は異常状態にあるとして、能動素子５７ｂにオン信号を送る。能動素子５７ｂは、回路部５７ａからオン信号を受けると、ＩＧＢＴ３１のゲートをプルダウンする制御信号を出力する。制御回路５７の制御信号は、スイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）に入力される。ＩＧＢＴ３１は制御信号を受けることでオフされ、それによりコレクタ電流が遮断される。
なお、スイッチングデバイス３０の異常を、チップ温度に限らず、その他のチップの状態量、或いはＩＧＢＴ３１の状態量から検出してもよい。ＩＧＢＴ３１の状態量として、例えば、ＩＧＢＴ３１のオン時間の長さ、ＩＧＢＴ３１のコレクタ電流の量、ＩＧＢＴ３１のコレクタ−エミッタ間の電圧が挙げられる。制御回路５７は、これらの状態量を、スイッチングデバイス３０に設けられた各種センサから得ることができる。
なお、制御回路５６，５７は、ＥＣＵから供給される制御信号の信号電圧を電源電圧として使用してもよいし、ＥＣＵと独立の電源から供給される電源電圧を使用してもよい。
抵抗ＲＧＥは、ゲートパッド５３と複数の電極パッド５４に含まれるパッドＳ３との間に接続される。
その他、ノイズ防止用のコンデンサ、電源保護用の抵抗またはツェナーダイオード等を設けてもよい。また、スイッチングデバイス３０と独立のグランド用の端子を設けてもよい。
図６に、制御デバイス５０の上面視における平面レイアウトを示す。制御デバイス５０は、センスＩＧＢＴ５１、ゲート−エミッタ間ツェナーダイオード５２、ゲートパッド５３、複数の電極パッド５４、耐圧構造部５５、および制御回路５６，５７を含む。
センスＩＧＢＴ５１は、制御デバイス５０のチップ中央の一側（すなわち、図６における左側）寄りのチップ内部に形成されている。センスＩＧＢＴ５１の構成、特に断面構成については後述する。
なお、本実施形態では、スイッチングデバイス３０のチップサイズを有効に利用するために、またＩＧＢＴ３１の寄生電流を検出しないように、センスＩＧＢＴ５１を制御デバイス５０に設けたが、これに限らず、センスＩＧＢＴ５１を、必要に応じてＩＧＢＴ３１の寄生電流を遮断する構造とともにスイッチングデバイス３０に設け、電極パッド３４，５４および配線１６を介してセンスＩＧＢＴ５１の検出結果を制御デバイス５０内の制御回路に送ることとしてもよい。
ＧＥ間ＺＤ５２は、制御デバイス５０のチップ中央の一側（すなわち、図６における下側）寄りのチップ表面上に設けられている。なお、ＧＥ間ＺＤ５２は、スイッチングデバイス３０に設けてもよい。
ゲートパッド５３は、電極パッド３４，５４および配線１６を介してスイッチングデバイス３０のＩＧＢＴ３１のゲート端子（Ｇ）に接続する電極パッドである。ゲートパッド５３は、制御デバイス５０のチップ角部（すなわち、図６における左下の角部）近傍の上面に設置されている。ゲートパッド５３は、先述の配線１８（図１参照）を用いて、端子１３に接続される。
複数の電極パッド５４は、スイッチングデバイス３０との間で制御信号、検出信号等を送受するための電極パッドである。一例として、先述のパッドＳ１，Ｓ３を含む。複数の電極パッド５４は、制御デバイス５０のチップ端部（すなわち、図６における右端）近傍の上面に並設されている。複数の電極パッド５４（に含まれるパッドＳ１，Ｓ３）は、複数の配線１６により、それぞれスイッチングデバイス３０に設けられた対応する電極パッド３４（すなわち、パッドＴ１，Ｔ３）に接続される。それにより、複数の電極パッド５４に含まれるパッドＳ１，Ｓ３は、それぞれ、スイッチングデバイス３０に含まれるＩＧＢＴ３１のゲート端子（Ｇ）およびエミッタ端子（Ｅ）に接続される。
耐圧構造部５５は、リードフレーム１０の本体１１に加わる過電圧から制御デバイス５０のチップの上面側に設けられる各種制御回路等を保護する構造である。耐圧構造部５５は、センスＩＧＢＴ５１等を囲む制御デバイス５０のチップ周囲およびチップ上面の縁部に設けられている。耐圧構造部５５の構成、特に断面構成については後述する。
制御回路５６，５７は、一例として、制御デバイス５０のチップ中央、すなわち、センスＩＧＢＴ５１の図面右側のチップ内部に形成されている。制御回路５６，５７を構成する能動素子の構成、特に断面構成については後述する。
なお、ＥＣＵと独立の電源から電源電圧を受ける場合に、電源に接続して、制御回路５６，５７に電源電圧を供給するためのインターフェース用電極パッド（不図示）を設けてもよい。インターフェース用電極パッドは、配線（不図示）を介して、端子１１ｂ，１２，１３と並設される電源用の端子に接続することができる。
図７は、図６の基準線ＢＢに関する断面図であり、制御デバイス５０、特にセンスＩＧＢＴ５１、制御回路５６，５７を構成する能動素子、および耐圧構造部５５の断面構造を示す。制御デバイス５０のチップは、スイッチングデバイス３０のチップと同様に、リードフレーム１０の本体１１（すなわち、コレクタ電極４５）、ならびにコレクタ電極４５上に順に積層されるｐ＋型コレクタ領域となるｐ＋型半導体基板７１、ｎ＋型バッファ領域７２、およびｎ−型ドリフト領域７３を含む。さらに、チップの表面層の中央右側には、ｎ−型ドリフト領域７３上にｐ型ベース領域６５が設けられている。チップの表面層の左側、すなわちｎ−型ドリフト領域７３上にセンスＩＧＢＴ５１の表面素子構造、チップの表面層の右側、すなわちｐ型ベース領域６５上に制御回路５６，５７を構成する能動素子、およびチップ周囲および表面層の縁部上に耐圧構造部５５が設けられている。
センスＩＧＢＴ５１の表面素子構造は、ｐ＋型領域（すなわち、ｐ＋型のウェル）６０、ｐ型ベース領域６１、ｎ＋型エミッタ領域６２、ゲート電極６３、エミッタ電極６４を含む。これらの各部はスイッチングデバイス３０のＩＧＢＴ３１と、ただし以下の点を除いて、同様に形成される。
ｐ＋型領域６０の拡散深さＤ６０は、スイッチングデバイス３０のｐ＋型領域４０の拡散深さＤ４０より小さい（すなわち、Ｄ６０＜Ｄ４０）。言い換えると、ｐ＋型領域６０およびｎ＋型バッファ領域７２の間におけるｎ−型ドリフト領域７３の厚みがスイッチングデバイス３０におけるｐ＋型領域４０およびｎ＋型バッファ領域２２の間におけるｎ−型ドリフト領域２３の厚みより大きい。それにより、制御デバイス５０の耐圧がスイッチングデバイス３０の耐圧と同程度（例えば、６００Ｖ）またはより高くなる（例えば、７００Ｖ）。従って、正のサージ電圧が発生した際に、センスＩＧＢＴ５１よりＩＧＢＴ３１が先にパンチスルーし、サージ電流が破壊耐量の高いスイッチングデバイス３０に選択的に流れる（すなわち、ラッチアップする）ため、制御デバイス５０の特に破壊耐量の低い制御回路５６，５７が保護される。これは、特に静電気サージ（ＥＳＤサージ）のような、ＣＧ間ＺＤ３２等の保護回路が動作するよりも急峻なサージ電圧が印加する場合に有効である。
また、ｎ＋型バッファ領域７２の不純物濃度は、スイッチングデバイス３０のｎ＋型バッファ領域２２の不純物濃度より低い。それにより、制御デバイス５０のエミッタ−コレクタ間の耐圧がスイッチングデバイス３０のエミッタ−コレクタ間の耐圧と同等またはより高くなる。従って、負サージが発生した際に、サージ電流が破壊耐量の高いスイッチングデバイス３０に選択的に流れるため、制御デバイス５０の特に破壊耐量の低い制御回路５６，５７が保護される。
制御回路５６，５７の能動素子は、例えばデプレッション型ＭＯＳＦＥＴを含み、ｎ＋型ソース領域６６、ｎ＋型ドレイン領域６７、ｎ−型領域６８、ゲート電極６９ａ、ソース電極６９ｂ、ドレイン電極６９ｃを有する。ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７は、それぞれ、ｐ型ベース領域６５の表面上の一側および他側（すなわち、図７の右側および左側）に配される。ｎ−型領域６８は、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７より不純物濃度の低いｎ型の領域であり、ｐ型ベース領域６５の表面上、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７の間に配される。ゲート電極６９ａは、ゲート絶縁膜に覆われて、ｎ−型領域６８の上に配される。ソース電極６９ｂは、ｎ＋型ソース領域６６に接してその上に配される。ドレイン電極６９ｃは、ｎ＋型ドレイン領域６７に接してその上に配される。
なお、コレクタ電極４５は、リードフレーム１０の本体１１の一部であり、チップの裏面全体に接する。コレクタ電極４５は、スイッチングデバイス３０と共有されている。エミッタ電極６４は、チップの表面側に配され、これに対応してｐ＋型領域６０（ｐ＋型のウェル）を含むセンスＩＧＢＴ５１の表面素子構造、および制御回路５６，５７を構成する能動素子がチップの表面側に設けられている。
なお、本実施形態では、センスＩＧＢＴ５１のコレクタ領域、ｐ＋型領域６０が設けられた領域、およびベース領域をｐ型、バッファ領域、ドリフト領域、およびエミッタ領域をｎ型としたが、これは一例であり、逆に、コレクタ領域、ｐ＋型領域６０が設けられた領域、およびベース領域をｎ型、バッファ領域、ドリフト領域、およびエミッタ領域をｐ型としてもよい。また、制御回路５６，５７の能動素子のベース領域をｐ型、ソース領域、ドレイン領域、およびｎ−型領域６８が設けられた領域をｎ型としたが、これは一例であり、逆に、ベース領域をｎ型、ソース領域、ドレイン領域、およびｎ−型領域６８が設けられた領域をｐ型としてもよい。
制御デバイス５０において、制御回路５６，５７を構成する能動素子は、リードフレーム１０の本体１１（すなわち、コレクタ電極４５）上に順に積層されたｐ＋型半導体基板７１、ｎ＋型バッファ領域７２、およびｎ−型ドリフト領域７３の上に設けられている。これらの領域は、スイッチングデバイス３０のｐ＋型半導体基板２１、ｎ＋型バッファ領域２２、およびｎ−型ドリフト領域２３と共通である。従って、制御デバイス５０はこれらの領域を有することで、スイッチングデバイス３０の耐性と少なくとも同程度の耐性、特にエミッタ電極とコレクタ電極との間に加わる過電圧に対する耐性が得られる。
耐圧構造部５５は、チップの周囲に、センスＩＧＢＴ５１の表面素子構造および制御回路５６，５７の能動素子等を囲む一定幅の周縁領域を設けることで形成される。この領域には、表面素子構造を構成するｐ＋型領域６０等のキャリア領域は含まれない。それにより、負サージの発生により、エミッタ電極６４から、チップ外縁を介してコレクタ電極４５にサージ電流が流れる際に、特に十分な幅のｎ−型ドリフト領域７３がエミッタ電極６４下のｐ＋型領域６０とチップ外縁との間に介在することで、十分な耐性が得られる。
耐圧構造部５５は、一例として、チップ上面の縁部に、ｐ＋ガードリング７５、ｎ＋チャネルストッパ領域７６、絶縁層７４、ストッパ電極７８、およびパッシベーション膜７９をさらに設けることで形成される。これらの各部はスイッチングデバイス３０の耐圧構造部３５と同様に形成される。それにより、コレクタ電極４５からチップ外縁を介してエミッタ電極６４へとサージ電圧が印加した際に又はエミッタ電極６４からチップ外縁を介してコレクタ電極４５へとサージ電圧が印加した際に、周辺領域、或いは複数のｐ＋ガードリング７５およびストッパ電極７８を介することでチップ表面上の電位が安定する。
制御デバイス５０にスイッチングデバイス３０と同様に耐圧構造部を設けることで、制御デバイス５０とスイッチングデバイス３０とでコレクタ電極４５を共有することができる、すなわちコレクタ電位を共通することができる。それにより、それぞれのチップの電位を分離するための分割フレーム、絶縁層等が不要となり、それぞれのチップを簡素に構成することが可能となる。
さらに、耐圧構造部５５を、例えば周縁領域の幅を大きく定めることにより、スイッチングデバイス３０の耐圧構造部３５に対して高い耐圧を有するよう構成する。それにより、制御デバイス５０は、スイッチングデバイス３０と比較してエミッタ電極６４とコレクタ電極４５との間に加わる過電圧に対する耐性が高くなり、例えば負サージが発生した場合にサージ電流が破壊耐量の高いスイッチングデバイス３０に選択的に流れることで、制御デバイス５０の特に破壊耐量の低い制御回路５６，５７が保護される。
なお、低いサージ電圧に対してＣＧ間ＺＤ３２が機能し、中程度のサージ電圧に対してｐ＋型領域４０及び６０の拡散深さの差による耐圧が機能し、高いサージ電圧に対して耐圧構造部３５及び５５の耐圧の差が機能して、制御回路５６，５７が保護される。
図８は、イグナイタ１００に含まれるスイッチングデバイス３０および制御デバイス５０の製造フローを示す。ただし、スイッチングデバイス３０と制御デバイス５０とで製造フローはほぼ同様であるため、ここではスイッチングデバイス３０の製造フローについて説明する。
ステップＳ１では、エピタキシャル基板を形成する。エピタキシャル基板は、ｐ＋型コレクタ領域となるｐ＋型半導体基板２１の上面に、順にｎ＋型バッファ領域２２およびｎ−型ドリフト領域２３をエピタキシャル成長することで形成される。なお、エピタキシャル基板（すなわち、ｎ−型ドリフト領域２３）上に、ＩＧＢＴ３１の表面素子構造が形成される。
ステップＳ２では、例えば熱酸化により、エピタキシャル基板の上面（すなわち、ｎ−型ドリフト領域２３の上面）上に初期酸化膜を形成する。
ステップＳ３では、ｐ型ベース領域４１を形成する。ｐ型ベース領域４１は、フォトリソグラフィおよびエッチングによりｐ型ベース領域４１の形状に対応する開口を有するレジストマスクを形成し、そのレジストマスクを利用してｐ型不純物を注入し、熱処理（チャネルドライブ）によりｐ型不純物を活性化することで、形成される。
ステップＳ４では、ｐ＋型領域４０を形成する。ｐ＋型領域４０は、初期酸化膜をパターニングしてｐ＋型領域４０の形状に対応する開口を有する酸化膜マスクを形成し、その酸化膜マスクを利用してｐ型不純物を注入し、熱処理（ウェルドライブ）によりｐ型不純物を活性化することで、形成される。活性化後、酸化膜マスクが除去される。
ステップＳ５では、ＩＧＢＴ３１の各素子間に、ＬＯＣＯＳ酸化によりＬＯＣＯＳ膜を形成する。
ステップＳ６では、エピタキシャル基板上にゲート酸化膜を形成する。
ステップＳ７では、ゲート電極４３を形成する。ゲート酸化膜上にノンドープのポリシリコン膜を堆積し、例えば塩化ホスホリル（ＰＯＣｌ３）ガス雰囲気にエピタキシャル基板を晒して、ポリシリコン膜をｎ型にする。なお、例えばｎ型にドープされたポリシリコンを堆積することでｎ型ドープのポリシリコン膜を形成してもよい。そのポリシリコン膜をパターニングすることにより、ゲート電極４３が形成される。
ステップＳ８では、ｎ＋型エミッタ領域４２を形成する。ｎ＋型エミッタ領域４２は、フォトリソグラフィおよびエッチングによりｎ＋型エミッタ領域４２の形状に対応する開口を有するレジストマスクを形成し、そのレジストマスクを利用してｎ型不純物を注入し、熱処理によりｎ型不純物を活性化することで、形成される。
ステップＳ９では、エピタキシャル基板の上面に、ＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）のような層間絶縁膜を形成する。
ステップＳ１０では、表面電極を形成する。層間絶縁膜を選択的に除去し、ｐ＋ガードリング２５等を露出するコンタクトホールを形成する。エピタキシャル基板の上面全体に、例えばアルミニウムシリコン（Ａｌ−Ｓｉ）膜を堆積する。アルミニウムシリコン膜をパターニングすることで、ＩＧＢＴ３１のエミッタ電極４４、ストッパ電極２８等の表面電極が形成される。
ステップＳ１１では、エピタキシャル基板の上面全体をバッシベーション膜（保護膜）で覆う。
ステップＳ１２では、エピタキシャル基板の裏面（すなわち、ｐ＋型半導体基板２１）を研削して、基板の厚みを定める。
ステップＳ１３では、裏面構造を形成する。エピタキシャル基板をリードフレーム１０の本体１１上に設置して、基板の裏面全体にコレクタ電極４５を形成する。それにより、スイッチングデバイス３０が完成する。
図９は、イグナイタ１００を備える点火装置２００の構成を示す。点火装置２００は、一例として自動車エンジンの内燃機関に設けられ、イグナイタ１００、ＥＣＵ２１０、イグニッションコイル２２０、および点火プラグ２３０を含んで構成される。
イグナイタ１００は、先述の一例のスイッチ装置であり、これに含まれるスイッチングデバイス３０によりイグニッションコイル２２０の一次側コイルＬ１に電流を流すか否かを切り換える。イグナイタ１００の端子（ゲート端子）１３はＥＣＵ２１０に接続され、端子（コレクタ端子）１１ｂはイグニッションコイル２２０の１次側コイルＬ１に接続され、端子（エミッタ端子）１２はアースとなる車両ボディーに接続される。
ＥＣＵ２１０は、イグナイタ１００に制御信号を送信して、その動作、すなわちエンジンの動作を制御する。
なお、イグナイタ１００のインターフェース用の電源として、外部電源（不図示）をさらに設けてもよい。外部電源は、ＥＣＵの制御信号の信号電圧が低い場合、著しく低下する場合、多くのインターフェースに電源を供給する必要がある場合等、必要に応じて使用することができる。外部電源は、イグナイタ１００の制御デバイス５０のインターフェース用電極パッド（不図示）に接続して、制御回路５６，５７等に電源電圧を供給する。
イグニッションコイル２２０は、点火プラグ２３０で放電させる高電圧を生成する変圧器である。イグニッションコイル２２０は、一次側コイルＬ１および二次側コイルＬ２を有する。一次側コイルＬ１の一端は電源２２２に接続され、他端はイグナイタ１００の端子（コレクタ端子）１１ｂ、すなわちスイッチングデバイス３０に接続される。二次側コイルＬ２の一端は電源２２２に接続され、他端はダイオード２２４を介して点火プラグ２３０に接続される。
点火プラグ２３０は、内燃機関の燃焼室に設けられ、イグニッションコイル２２０から供給される高電圧を放電して、燃料と空気との混合気に着火する。
点火装置２００において、イグナイタ１００は、ＥＣＵ２１０から制御信号（ＯＮ信号）を受けて、スイッチングデバイス３０内のＩＧＢＴ３１をオンする。それにより、イグニッションコイル２２０の一次側コイルＬ１が通電される。イグナイタ１００は、ＥＣＵから制御信号（ＯＦＦ信号）を受けて、ＩＧＢＴ３１をオフする。それにより、イグニッションコイル２２０の一次側コイルＬ１の通電が遮断される。この遮断時に、イグニッションコイル２２０の一次側コイルＬ１に３００Ｖ程度の電圧が発生し、これにより二次側コイルＬ２に３０ｋＶ程度の電圧が発生し、点火プラグ２３０により放電される。
本実施形態に係るイグナイタ１００によれば、スイッチングデバイス３０と制御デバイス５０とを独立のチップに形成することで、スイッチングデバイス３０に含まれるＩＧＢＴ３１の寄生電流が制御デバイス５０に流れず、これに含まれる制御回路が寄生電流により動作不良を起こすことがなくなる。また、ＩＧＢＴの寄生電流を遮断するための自己分離領域が不要になることで、チップをコンパクトに構成することもできる。
なお、本実施形態に係るスイッチ装置は、一例として自動車エンジンにおいて点火プラグを用いて混合気に着火するためのイグナイタとしたが、これに限らず、例えば駆動モータのようなパワーデバイスに用いられるスイッチ装置として使用することもできる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０…リードフレーム、１１…本体、１１ａ…開口、１１ｂ，１２，１３…端子、１６，１７，１８…配線、２１…ｐ＋型半導体基板（ｐ＋型コレクタ領域）、２２…ｎ＋型バッファ領域、２３…ｎ−型ドリフト領域、２４…絶縁層、２５…ｐ＋ガードリング、２６…ｎ＋チャネルストッパ領域、２８…ストッパ電極、２９…パッシベーション膜、３０…スイッチングデバイス、３１…絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、３２…コレクタ−ゲート間ツェナーダイオード（ＣＧ間ＺＤ）、３３…エミッタパッド、３４…電極パッド、３５…耐圧構造部、３６…電流源、４０…ｐ＋型領域、４１…ｐ型ベース領域、４２…ｎ＋型エミッタ領域、４３…ゲート電極、４４…エミッタ電極、４５…コレクタ電極、５０…制御デバイス、５１…センスＩＧＢＴ、５２…ゲート−エミッタ間ツェナーダイオード（ＧＥ間ＺＤ）、５３…ゲートパッド、５４…電極パッド、５５…耐圧構造部、５６，５７…制御回路、５６ａ，５７ａ…回路部、５６ｂ，５７ｂ…能動素子、６０…ｐ＋型領域、６１…ｐ型ベース領域、６２…ｎ＋型エミッタ領域、６３…ゲート電極、６４…エミッタ電極、６５…ｐ型ベース領域、６６…ｎ＋型ソース領域、６７…ｎ＋型ドレイン領域、６８…ｎ−型領域、６９ａ…ゲート電極、６９ｂ…ソース電極、６９ｃ…ドレイン電極、７０…パッケージ、７１…ｐ＋型半導体基板（ｐ＋型コレクタ領域）、７２…ｎ＋型バッファ領域、７３…ｎ−型ドリフト領域、７４…絶縁層、７５…ｐ＋ガードリング、７６…ｎ＋チャネルストッパ領域、７８…ストッパ電極、７９…パッシベーション膜、１００…イグナイタ、２００…点火装置、２１０…ＥＣＵ、２１４…ダイオード、２２０…イグニッションコイル、２３０…点火プラグ、Ｄ２…ダイオード、Ｌ１…一次側コイル、Ｌ２…二次側コイル、Ｒ１，Ｒ２，ＲＧＥ…抵抗、Ｒ５１…センス抵抗、Ｓ１，Ｓ３，Ｔ１，Ｔ３…パッド。

Claims (12)

  1. 導電体と、
    第１面において前記導電体に接し、前記第１面側の第１端子と前記第１面とは反対側の第２面側の第２端子との間をスイッチングするスイッチングデバイスと、
    第３面において前記導電体に接し、前記第３面とは反対側の第４面側に設けられた前記スイッチングデバイスの制御回路、および前記導電体に加わる過電圧から前記制御回路を保護する第１耐圧構造部を有する制御デバイスと、
    を備えるスイッチ装置。
  2. 前記第１耐圧構造部は、前記制御デバイスの前記第４面の縁部に設けられる請求項１に記載のスイッチ装置。
  3. 前記スイッチングデバイスは、前記導電体に加わる過電圧から前記第２面側の回路を保護する第２耐圧構造部を有する請求項１または２に記載のスイッチ装置。
  4. 前記制御デバイスは、前記スイッチングデバイスと比較して両面間の耐圧が高い請求項１から３のいずれか一項に記載のスイッチ装置。
  5. 導電体と、
    第１面において前記導電体に接し、前記第１面側の第１端子と前記第１面とは反対側の第２面側の第２端子との間をスイッチングするスイッチングデバイスと、
    第３面において前記導電体に接し、前記第３面とは反対側の第４面側に設けられた前記スイッチングデバイスの制御回路を有する制御デバイスと、
    を備え、
    前記制御デバイスは、前記スイッチングデバイスと比較して、両面間の耐圧が高い
    スイッチ装置。
  6. 前記制御デバイスおよび前記スイッチングデバイスは、前記導電体側から第１導電型コレクタ層、第２導電型バッファ層、第２導電型ドリフト層、および前記導電体とは反対の面側のエミッタ端子に対応して設けられた第１導電型のウェルを有する請求項１から５のいずれか一項に記載のスイッチ装置。
  7. 前記制御デバイスは、前記スイッチングデバイスと比較して、第１導電型ウェルおよび第２導電型バッファ層の間における第２導電型ドリフト層がより厚い、
    請求項６に記載のスイッチ装置。
  8. 前記制御デバイスは、前記スイッチングデバイスと比較して、第２導電型バッファ層の不純物濃度が低い請求項６または７に記載のスイッチ装置。
  9. 前記制御回路は、
    前記スイッチングデバイスをオンするか否かを指示する制御信号を入力し、
    前記制御信号を電源として用いて、前記スイッチングデバイス内のスイッチ素子のゲート電圧を前記制御信号に応じて制御する、
    請求項１から８のいずれか一項に記載のスイッチ装置。
  10. 前記スイッチングデバイスは、スイッチ素子として絶縁ゲート型バイポーラトランジスタを含む請求項１から９のいずれか一項に記載のスイッチ装置。
  11. 当該スイッチ装置は、イグナイタとして機能し、
    前記スイッチングデバイスは、イグニッションコイルの一次側コイルに電流を流すか否かを切り換える、
    請求項１から１０のいずれか一項に記載のスイッチ装置。
  12. 請求項１から１１のいずれか一項に記載のスイッチ装置と、
    前記スイッチ装置を制御する制御装置と、
    前記スイッチ装置の前記スイッチングデバイスが接続される一次側コイル、および内燃機関の点火プラグに接続される２次側コイルを有するイグニッションコイルと、
    を備える点火装置。
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