KR20100040470A - Ｃｍｏｓ 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 래치 업(latch-up) 발생을 방지하기 위한 CMOS 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제 1 전압이 인가되는 제 1 트랜지스터 및 제 1 트랜지스터의 소스, 드레인보다 깊은 깊이를 갖는 제 1 트렌치를 포함하는 제 1 도전형 웰과, 제 1 도전형 웰의 내부에 형성되며 제 2 전압이 인가되는 제 2 트랜지스터 및 제 2 트랜지스터의 소스, 드레인보다 깊은 깊이를 갖는 제 2 트렌치를 포함하는 제 2 도전형 웰과, 제 1 트렌치에 매립되는 제 1 가드링 전극과, 제 2 트렌치에 매립되는 제 2 가드링 전극을 구비하며, 제 1 가드링 전극 및 제 2 가드링 전극에 각각 제 1 전압 및 제 2 전압이 인가되는 CMOS 장치를 제공한다.
CMOS 장치, 래치 업, 가드링 전극

Description

ＣＭＯＳ 장치 및 그 제조방법{COMPLEMENTARY METAL OXIDE SEMICONDUCTOR DEVICE AND FABRICATION METHOD THE SAME}
본 발명은 반도체 기술에 관한 것으로, 특히, CMOS(COMPLEMENTARY METAL OXIDE SEMICONDUCTOR) 장치에 관한 것이다.
일반적으로 CMOS 장치에서는 PNPN 사이리스터(thyristor)가 필히 존재하며, 이로 인해 경우에 따라서는 전원전압(VDD)에서 접지전압(VSS)으로 이르는 다이렉트(direct) 전류 경로가 생겨 고장의 원인이 되기도 한다.
도 1은 일반적인 CMOS 장치를 나타낸 단면도이다.
도 1을 참조하면, 일반적인 CMOS 장치(100)는, P형 기판(110)에 형성되는 N형 웰(120), N형 웰(120)에 형성되는 P형 웰(130)을 포함한다. N형 웰(120)에는 PMOS 트랜지스터(140)가 형성되고, P형 웰(130)에는 NMOS 트랜지스터(150)가 형성된다.
PMOS 트랜지스터(140)는, 고농도 P형 불순물이 도핑된 소스, 드레인(141, 142)과, 소스(141)와 드레인(142) 사이의 N형 웰(120) 상에 게이트 절연막(미도시)을 개재하여 형성된 게이트 전극(143)을 포함한다. 그리고, NMOS 트랜지스터(150)는, 고농도 N형 불순물이 도핑된 소스, 드레인(151, 152)과, 소스(151)와 드레인(152) 사이의 P형 웰(130)상에 게이트 절연막(미도시)을 개재하여 형성된 게이트 전극(153)을 포함한다.
이때, PMOS 트랜지스터(140)의 소스(141)에는 전원전압(VDD)이 인가되고, NMOS 트랜지스터(150)의 소오스(151)에는 접지전압(VSS)이 인가된다. 그리고, PMOS 트랜지스터(140)의 게이트 전극(143)과 NMOS 트랜지스터(150)의 게이트 전극(153)은 입력 단자(IN)에 공통으로 연결되고, PMOS 트랜지스터(140)의 드레인(142)과 NMOS 트랜지스터(150)의 드레인(152)은 출력 단자(OUT)에 공통으로 연결된다.
한편, PMOS 트랜지스터(140)의 소스(141), N형 웰(120) 및 P형 웰(130)은 각각 기생 PNP 바이폴라 정션 트랜지스터(bipolar junction transistor)의 이미터(emitter), 베이스(base) 및 컬렉터(collector)를 구성한다. 또한, NMOS 트랜지스터(150)의 소스(151), P형 웰(130) 및 N형 웰(120)은 각각 기생 NPN 바이폴라 정션 트랜지스터의 이미터, 베이스 및 컬렉터를 구성한다.
이러한 CMOS 장치(100)에서의 래치 업 발생 과정은 다음과 같다.
CMOS 장치(100)에 외부로부터 전원이 공급되는 상태에서 출력 단자(OUT)에 전원전압(VDD)보다 높은 외부 전압(즉, 잡음(noise)또는 서지(surge))이 인가될 때, 기생 PNP 바이폴라 정션 트랜지스터의 이미터-베이스 접합이 순방향 바이어스(forward bias)가 되므로, 기생 PNP 바이폴라 정션 트랜지스터가 턴온(turn-on) 된다. 턴온된 기생 PNP 바이폴라 정션 트랜지스터에 의해 정공이 P형 웰(130)에 주입된다.
계속해서, P형 웰(130)에 주입된 정공에 의해 기생 NPN 바이폴라 정션 트랜지스터의 이미터-베이스 접합이 순방향 바이어스가 되므로, 기생 NPN 바이폴라 정션 트랜지스터가 턴온된다. 턴온된 기생 NPN 바이폴라 정션 트랜지스터에 의해 전자가 N형 웰(120)에 주입된다. 그리고, N형 웰(120)에 주입된 전자는 기생 PNP 바이폴라 정션 트랜지스터를 이전보다 강하게 턴온시킨다.
이와 같이 기생 PNP, NPN 바이폴라 정션 트랜지스터가 서로를 턴온시키면서 전원전압(VDD)에서 접지전압(VSS)으로 다이렉트 고전류(래치 업 전류)가 흐르게 되어 내부 회로가 망가지게 된다.
이에, N형 웰(120) 및 P형 웰(130)에 래치 업 방지용 가드링 전극(guard ring electrode)을 형성하는 방법이 제안되었다.
도 2는 래치 업 방지용 가드링 전극을 구비하는 종래 기술에 따른 CMOS 장치를 나타낸 단면도이다.
도 2를 참조하면, NMOS 트랜지스터(150)의 소스, 드레인(151, 152)에 주입되는 고농도 N형 불순물을 N형 웰(120)의 일부분에도 주입하여 제 1 가드링 전극(160)을 형성하고, PMOS 트랜지스터(140)의 소스, 드레인(141, 142)에 주입되는 고농도 P형 불순물을 P형 웰(130)의 일부분에도 주입하여 제 2 가드링 전극(170)을 형성한다.
상기 제 1 가드링 전극(160)에는 전원전압(VDD)이 인가되고, 제 2 가드링 전 극(170)에는 접지전압(VSS)이 인가된다.
따라서, 기생 NPN 바이폴라 정션 트랜지스터가 턴온됨에 따라 N형 웰(120)에 주입되는 전자는 제 1 가드링 전극(160)을 통해 외부로 빠져나오고, 기생 PNP 바이폴라 정션 트랜지스터가 턴온됨에 따라 P형 웰(130)에 주입되는 정공은 제 2 가드링 전극(170)을 통해 외부로 빠져나오므로, 래치 업이 방지된다.
그러나, 반도체 소자가 집적화되고 PMOS 트랜지스터(140)와 NMOS 트랜지스터(150)간 거리가 짧아지면서 래치 업을 일으키는 전자 및 정공이 제 1, 제 2 가드링 전극(160, 170)을 통해 빠져나가지 못하여 래치 업이 발생되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 래치 업의 원인이 되는 전하를 제거하는 가드링 전극의 전하 제거 능력을 향상시키어 래치 업 발생을 방지할 수 있는 CMOS 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제 1 전압이 인가되는 제 1 트랜지스터 및 상기 제 1 트랜지스터의 소스, 드레인보다 깊은 깊이를 갖는 제 1 트렌치를 포함하는 제 1 도전형 웰과, 상기 제 1 도전형 웰의 내부에 형성되며 제 2 전압이 인가되는 제 2 트랜지스터 및 상기 제 2 트랜지스터의 소스, 드레인보다 깊은 깊이를 갖는 제 2 트렌치를 포함하는 제 2 도전형 웰과, 상기 제 1 트렌치에 매립되는 제 1 가드링 전극과, 상기 제 2 트렌치에 매립되는 제 2 가드링 전극을 구비하며, 상기 제 1 가드링 전극 및 상기 제 2 가드링 전극에 각각 상기 제 1 전압 및 상기 제 2 전압이 인가되는 CMOS 장치를 제공한다.
본 발명에 의하면, CMOS 소자의 래치 업을 방지하기 위한 가드링 전극이 CMOS 소자의 소스, 드레인보다 깊게 형성되므로, 가드링 전극의 전하 제거 능력이 향상되어 래치 업 전류가 가드링 전극으로 원할히 빠져나가 래치 업이 방지된다.
또한, 가드링 전극을 이온 주입법에 의해 형성하는 종래 기술과 달리 리세스 공정을 통해 기판을 식각하고 식각된 부위에 도전막을 매립하여 형성하므로, 가드링 전극의 저항이 낮아진다. 따라서, 가드링 전극으로의 래치 업 전류의 흐름이 개선되어 래치 업이 방지된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 CMOS 장치를 나타낸 단면도이다.
도 3을 참조하면, 제 1 실시예에 따른 CMOS 반도체 장치(200A)는, PMOS 트랜지스터(260)를 포함하는 N형 웰(220)에 PMOS 트랜지스터(260)의 소스, 드레인(261, 262)보다 깊은 깊이로 형성된 제 1 트렌치(T1)와, NMOS 트랜지스터(270)를 포함하는 P형 웰(230)에 NMOS 트랜지스터(270)의 소스, 드레인(271, 272)보다 깊은 깊이로 형성된 제 2 트렌치(T2)와, 제 1 트렌치(T1)에 매립된 제 1 가드링 전극(240), 제 2 트렌치(T2)에 매립된 제 2 가드링 전극(250)을 포함한다.
보다 구체적으로, P형 기판(210) 내에 N형 웰(220)이 형성되고, N형 웰(220) 내에 P형 웰(230)이 형성된다.
N형 웰(220)에는 PMOS 트랜지스터(260)와 제 1 트렌치(T1)가 형성된다.
PMOS 트랜지스터(260)는, 고농도 P형 불순물이 도핑된 소스, 드레인(261, 262), 소스(261)와 드레인(262) 사이의 N형 웰(220)상에 게이트 절연막(미도시)을 개재하여 형성된 게이트 전극(263)을 포함한다.
제 1 트렌치(T1)는, PMOS 트랜지스터(260) 일측의 N형 웰(220)에 PMOS 트랜지스터(260)의 소스, 드레인(261, 262)보다 깊은 깊이로 형성된다. 제 1 트렌치(T1)에는 제 1 가드링 전극(240)이 매립된다. 제 1 가드링 전극(240)은 고농도 N형 폴리실리콘막으로 구성될 수 있다.
한편, P형 웰(230)에는 NMOS 트랜지스터(270)와 제 2 트렌치(T2)가 형성된다.
NMOS 트랜지스터(270)는, 고농도 N형 불순물이 도핑된 소스, 드레인(271, 272), 소스(271)와 드레인(272) 사이의 P형 웰(230)상에 게이트 절연막(미도시)을 개재하여 형성된 게이트 전극(273)을 포함한다. 제 2 트렌치(T2)는, NMOS 트랜지스터(270) 일측의 P형 웰(230)에 NMOS 트랜지스터(270)의 소스, 드레인(271, 272)보 다 깊은 깊이로 형성된다. 제 2 트렌치(T2)에는 제 2 가드링 전극(250)이 매립된다. 제 2 가드링 전극(250)은 고농도 P형 폴리실리콘막으로 구성될 수 있다.
듀얼 게이트(dual gate) 스킴을 사용하는 경우, 즉 PMOS 트랜지스터(260)의 게이트 전극(263)을 고농도 P형 폴리실리콘막으로 형성하고 NMOS 트랜지스터(270)의 게이트 전극(273)을 고농도 N형 폴리실리콘막으로 형성하는 경우, 제 1 가드링 전극(240)을 NMOS 트랜지스터(270)의 게이트 전극(273)에 사용되는 고농도 N형 폴리실리콘막으로 구성하고, 제 2 가드링 전극(250)을 PMOS 트랜지스터의 게이트 전극(263)에 사용되는 고농도 P형 폴리실리콘막으로 구성할 수 있다.
이때, PMOS 트랜지스터(260)의 소스(261)와 제 1 가드링 전극(240)에는 전원전압(VDD)이 공통으로 인가되고, NMOS 트랜지스터(270)의 소스(271)와 제 2 가드링 전극(250)에는 접지전압(VSS)이 공통으로 인가된다. 그리고, PMOS 트랜지스터(260)의 게이트 전극(263)과 NMOS 트랜지스터(270)의 게이트 전극(273)은 입력 단자(IN)에 공통으로 연결되고, PMOS 트랜지스터(260)의 드레인(262)과 NMOS 트랜지스터(270)의 드레인(272)은 출력 단자(OUT)에 공통으로 연결된다.
이와 같은 제 1 실시예에 따른 CMOS 장치(200A)의 제조방법은 다음과 같다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 CMOS 장치의 제조방법을 나타낸 단면도들이다.
도 4a에 도시된 바와 같이, P형 기판(210)에 N형 웰(220)을 형성하고, N형 웰(220)의 일부분에 P형 웰(230)을 형성한다.
이어, N형 웰(220) 및 P형 웰(230)의 일부를 식각하여 제 1, 제 2 트렌 치(T1, T2)를 형성한다.
이때, 제 1, 제 2 트렌치(T1, T2)가 차후에 형성하는 PMOS 및 NMOS 트랜지스터(260, 270)의 소스, 드레인(261, 271, 262, 272)보다 깊은 깊이 갖도록, 제 1, 제 2 트렌치(T1, T2)의 식각 깊이를 적절히 조절한다. 예를 들어, 제 1, 제 2 트렌치(T1, T2)를 10 내지 10000Å의 깊이로 형성한다.
도면으로 나타내지는 않았지만, 채널 길이를 확보하기 위해 리세스 게이트(recess gate) 공정을 사용하는 경우에는, 제 1, 제 2 트렌치(T1, T2)를 리세스 게이트를 형성하기 위한 기판(210) 식각시에 함께 형성할 수도 있다.
이어, 도 4b에 도시된 바와 같이, 제 1 트렌치(T1) 및 제 2 트렌치(T2)에 도전막을 매립하여 제 1, 제 2 가드링 전극(240, 250)을 형성한다.
제 1 가드링 전극(240)은 고농도 N형 폴리실리콘막으로 형성할 수 있고, 제 2 가드링 전극(250)은 고농도 P형 폴리실리콘막으로 형성할 수 있다.
이어, 도 4c에 도시된 바와 같이, N형 웰(220) 및 P형 웰(230)상에 각각 게이트 절연막(미도시)을 개재하여 게이트 전극(263, 273)을 형성한다.
그런 다음, 게이트 전극(263) 양측 N형 웰(220)에 고농도 P형 불순물을 주입하여 소스, 드레인(261, 262)을 형성하고, 게이트 전극(273) 양측 P형 웰(230)에 고농도 N형 불순물을 주입하여 소스, 드레인(271, 272)을 형성한다.
이로써, N형 웰(220)에는 PMOS 트랜지스터(260)가 형성되고, P형 웰(230)에는 NMOS 트랜지스터(270)가 형성된다.
이후, 도시하지 않았지만 PMOS 트랜지스터(260)의 게이트 전극(263)과 NMOS 트랜지스터(270)의 게이트 전극(273)을 입력 단자(IN)에 연결하고, PMOS 트랜지스터(260)의 드레인(262)과 NMOS 트랜지스터(270)의 드레인(272)을 출력 단자(OUT)에 연결하며, PMOS 트랜지스터(260)의 소스(261)와 제 1 가드링 전극(240)에 전원전압(VDD)을 인가하고, NMOS 트랜지스터(270)의 소스(271)와 제 2 가드링 전극(250)에 접지전압(VSS)을 인가하기 위한 배선을 형성한다.
전술한 실시예에서는 제 1, 제 2 가드링 전극(240, 250)과 게이트 전극(263, 273)을 따로 형성하였으나, 함께 형성하여도 무방하다.
예를 들어, 듀얼 게이트 스킴을 사용하는 경우 제 1 가드링 전극(240)은 NMOS 트랜지스터(270)의 게이트 전극(273)으로 사용되는 고농도 N형 폴리실리콘막 형성시 제 1 트렌치(T1)를 함께 매립하고 게이트 전극(273)을 형성하기 위한 사진 식각 공정시 제 1 트렌치(T1) 외부의 고농도 N형 폴리실리콘막을 제거하여 형성할 수 있다. 그리고, 제 2 가드링 전극(250)은 PMOS 트랜지스터(260)의 게이트 전극(263)으로 사용되는 고농도 P형 폴리실리콘막 형성시 제 2 트렌치(T2)를 함께 매립하고, 게이트 전극(263)을 형성하기 위한 사진 식각 공정시 제 2 트렌치(T2) 외부의 고농도 P형 폴리실리콘막을 제거하여 형성할 수 있다.
이와 같은 본 발명의 제 1 실시에에 따르면, 가드링 전극(240, 250)이 PMOS 및 NMOS 트랜지스터(260, 270)의 소스, 드레인(261, 262, 271, 272)보다 깊게 형성되므로, 래치 업 전류가 가드링 전극(240, 250)을 통해 원할히 빠져나가게 되어 래치 업 발생이 방지된다.
또한, 가드링 전극을 불순물 주입에 의해 형성하는 종래 기술과 달리, 기 판(210)에 트렌치(T1, T2)를 형성하고 트렌치(T1, T2)에 저저항의 도전막을 매립하여 형성하므로, 가드링 전극의 저항을 낮출 수 있다. 그 결과, 가드링 전극을 통한 래치 업 전류의 흐름이 원활해져 래치 업 발생이 방지된다.
제 2 실시예
도 5는 본 발명의 제 2 실시예에 따른 CMOS 장치(200B)를 나타낸 단면도이다.
도 5에 도시된 바와 같이, 제 2 실시예에 따른 CMOS 장치(200B)는 제 1 실시예의 CMOS 장치(200A)에 비하여 제 1, 제 2 가드링 전극(240, 250) 하부에 제 1, 제 2 불순물 주입층(280, 290)을 더 포함한다.
보다 구체적으로, P형 기판(210) 내에 N형 웰(220)이 형성되고, N형 웰(220) 내에 P형 웰(230)이 형성된다.
N형 웰(220)에는 PMOS 트랜지스터(260)와 제 1 트렌치(T1) 및 제 1 불순물층(280)이 형성된다.
PMOS 트랜지스터(260)는, P형 불순물이 도핑된 소스, 드레인(261, 262), 소스(261)와 드레인(262) 사이의 N형 웰(220)상에 게이트 절연막(미도시)을 개재하여 형성된 게이트 전극(263)을 포함한다. 제 1 트렌치(T1)는 PMOS 트랜지스터(260) 일측의 N형 웰(220)에 PMOS 트랜지스터(260)의 소스, 드레인(261, 262)보다 깊은 깊이로 형성된다. 제 1 불순물 주입층(280)은 제 1 트렌치(T1) 하부의 N형 웰(220)에 형성된다. 그리고, 제 1 트렌치(T1)에는 제 1 가드링 전극(240)이 매립된다. 제 1 가드링 전극(240)은 고농도 N형 폴리실리콘막으로 구성될 수 있다.
한편, P형 웰(230)에는 NMOS 트랜지스터(270)와 제 2 트렌치(T2) 및 제 2 불순물층(290)이 형성된다.
NMOS 트랜지스터(270)는, N형 불순물이 도핑된 소스, 드레인(271, 272), 소스(271)와 드레인(272) 사이의 P형 웰(230)상에 게이트 절연막(미도시)을 개재하여 형성된 게이트 전극(273)을 포함한다. 제 2 트렌치(T2)는 NMOS 트랜지스터(270) 일측의 P형 웰(230)에 NMOS 트랜지스터(270)의 소스, 드레인(271, 272)보다 깊은 깊이로 형성된다. 제 2 불순물 주입층(290)은 제 2 트렌치(T2) 하부의 P형 웰(230)에 형성된다. 그리고, 제 2 트렌치(T2)에는 제 2 가드링 전극(250)이 매립된다. 제 2 가드링 전극(250)은 고농도 P형 폴리실리콘막으로 구성될 수 있다.
듀얼 게이트 스킴을 사용하는 경우, 제 1 가드링 전극(240)을 NMOS 트랜지스터(270)의 게이트 전극(273)에 사용되는 고농도 N형 폴리실리콘막으로 구성하고, 제 2 가드링 전극(250)을 PMOS 트랜지스터의 게이트 전극(263)에 사용되는 고농도 P형 폴리실리콘막으로 구성할 수 있다.
이때, PMOS 트랜지스터(260)의 소스(261)와 제 1 가드링 전극(240)에는 전원전압(VDD)이 공통으로 인가되고, NMOS 트랜지스터(270)의 소스(271)와 제 2 가드링 전극(250)에는 접지전압(VSS)이 공통으로 인가된다. 그리고, PMOS 트랜지스터(260)의 게이트 전극(263)과 NMOS 트랜지스터(270)의 게이트 전극(273)은 입력 단자(IN)에 공통으로 연결되고, PMOS 트랜지스터(260)의 드레인(262)과 NMOS 트랜지스터(270)의 드레인(272)은 출력 단자(OUT)에 공통으로 연결된다.
이와 같은 구조를 갖는 제 2 실시예에 따른 CMOS 장치(200B)의 제조방법은 다음과 같다.
도 6a 내지 도 6d는 본 발명의 제 2 실시예에 따른 CMOS 장치의 제조방법을 나타낸 단면도들이다.
도 6a에 도시된 바와 같이, P형 기판(210) 내에 N형 웰(220)을 형성하고, N형 웰(220)의 일부분에 P형 웰(230)을 형성한다.
이어, N형 웰(220) 및 P형 웰(230)의 일부분을 식각하여 제 1, 제 2 트렌치(T1, T2)를 형성한다.
이때, 제 1, 제 2 트렌치(T1, T2)가 차후에 형성하는 PMOS 및 NMOS 트랜지스터(260, 270)의 소스, 드레인(261, 271, 262, 272)보다 깊은 깊이 갖도록 제 1, 제 2 트렌치(T1, T2)의 식각 깊이를 적절히 조절한다. 예를 들어, 제 1, 제 2 트렌치(T1, T2)를 10 내지 10000Å의 깊이로 형성한다.
도면으로 나타내지는 않았지만, 채널 길이를 확보하기 위해 리세스 게이트 공정을 사용하는 경우에는, 제 1, 제 2 트렌치(T1, T2)를 리세스 게이트를 형성하기 위한 기판(210) 식각시에 함께 형성할 수도 있다.
이어, 도 6b에 도시된 바와 같이, 제 1 트렌치(T1) 하부의 N형 웰(220)에 고농도 N형 불순물을 주입하여 제 1 불순물 주입층(280)을 형성하고, 제 2 트렌치(T2) 하부의 P형 웰(230)에 고농도 P형 불순물을 주입하여 제 2 불순물 주입층(290)을 형성한다.
이어, 도 6c에 도시된 바와 같이, 제 1 트렌치(T1) 및 제 2 트렌치(T2)에 도 전막을 매립하여 제 1, 제 2 가드링 전극(240, 250)을 형성한다.
제 1 가드링 전극(240)은 고농도 N형 폴리실리콘막으로 형성할 수 있고, 제 2 가드링 전극(250)은 고농도 P형 폴리실리콘막으로 형성할 수 있다.
이어, 도 6d에 도시된 바와 같이, N형 웰(220) 및 P형 웰(230)상에 각각 게이트 절연막(미도시)을 개재하여 게이트 전극(263, 273)을 형성한다.
그런 다음, 게이트 전극(263) 양측 N형 웰(220)에 고농도 P형 불순물을 주입하여 소스, 드레인(261, 262)을 형성하고, 게이트 전극(273) 양측 P형 웰(230)에 고농도 N형 불순물을 주입하여 소스, 드레인(271, 272)을 형성한다.
이로써, N형 웰(220)에는 PMOS 트랜지스터(260)가 형성되고, P형 웰(230)에는 NMOS 트랜지스터(270)가 형성된다.
이후, 도시하지 않았지만 PMOS 트랜지스터(260)의 게이트 전극(263)과 NMOS 트랜지스터(270)의 게이트 전극(273)을 입력 단자(IN)에 연결하고, PMOS 트랜지스터(260)의 드레인(262)과 NMOS 트랜지스터(270)의 드레인(272)을 출력 단자(OUT)에 연결하며, PMOS 트랜지스터(260)의 소스(261)와 제 1 가드링 전극(240)에 전원전압(VDD)을 인가하고, NMOS 트랜지스터(270)의 소스(271)와 제 2 가드링 전극(250)에 접지전압(VSS)을 인가하기 위한 배선을 형성한다.
전술한 실시예에서는 제 1, 제 2 가드링 전극(240, 250)과 게이트 전극(263, 273)을 따로 형성하였으나, 함께 형성하여도 무방하다.
예를 들어, 듀얼 게이트 스킴을 사용하는 경우 제 1 가드링 전극(240)은, NMOS 트랜지스터(270)의 게이트 전극(273)으로 사용되는 고농도 N형 폴리실리콘막 형성시 제 1 트렌치(T1)를 함께 매립하고 게이트 전극(273)을 형성하기 위한 사진 식각 공정시 제 1 트렌치(T1) 외부의 고농도 N형 폴리실리콘막을 제거하여 형성할 수 있다. 그리고, 제 2 가드링 전극(250)은 PMOS 트랜지스터(260)의 게이트 전극(263)으로 사용되는 고농도 P형 폴리실리콘막 형성시 제 2 트렌치(T2)를 함께 매립하고, 게이트 전극(263)을 형성하기 위한 사진 식각 공정시 제 2 트렌치(T2) 외부의 고농도 P형 폴리실리콘막을 제거하여 형성할 수 있다.
이와 같은 제 2 실시예에서는, 제 1 실시예에 비해 제 1, 제 2 가드링(240, 250) 하부에 형성된 제 1, 제 2 불순물 주입층(280, 290)에 의하여 래치 업 전류를 제거하는 능력이 더욱 향상된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 CMOS 장치를 나타낸 단면도.
도 2는 래치 업 방지용 가드링 전극을 구비하는 종래 기술에 따른 CMOS 장치를 나타낸 단면도.
도 3은 본 발명의 제 1 실시예에 따른 CMOS 장치를 나타낸 단면도.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 CMOS 장치의 제조방법을 나타낸 단면도들.
도 5는 본 발명의 제 2 실시예에 따른 CMOS 장치를 나타낸 단면도.
도 6a 내지 도 6d는 본 발명의 제 2 실시예에 따른 CMOS 장치의 제조방법을 나타낸 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
210 : P형 기판
220 : N형 웰
230 : P형 웰
240, 250 : 제 1, 제 2 가드링 전극
260 : PMOS 트랜지스터
270 : NMOS 트랜지스터
280, 290 : 제 1, 제 2 불순물 주입층

Claims (13)

  1. 제 1 전압이 인가되는 제 1 트랜지스터 및 상기 제 1 트랜지스터의 소스, 드레인보다 깊은 깊이를 갖는 제 1 트렌치를 포함하는 제 1 도전형 웰;
    상기 제 1 도전형 웰의 내부에 형성되며 제 2 전압이 인가되는 제 2 트랜지스터 및 상기 제 2 트랜지스터의 소스, 드레인보다 깊은 깊이를 갖는 제 2 트렌치를 포함하는 제 2 도전형 웰;
    상기 제 1 트렌치에 매립되는 제 1 가드링 전극;
    상기 제 2 트렌치에 매립되는 제 2 가드링 전극을 구비하며,
    상기 제 1 가드링 전극 및 상기 제 2 가드링 전극에 각각 상기 제 1 전압 및 상기 제 2 전압이 인가되는 CMOS 장치.
  2. 제 1항에 있어서,
    상기 제 1 가드링 전극 하부의 상기 제 1 도전형 웰에 형성되는 제 1 도전형 불순물 주입층;
    상기 제 2 가드링 전극 하부의 상기 제 2 도전형 웰 형성되는 제 2 도전형 불순물 주입층을 더 포함하는 CMOS 장치.
  3. 제 1항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터인 CMOS 장치.
  4. 제 1항에 있어서,
    상기 제 1 전압은 전원전압이고, 상기 제 2 전압은 접지전압인 CMOS 장치.
  5. 제 1항에 있어서,
    상기 제 1, 제 2 트렌치를 10 내지 10000Å의 깊이로 구성하는 CMOS 장치.
  6. 제 1항에 있어서,
    상기 제 1 가드링 전극을 제 1 도전형 폴리실리콘막으로 구성하고, 상기 제 2 가드링 전극을 제 2 도전형 폴리실리콘막으로 구성하는 CMOS 장치.
  7. 제 1항, 제 2항 및 제 6항 중 어느 한 항에 있어서,
    상기 제 1 도전형은 N형이고, 제 2 도전형은 P형인 CMOS 장치.
  8. 제 1 도전형 웰 및 상기 제 1 도전형 웰 내에 제 2 도전형 웰이 형성된 기판이 제공되는 단계;
    상기 제 1 도전형 웰 및 상기 제 2 도전형 웰에 각각 하기의 제 1, 제 2 트랜지스터의 소스, 드레인보다 깊은 깊이로 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;
    상기 제 1 트렌치 및 상기 제 2 트렌치를 매립하여 제 1 가드링 전극 및 제 2 가드링 전극을 형성하는 단계;
    상기 제 1 도전형 웰에 제 1 트랜지스터를 형성하고 상기 제 2 도전형 웰에 제 2 트랜지스터를 형성하는 단계
    를 포함하는 CMOS 장치의 제조방법.
  9. 제 8항에 있어서,
    상기 제 1, 제 2 트렌치를 10 내지 10000Å의 깊이로 형성하는 CMOS 장치의 제조방법.
  10. 제 8항에 있어서,
    상기 제 1 가드링 전극을 상기 제 2 트랜지스터의 게이트 전극 형성시 함께 형성하고, 상기 제 2 가드링 전극을 상기 제 1 트랜지스터의 게이트 전극 형성시 형성하는 CMOS 장치의 제조방법.
  11. 제 10항에 있어서,
    상기 제 1 가드링 전극 및 상기 제 2 트랜지스터의 게이트 전극을 제 1 도전형 폴리실리콘막으로 형성하고, 상기 제 2 가드링 전극 및 상기 제 1 트랜지스터의 게이트 전극을 제 2 도전형 폴리실리콘막으로 형성하는 CMOS 장치의 제조방법.
  12. 제 8항에 있어서,
    상기 제 1, 제 2 가드링 전극을 형성하기 전에 상기 제 1 트렌치 하부의 상기 제 1 도전형 웰에 제 1 도전형 불순물 주입층을 형성하고, 상기 제 2 트렌치 하부의 상기 제 2 도전형 웰에 제 2 도전형 불순물 주입층을 형성하는 단계를 더 포함하는 CMOS 장치의 제조방법.
  13. 제 8항, 제 11항 및 제 12항 중 어느 한 항에 있어서,
    상기 제 1 도전형으로 N형을 사용하고, 제 2 도전형으로 P형을 사용하는 CMOS 장치의 제조방법.
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