JPH06169241A - 短絡保護回路及び電力用ダーリントン・トランジスタ・モジュール - Google Patents
短絡保護回路及び電力用ダーリントン・トランジスタ・モジュールInfo
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Abstract
(57)【要約】
【目的】 電力用ダーリントン・トランジスタの”負荷
短絡破壊”を効果的に防止する。 【構成】 電力用ダーリントン・トランジスタ２０の最
後段のベースＢＸとエミッタＥの間の電位差が、保護用
バイポーラトランジスタ３２のベース・エミッタ間順方
向電圧で決まる所定の電圧以上に高くなると、保護用バ
イポーラトランジスタ３２がオンして、ダーリントン・
トランジスタ２０の最前段のベース電流ＩB が最後段の
エミッタＥへバイパスされるので、ダーリントン・トラ
ンジスタ２０のコレクタ電流ＩC の過度の上昇が抑制さ
れ、”負荷短絡破壊”が防止される。 【効果】 前記電位差はダーリントン・トランジスタの
段数にも温度にも依存しないので、様々な段数のダーリ
ントン・トランジスタに対して、全使用温度範囲で所定
のバイパス動作を保障すべく短絡保護回路を設計するこ
とが容易である。
短絡破壊”を効果的に防止する。 【構成】 電力用ダーリントン・トランジスタ２０の最
後段のベースＢＸとエミッタＥの間の電位差が、保護用
バイポーラトランジスタ３２のベース・エミッタ間順方
向電圧で決まる所定の電圧以上に高くなると、保護用バ
イポーラトランジスタ３２がオンして、ダーリントン・
トランジスタ２０の最前段のベース電流ＩB が最後段の
エミッタＥへバイパスされるので、ダーリントン・トラ
ンジスタ２０のコレクタ電流ＩC の過度の上昇が抑制さ
れ、”負荷短絡破壊”が防止される。 【効果】 前記電位差はダーリントン・トランジスタの
段数にも温度にも依存しないので、様々な段数のダーリ
ントン・トランジスタに対して、全使用温度範囲で所定
のバイパス動作を保障すべく短絡保護回路を設計するこ
とが容易である。
Description
【０００１】
【産業上の利用分野】この発明は、電力用ダーリントン
・トランジスタの負荷短絡時の保護を行う短絡保護回路
と、この短絡保護回路を内蔵した電力用ダーリントン・
トランジスタ・モジュールに関する。
・トランジスタの負荷短絡時の保護を行う短絡保護回路
と、この短絡保護回路を内蔵した電力用ダーリントン・
トランジスタ・モジュールに関する。
【０００２】
＜この発明の一般的な背景＞電力用ダーリントン・トラ
ンジスタなどの電力用回路素子においては、負荷が短絡
したときに電力用回路素子が曝される動作条件、すなわ
ち電圧及び電流は、電力用回路素子の使用の可否を左右
する最も大きな要因である。特に、インバータに利用さ
れる電力用トランジスタにおいて負荷が短絡すると、当
該トランジスタには、電源電圧が印加された状態で定格
電流の４〜１０倍の大きな電流が流れる。このとき、ト
ランジスタに印加される電力は、定格消費電力の１００
０倍程度にも達する。従って、この短絡状態が持続され
れば、トランジスタは破壊に至る。この破壊は、”負荷
短絡破壊”と呼ばれており、一般にトランジスタの使用
の可否を左右する最大の要因の一つである。
ンジスタなどの電力用回路素子においては、負荷が短絡
したときに電力用回路素子が曝される動作条件、すなわ
ち電圧及び電流は、電力用回路素子の使用の可否を左右
する最も大きな要因である。特に、インバータに利用さ
れる電力用トランジスタにおいて負荷が短絡すると、当
該トランジスタには、電源電圧が印加された状態で定格
電流の４〜１０倍の大きな電流が流れる。このとき、ト
ランジスタに印加される電力は、定格消費電力の１００
０倍程度にも達する。従って、この短絡状態が持続され
れば、トランジスタは破壊に至る。この破壊は、”負荷
短絡破壊”と呼ばれており、一般にトランジスタの使用
の可否を左右する最大の要因の一つである。
【０００３】実用的には、電力用トランジスタは、少な
くとも１０〜２０μｓｅｃ以上持続する、負荷が短絡し
た状態（負荷短絡状態）に耐えることが要求される。こ
の期間の間にトランジスタの駆動回路が、負荷に流れる
電流の異常な増大を検出してトランジスタを遮断すべく
制御することができるので、トランジスタの破壊が免れ
得る。
くとも１０〜２０μｓｅｃ以上持続する、負荷が短絡し
た状態（負荷短絡状態）に耐えることが要求される。こ
の期間の間にトランジスタの駆動回路が、負荷に流れる
電流の異常な増大を検出してトランジスタを遮断すべく
制御することができるので、トランジスタの破壊が免れ
得る。
【０００４】”負荷短絡破壊”に関する試験のための回
路（試験回路）を図８に示す。この試験回路において、
測定対象としてのトランジスタ１のコレクタＣとエミッ
タＥに並列に、電源２及びコンデンサ３が接続されてい
る。トランジスタ１、電源２、及びコンデンサ３の間を
接続する配線は、極力短いことが肝要である。試験で
は、電源電圧ＶCCをある値に設定し、トランジスタ１の
ベース電流ＩB を３０μｓｅｃの幅を有する単発のパル
スの形で供給して、トランジスタ１を瞬時の間導通（オ
ン）させる。そして、そのときのコレクタ電流ＩC の最
大値とコレクタ・エミッタ間電圧ＶCEとが測定される。
路（試験回路）を図８に示す。この試験回路において、
測定対象としてのトランジスタ１のコレクタＣとエミッ
タＥに並列に、電源２及びコンデンサ３が接続されてい
る。トランジスタ１、電源２、及びコンデンサ３の間を
接続する配線は、極力短いことが肝要である。試験で
は、電源電圧ＶCCをある値に設定し、トランジスタ１の
ベース電流ＩB を３０μｓｅｃの幅を有する単発のパル
スの形で供給して、トランジスタ１を瞬時の間導通（オ
ン）させる。そして、そのときのコレクタ電流ＩC の最
大値とコレクタ・エミッタ間電圧ＶCEとが測定される。
【０００５】図９は、図８の試験回路を用いて、保護回
路を有しない従来のトランジスタ１を被測定サンプルと
して測定した結果を示すグラフである。３種類のベース
電流ＩB に対して、トランジスタ１が破壊に至るまで電
源電圧ＶCCを段階的に上昇させ、そのときのコレクタ電
流ＩC の最大値を測定した。図９における縦軸は、この
コレクタ電流ＩC の最大値を表している。図９において
×印はトランジスタ１の破壊点を表している。図９か
ら、ベース電流ＩB を小さくすると、同一のコレクタ・
エミッタ間電圧ＶCEに対してコレクタ電流ＩC が小さく
なり、その結果破壊に至るコレクタ・エミッタ間電圧Ｖ
CE（破壊電圧）が高くなることが分かる。
路を有しない従来のトランジスタ１を被測定サンプルと
して測定した結果を示すグラフである。３種類のベース
電流ＩB に対して、トランジスタ１が破壊に至るまで電
源電圧ＶCCを段階的に上昇させ、そのときのコレクタ電
流ＩC の最大値を測定した。図９における縦軸は、この
コレクタ電流ＩC の最大値を表している。図９において
×印はトランジスタ１の破壊点を表している。図９か
ら、ベース電流ＩB を小さくすると、同一のコレクタ・
エミッタ間電圧ＶCEに対してコレクタ電流ＩC が小さく
なり、その結果破壊に至るコレクタ・エミッタ間電圧Ｖ
CE（破壊電圧）が高くなることが分かる。
【０００６】トランジスタの”負荷短絡破壊”は、トラ
ンジスタを構成する半導体チップの温度上昇が原因とな
る破壊モード（熱破壊モード）と、トランジスタへの印
加電力が特定の値になった瞬間に破壊する破壊モード
（電力破壊モード）の２種類に分類される（参考文献
１：H. Nishiumi et al.,”High Voltage High Power T
ransistor Modules for 440V AC Line Voltage Inverte
r Applications”,in Conference Record of IPEC-Toky
o 83,pp.297-305,1983）。図８に示した試験回路で
は、トランジスタ１には、３０μｓｅｃ程度のごく短い
時間に電力が印加されるので、図９に示される破壊点は
電力破壊モードに相応する。
ンジスタを構成する半導体チップの温度上昇が原因とな
る破壊モード（熱破壊モード）と、トランジスタへの印
加電力が特定の値になった瞬間に破壊する破壊モード
（電力破壊モード）の２種類に分類される（参考文献
１：H. Nishiumi et al.,”High Voltage High Power T
ransistor Modules for 440V AC Line Voltage Inverte
r Applications”,in Conference Record of IPEC-Toky
o 83,pp.297-305,1983）。図８に示した試験回路で
は、トランジスタ１には、３０μｓｅｃ程度のごく短い
時間に電力が印加されるので、図９に示される破壊点は
電力破壊モードに相応する。
【０００７】”負荷短絡状態”での電力破壊モードの破
壊に対する強さ（破壊耐量）を改善する方法は、基本的
に過大なコレクタ電流ＩC が流れないように、コレクタ
電流ＩC を制限することであり、そのためには負荷短絡
時にベース電流ＩB を小さくすればよいことを、上述の
試験結果は示している。そのための具体的方法として、
コレクタ電流ＩC が大きくなるとベース・エミッタ間順
方向電圧ＶBEが高くなるというトランジスタの一般的な
性質を利用することができる。すなわち、適切に設定さ
れた基準電圧回路を設けて、この回路が供給する基準電
圧とトランジスタのベース・エミッタ間順方向電圧ＶBE
とを相互に比較して、ベース・エミッタ間順方向電圧Ｖ
BEの方が高くなればトランジスタのベース電流ＩB を低
減させることにより、過大なコレクタ電流ＩC を抑制す
ることができる。図１０〜図１２は、この方法に基づく
３種の具体例を示す。
壊に対する強さ（破壊耐量）を改善する方法は、基本的
に過大なコレクタ電流ＩC が流れないように、コレクタ
電流ＩC を制限することであり、そのためには負荷短絡
時にベース電流ＩB を小さくすればよいことを、上述の
試験結果は示している。そのための具体的方法として、
コレクタ電流ＩC が大きくなるとベース・エミッタ間順
方向電圧ＶBEが高くなるというトランジスタの一般的な
性質を利用することができる。すなわち、適切に設定さ
れた基準電圧回路を設けて、この回路が供給する基準電
圧とトランジスタのベース・エミッタ間順方向電圧ＶBE
とを相互に比較して、ベース・エミッタ間順方向電圧Ｖ
BEの方が高くなればトランジスタのベース電流ＩB を低
減させることにより、過大なコレクタ電流ＩC を抑制す
ることができる。図１０〜図１２は、この方法に基づく
３種の具体例を示す。
【０００８】＜第１の従来例＞図１０に示す回路例で
は、トランジスタ５と分圧抵抗Ｒ１、Ｒ２で構成され、
電圧を一定値以下に維持する回路が、短絡保護回路６と
してダーリントン・トランジスタ４のベース（最前段の
ベース）Ｂとエミッタ（最後段のエミッタ）Ｅの間に介
挿されている。ダーリントン・トランジスタ４にはコレ
クタＣとエミッタＥの間にフリーホイールダイオード７
が並列に接続されている。例えば”負荷短絡”の場合の
ように定格電流の数倍の大きさのコレクタ電流ＩC （主
電流）が流れる状況においては、ダーリントン・トラン
ジスタ４のベース・エミッタ間順方向電圧が上昇する。
ベース・エミッタ間順方向電圧を分圧抵抗Ｒ１、Ｒ２で
分圧した電圧が、トランジスタ５のベース・エミッタ間
順方向電圧に達すると、ダーリントン・トランジスタ４
のベース電流ＩB がトランジスタ５へバイパスされ、ダ
ーリントン・トランジスタ４へ供給されるベース電流Ｉ
B が抑制される。その結果、ダーリントン・トランジス
タ４のコレクタ電流ＩC の過度な上昇が抑えられる。
は、トランジスタ５と分圧抵抗Ｒ１、Ｒ２で構成され、
電圧を一定値以下に維持する回路が、短絡保護回路６と
してダーリントン・トランジスタ４のベース（最前段の
ベース）Ｂとエミッタ（最後段のエミッタ）Ｅの間に介
挿されている。ダーリントン・トランジスタ４にはコレ
クタＣとエミッタＥの間にフリーホイールダイオード７
が並列に接続されている。例えば”負荷短絡”の場合の
ように定格電流の数倍の大きさのコレクタ電流ＩC （主
電流）が流れる状況においては、ダーリントン・トラン
ジスタ４のベース・エミッタ間順方向電圧が上昇する。
ベース・エミッタ間順方向電圧を分圧抵抗Ｒ１、Ｒ２で
分圧した電圧が、トランジスタ５のベース・エミッタ間
順方向電圧に達すると、ダーリントン・トランジスタ４
のベース電流ＩB がトランジスタ５へバイパスされ、ダ
ーリントン・トランジスタ４へ供給されるベース電流Ｉ
B が抑制される。その結果、ダーリントン・トランジス
タ４のコレクタ電流ＩC の過度な上昇が抑えられる。
【０００９】＜第２の従来例＞図１１に示す従来例で
は、図１０における分圧抵抗Ｒ１、Ｒ２の代わりに、ト
ランジスタ５のベースとダーリントン・トランジスタ４
のベースＢの間にダイオード８が介挿されている。短絡
保護回路６は、ダーリントン・トランジスタ４のベース
・エミッタ間順方向電圧が、ダイオード８の順方向閾電
圧の和とトランジスタ５のベース・エミッタ間順方向電
圧との総和を超えないように機能する。順方向に接続さ
れたダイオード８の代わりに、逆方向に接続されたツェ
ナーダイオードを使用しても同様の機能が得られる。ま
た、順方向のダイオードと逆方向のツェナーダイオード
とを直列に接続した回路で、ダイオード８を置き換えて
も同様の機能が得られる。
は、図１０における分圧抵抗Ｒ１、Ｒ２の代わりに、ト
ランジスタ５のベースとダーリントン・トランジスタ４
のベースＢの間にダイオード８が介挿されている。短絡
保護回路６は、ダーリントン・トランジスタ４のベース
・エミッタ間順方向電圧が、ダイオード８の順方向閾電
圧の和とトランジスタ５のベース・エミッタ間順方向電
圧との総和を超えないように機能する。順方向に接続さ
れたダイオード８の代わりに、逆方向に接続されたツェ
ナーダイオードを使用しても同様の機能が得られる。ま
た、順方向のダイオードと逆方向のツェナーダイオード
とを直列に接続した回路で、ダイオード８を置き換えて
も同様の機能が得られる。
【００１０】＜第３の従来例＞図１２に示す従来例で
は、ダーリントン・トランジスタ４のエミッタＥとエミ
ッタ側の出力端子ＥＥとの間に抵抗１０が介挿され、ダ
ーリントン・トランジスタ４のベースＢと出力端子ＥＥ
の間に、ダイオード９がダーリントン・トランジスタ４
と並列に介挿される。ダーリントン・トランジスタ４の
コレクタ電流ＩCが増大し、ベース・エミッタ間順方向
電圧がダイオード９の順方向閾電圧の和よりも高くなる
と、ダーリントン・トランジスタ４のベース電流ＩB が
ダイオード９へバイパスされる。ダイオード９の順方向
閾電圧を適切に調整することは一般に困難であるが、ダ
ーリントン・トランジスタ４のコレクタ電流ＩC が増大
すると、これに比例して抵抗１０の両端電圧が増大する
ので、この従来例ではダイオード９の順方向閾電圧の選
択の幅を広くとることができる。この従来例において
も、順方向に介挿されるダイオード９を、逆方向に介挿
されるツェナーダイオードで置き換えてもよく、更に順
方向のダイオードと逆方向のツェナーダイオードの直列
回路で置き換えてもよい。
は、ダーリントン・トランジスタ４のエミッタＥとエミ
ッタ側の出力端子ＥＥとの間に抵抗１０が介挿され、ダ
ーリントン・トランジスタ４のベースＢと出力端子ＥＥ
の間に、ダイオード９がダーリントン・トランジスタ４
と並列に介挿される。ダーリントン・トランジスタ４の
コレクタ電流ＩCが増大し、ベース・エミッタ間順方向
電圧がダイオード９の順方向閾電圧の和よりも高くなる
と、ダーリントン・トランジスタ４のベース電流ＩB が
ダイオード９へバイパスされる。ダイオード９の順方向
閾電圧を適切に調整することは一般に困難であるが、ダ
ーリントン・トランジスタ４のコレクタ電流ＩC が増大
すると、これに比例して抵抗１０の両端電圧が増大する
ので、この従来例ではダイオード９の順方向閾電圧の選
択の幅を広くとることができる。この従来例において
も、順方向に介挿されるダイオード９を、逆方向に介挿
されるツェナーダイオードで置き換えてもよく、更に順
方向のダイオードと逆方向のツェナーダイオードの直列
回路で置き換えてもよい。
【００１１】
【発明が解決しようとする課題】しかしながら、これら
の従来の技術は以下に示すような問題点を有している。
の従来の技術は以下に示すような問題点を有している。
【００１２】＜第１の従来例における問題点＞第１の従
来例では、トランジスタ５が有する電流増幅率ｈFEに相
応したベース電流を、トランジスタ５へ十分に供給する
ためには、分圧抵抗Ｒ１、Ｒ２の値を相当に低く設定す
る必要がある。分圧抵抗Ｒ１、Ｒ２の値が低いと、図１
０に示す回路におけるベース電流ＩB を大きくする必要
があり、当該回路を駆動するために大きな電力を必要と
するので、当該回路を駆動する駆動装置（図示を略す
る）が高価になるという問題点があった。
来例では、トランジスタ５が有する電流増幅率ｈFEに相
応したベース電流を、トランジスタ５へ十分に供給する
ためには、分圧抵抗Ｒ１、Ｒ２の値を相当に低く設定す
る必要がある。分圧抵抗Ｒ１、Ｒ２の値が低いと、図１
０に示す回路におけるベース電流ＩB を大きくする必要
があり、当該回路を駆動するために大きな電力を必要と
するので、当該回路を駆動する駆動装置（図示を略す
る）が高価になるという問題点があった。
【００１３】また、この従来例の回路を例えばインバー
タに応用した場合には、フリーホイールダイオード７に
還流電流が流れる動作期間が生じる。この期間に、ダー
リントン・トランジスタ４を遮断（オフ）するために、
ダーリントン・トランジスタ４のベースＢとエミッタＥ
の間に逆バイアス電圧を加えると、トランジスタ５は逆
接続トランジスタとして動作する。すなわち、分圧抵抗
Ｒ２を通じてトランジスタ５のベース電流が供給され、
トランジスタ５のエミッタ〜トランジスタ５のコレクタ
〜ダーリントン・トランジスタ４のベースＢ〜ダーリン
トン・トランジスタ４のコレクタＣという経路に沿って
電流が流れる。この電流は主電流ＩC に比べれば微弱で
あるが、高速でスイッチングを行うインバータでは、容
易にダーリントン・トランジスタ４を破壊するという問
題点があった。なぜならば、ダーリントン・トランジス
タ４は、フリーホイールダイオード７に還流電流が流れ
る動作期間の直後に電源電圧が急峻に印加される状況に
曝され、このときに微小であっても素子の内部に電荷が
残留していれば、その電荷が倍増された電流が流れるた
めである（参考文献１）。
タに応用した場合には、フリーホイールダイオード７に
還流電流が流れる動作期間が生じる。この期間に、ダー
リントン・トランジスタ４を遮断（オフ）するために、
ダーリントン・トランジスタ４のベースＢとエミッタＥ
の間に逆バイアス電圧を加えると、トランジスタ５は逆
接続トランジスタとして動作する。すなわち、分圧抵抗
Ｒ２を通じてトランジスタ５のベース電流が供給され、
トランジスタ５のエミッタ〜トランジスタ５のコレクタ
〜ダーリントン・トランジスタ４のベースＢ〜ダーリン
トン・トランジスタ４のコレクタＣという経路に沿って
電流が流れる。この電流は主電流ＩC に比べれば微弱で
あるが、高速でスイッチングを行うインバータでは、容
易にダーリントン・トランジスタ４を破壊するという問
題点があった。なぜならば、ダーリントン・トランジス
タ４は、フリーホイールダイオード７に還流電流が流れ
る動作期間の直後に電源電圧が急峻に印加される状況に
曝され、このときに微小であっても素子の内部に電荷が
残留していれば、その電荷が倍増された電流が流れるた
めである（参考文献１）。
【００１４】＜第２の従来例における問題点＞第２の従
来例は、ダイオード８の順方向閾電圧の和を適切な大き
さに選択するのが困難であるという問題点を有してい
た。しかも、この選択は装置の使用温度範囲である室温
から１２５゜Ｃの温度範囲に対応して行われる必要があ
るために、一層困難である。また、段数の異なるダーリ
ントン・トランジスタ毎に、ダイオード８の選定を行う
必要があるという問題点があった。更に、トランジスタ
５のベースのインピーダンスが高いために、発振が起こ
り易いという問題点もあった。これを防止する対策とし
ては、トランジスタ５のベースとエミッタの間に抵抗を
接続することが一般的である。しかしながら、そうすれ
ば第１の従来例におけると同様に残留電荷が発生するた
めに、この従来例の回路はインバータには応用できない
という問題点があった。
来例は、ダイオード８の順方向閾電圧の和を適切な大き
さに選択するのが困難であるという問題点を有してい
た。しかも、この選択は装置の使用温度範囲である室温
から１２５゜Ｃの温度範囲に対応して行われる必要があ
るために、一層困難である。また、段数の異なるダーリ
ントン・トランジスタ毎に、ダイオード８の選定を行う
必要があるという問題点があった。更に、トランジスタ
５のベースのインピーダンスが高いために、発振が起こ
り易いという問題点もあった。これを防止する対策とし
ては、トランジスタ５のベースとエミッタの間に抵抗を
接続することが一般的である。しかしながら、そうすれ
ば第１の従来例におけると同様に残留電荷が発生するた
めに、この従来例の回路はインバータには応用できない
という問題点があった。
【００１５】＜第３の従来例における問題点＞第３の従
来例では、抵抗１０が設けられているためにダイオード
９の順方向閾電圧の調整が比較的容易であるとはいえ、
上記の使用温度範囲にわたって適切な値に設定するのは
容易ではないという問題点があった。また、抵抗１０に
は主電流ＩC が流れるので、抵抗１０は余分な電力損失
をもたらすという問題点があった。
来例では、抵抗１０が設けられているためにダイオード
９の順方向閾電圧の調整が比較的容易であるとはいえ、
上記の使用温度範囲にわたって適切な値に設定するのは
容易ではないという問題点があった。また、抵抗１０に
は主電流ＩC が流れるので、抵抗１０は余分な電力損失
をもたらすという問題点があった。
【００１６】＜この発明の目的＞この発明は、ダーリン
トン・トランジスタの駆動電力を低くすることができ、
ダーリントン・トランジスタを破壊することなくインバ
ータに応用することができ、全使用温度範囲にわたって
所定の動作を容易に実現し得て、異なる段数を有するダ
ーリントン・トランジスタ毎に素子の選定を行う必要が
なく、発振現象が起こりにくく、かつ余分な電力損失の
ない電力用ダーリントン・トランジスタの”負荷短絡破
壊”を防止する短絡保護回路と、この短絡保護回路を内
蔵した電力用ダーリントン・トランジスタ・モジュール
を提供することを目的とする。
トン・トランジスタの駆動電力を低くすることができ、
ダーリントン・トランジスタを破壊することなくインバ
ータに応用することができ、全使用温度範囲にわたって
所定の動作を容易に実現し得て、異なる段数を有するダ
ーリントン・トランジスタ毎に素子の選定を行う必要が
なく、発振現象が起こりにくく、かつ余分な電力損失の
ない電力用ダーリントン・トランジスタの”負荷短絡破
壊”を防止する短絡保護回路と、この短絡保護回路を内
蔵した電力用ダーリントン・トランジスタ・モジュール
を提供することを目的とする。
【００１７】
【課題を解決するための手段】この発明に係る請求項１
に記載の短絡保護回路は、複数段に組み込まれた複数の
トランジスタを有する電力用ダーリントン・トランジス
タの負荷短絡時の保護を行う短絡保護回路であって、
（ａ）前記ダーリントン・トランジスタの最前段のベー
スと最後段のエミッタとに結合して設けられ、前記ベー
スと前記エミッタの間を導通させる放電経路と、（ｂ）
前記放電経路に介挿され、前記ダーリントン・トランジ
スタの最後段のベースとエミッタの間の電位差が所定の
値以上に高いときに、前記放電経路を実質的に導通させ
る制御手段と、を備える。
に記載の短絡保護回路は、複数段に組み込まれた複数の
トランジスタを有する電力用ダーリントン・トランジス
タの負荷短絡時の保護を行う短絡保護回路であって、
（ａ）前記ダーリントン・トランジスタの最前段のベー
スと最後段のエミッタとに結合して設けられ、前記ベー
スと前記エミッタの間を導通させる放電経路と、（ｂ）
前記放電経路に介挿され、前記ダーリントン・トランジ
スタの最後段のベースとエミッタの間の電位差が所定の
値以上に高いときに、前記放電経路を実質的に導通させ
る制御手段と、を備える。
【００１８】この発明に係る請求項２に記載の短絡保護
回路は、請求項１に記載の短絡保護回路であって、前記
制御手段が、（ｂ−１）前記放電経路に介挿された保護
用バイポーラトランジスタであって、当該保護用バイポ
ーラトランジスタのコレクタが前記ダーリントン・トラ
ンジスタの最前段のベースに結合され、前記保護用バイ
ポーラトランジスタのエミッタが前記ダーリントン・ト
ランジスタの最後段のエミッタに結合され、前記保護用
バイポーラトランジスタのベースが前記ダーリントン・
トランジスタの最後段のベースに結合された保護用バイ
ポーラトランジスタと、（ｂ−２）前記放電経路に、前
記保護用バイポーラトランジスタの順方向コレクタ電流
が順方向電流となる方向に介挿されるダイオードと、を
備える。
回路は、請求項１に記載の短絡保護回路であって、前記
制御手段が、（ｂ−１）前記放電経路に介挿された保護
用バイポーラトランジスタであって、当該保護用バイポ
ーラトランジスタのコレクタが前記ダーリントン・トラ
ンジスタの最前段のベースに結合され、前記保護用バイ
ポーラトランジスタのエミッタが前記ダーリントン・ト
ランジスタの最後段のエミッタに結合され、前記保護用
バイポーラトランジスタのベースが前記ダーリントン・
トランジスタの最後段のベースに結合された保護用バイ
ポーラトランジスタと、（ｂ−２）前記放電経路に、前
記保護用バイポーラトランジスタの順方向コレクタ電流
が順方向電流となる方向に介挿されるダイオードと、を
備える。
【００１９】この発明に係る請求項３に記載の短絡保護
回路は、請求項１に記載の短絡保護回路であって、前記
制御手段が、（ｂ−１）前記放電経路に介挿された保護
用ＭＯＳ型ＦＥＴであって、当該保護用ＭＯＳ型ＦＥＴ
のドレインが前記ダーリントン・トランジスタの最前段
のベースに結合され、前記保護用ＭＯＳ型ＦＥＴのソー
スが前記ダーリントン・トランジスタの最後段のエミッ
タに結合され、前記保護用ＭＯＳ型ＦＥＴのゲートが前
記ダーリントン・トランジスタの最後段のベースに結合
された保護用ＭＯＳ型ＦＥＴと、（ｂ−２）前記放電経
路に、前記保護用ＭＯＳ型ＦＥＴの順方向ドレイン電流
が順方向電流となる方向に介挿されるダイオードと、を
備える。
回路は、請求項１に記載の短絡保護回路であって、前記
制御手段が、（ｂ−１）前記放電経路に介挿された保護
用ＭＯＳ型ＦＥＴであって、当該保護用ＭＯＳ型ＦＥＴ
のドレインが前記ダーリントン・トランジスタの最前段
のベースに結合され、前記保護用ＭＯＳ型ＦＥＴのソー
スが前記ダーリントン・トランジスタの最後段のエミッ
タに結合され、前記保護用ＭＯＳ型ＦＥＴのゲートが前
記ダーリントン・トランジスタの最後段のベースに結合
された保護用ＭＯＳ型ＦＥＴと、（ｂ−２）前記放電経
路に、前記保護用ＭＯＳ型ＦＥＴの順方向ドレイン電流
が順方向電流となる方向に介挿されるダイオードと、を
備える。
【００２０】この発明に係る請求項４に記載の短絡保護
回路は、請求項１に記載の短絡保護回路であって、前記
制御手段が、（ｂ−１）前記放電経路に介挿され、当該
放電経路のインピーダンスを制御するインピーダンス変
成手段と、（ｂ−２）所定の基準電圧を供給する基準電
圧発生手段と、（ｂ−３）前記ダーリントン・トランジ
スタの最後段のベースとエミッタの間の電位差と前記基
準電圧発生手段で供給される前記基準電圧とを比較し、
前記電位差が前記基準電圧よりも高ければ、前記インピ
ーダンス変成手段へ前記インピーダンスを低減させるべ
く指示する比較手段と、を備える。
回路は、請求項１に記載の短絡保護回路であって、前記
制御手段が、（ｂ−１）前記放電経路に介挿され、当該
放電経路のインピーダンスを制御するインピーダンス変
成手段と、（ｂ−２）所定の基準電圧を供給する基準電
圧発生手段と、（ｂ−３）前記ダーリントン・トランジ
スタの最後段のベースとエミッタの間の電位差と前記基
準電圧発生手段で供給される前記基準電圧とを比較し、
前記電位差が前記基準電圧よりも高ければ、前記インピ
ーダンス変成手段へ前記インピーダンスを低減させるべ
く指示する比較手段と、を備える。
【００２１】この発明に係る請求項５〜請求項８に記載
の電力用ダーリントン・トランジスタ・モジュールは、
電力用ダーリントン・トランジスタに請求項１〜請求項
４に記載の短絡保護回路をそれぞれ組み込んだ構成を有
する。
の電力用ダーリントン・トランジスタ・モジュールは、
電力用ダーリントン・トランジスタに請求項１〜請求項
４に記載の短絡保護回路をそれぞれ組み込んだ構成を有
する。
【００２２】この発明に係る請求項９に記載の電力用ダ
ーリントン・トランジスタ・モジュールは、請求項５に
記載の電力用ダーリントン・トランジスタ・モジュール
であって、前記電力用ダーリントン・トランジスタが１
個のチップに集積化されている。
ーリントン・トランジスタ・モジュールは、請求項５に
記載の電力用ダーリントン・トランジスタ・モジュール
であって、前記電力用ダーリントン・トランジスタが１
個のチップに集積化されている。
【００２３】
【作用】この発明に係る短絡保護回路及び電力用ダーリ
ントン・トランジスタ・モジュールでは、電力用ダーリ
ントン・トランジスタの最後段のベースとエミッタの間
の電位差が参照され、この電位差が所定の値以上に高く
なると、ダーリントン・トランジスタの最前段のベース
電流が最後段のエミッタへバイパスする。このことによ
り、ダーリントン・トランジスタのコレクタ電流が過度
に上昇することが防止される（請求項１〜請求項８）。
ントン・トランジスタ・モジュールでは、電力用ダーリ
ントン・トランジスタの最後段のベースとエミッタの間
の電位差が参照され、この電位差が所定の値以上に高く
なると、ダーリントン・トランジスタの最前段のベース
電流が最後段のエミッタへバイパスする。このことによ
り、ダーリントン・トランジスタのコレクタ電流が過度
に上昇することが防止される（請求項１〜請求項８）。
【００２４】この発明に係る短絡保護回路及び電力用ダ
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が保護用バイポーラトランジスタのベース
・エミッタ間順方向電圧で決まる所定の電圧以上に高く
なると、保護用バイポーラトランジスタがオンして、ダ
ーリントン・トランジスタの最前段のベース電流が最後
段のエミッタへバイパスされる。このことにより、ダー
リントン・トランジスタのコレクタ電流が過度に上昇す
ることが防止される（請求項２及び請求項６）。
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が保護用バイポーラトランジスタのベース
・エミッタ間順方向電圧で決まる所定の電圧以上に高く
なると、保護用バイポーラトランジスタがオンして、ダ
ーリントン・トランジスタの最前段のベース電流が最後
段のエミッタへバイパスされる。このことにより、ダー
リントン・トランジスタのコレクタ電流が過度に上昇す
ることが防止される（請求項２及び請求項６）。
【００２５】この発明に係る短絡保護回路及び電力用ダ
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が、保護用ＭＯＳ型ＦＥＴのゲート・ソー
ス間の閾電圧で決まる所定の電圧以上に高くなると、保
護用ＭＯＳ型ＦＥＴがオンして、ダーリントン・トラン
ジスタの最前段のベース電流が最後段のエミッタへバイ
パスされる。このことにより、ダーリントン・トランジ
スタのコレクタ電流が過度に上昇することが防止される
（請求項３及び請求項７）。
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が、保護用ＭＯＳ型ＦＥＴのゲート・ソー
ス間の閾電圧で決まる所定の電圧以上に高くなると、保
護用ＭＯＳ型ＦＥＴがオンして、ダーリントン・トラン
ジスタの最前段のベース電流が最後段のエミッタへバイ
パスされる。このことにより、ダーリントン・トランジ
スタのコレクタ電流が過度に上昇することが防止される
（請求項３及び請求項７）。
【００２６】この発明に係る短絡保護回路及び電力用ダ
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が基準電圧と比較され、この電位差の方が
基準電圧に比べて高ければ、ダーリントン・トランジス
タの最前段のベースと最後段のエミッタの間のインピー
ダンスが低減させられるので、ダーリントン・トランジ
スタの最前段のベース電流が最後段のエミッタへバイパ
スする。このことにより、ダーリントン・トランジスタ
のコレクタ電流が過度に上昇することが防止される（請
求項４及び請求項８）。
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が基準電圧と比較され、この電位差の方が
基準電圧に比べて高ければ、ダーリントン・トランジス
タの最前段のベースと最後段のエミッタの間のインピー
ダンスが低減させられるので、ダーリントン・トランジ
スタの最前段のベース電流が最後段のエミッタへバイパ
スする。このことにより、ダーリントン・トランジスタ
のコレクタ電流が過度に上昇することが防止される（請
求項４及び請求項８）。
【００２７】この発明に係る電力用ダーリントン・トラ
ンジスタ・モジュールでは、電力用ダーリントン・トラ
ンジスタが１個のチップに集積化されているので、モジ
ュールの特性の均一性および信頼性が向上するととも
に、モジュールの製造工程を単純化し得る（請求項
９）。
ンジスタ・モジュールでは、電力用ダーリントン・トラ
ンジスタが１個のチップに集積化されているので、モジ
ュールの特性の均一性および信頼性が向上するととも
に、モジュールの製造工程を単純化し得る（請求項
９）。
【００２８】
［１．ダーリントン・トランジスタの特性］ ＜実測データ＞図２は、定格電圧及び定格電流がそれぞ
れ１２００Ｖ及び７５Ａである電力用ダーリントン・ト
ランジスタの一例の回路図である。このダーリントン・
トランジスタ２０は、４段に組み込まれた４個のトラン
ジスタ２１ａ〜２１ｄを有している。最前段のトランジ
スタ２１ａのベース電流、すなわちダーリントン・トラ
ンジスタ２０のベース電流ＩB に応答して、コレクタ電
流ＩC が流れる。コレクタ電流ＩC は、主として最後段
のトランジスタ２１ｄのコレクタ電流によって分担され
ている。
れ１２００Ｖ及び７５Ａである電力用ダーリントン・ト
ランジスタの一例の回路図である。このダーリントン・
トランジスタ２０は、４段に組み込まれた４個のトラン
ジスタ２１ａ〜２１ｄを有している。最前段のトランジ
スタ２１ａのベース電流、すなわちダーリントン・トラ
ンジスタ２０のベース電流ＩB に応答して、コレクタ電
流ＩC が流れる。コレクタ電流ＩC は、主として最後段
のトランジスタ２１ｄのコレクタ電流によって分担され
ている。
【００２９】各トランジスタ２１ａ〜２１ｄのベースと
エミッタの間には、発振防止のための抵抗２２ａ〜２２
ｄが接続されている。またトランジスタ２１ａ〜２１ｃ
のベースとエミッタの間には、トランジスタ・モジュー
ルのオフを速める目的で、スピードアップダイオード２
３ａ〜２３ｃが更に接続されている。ダーリントン・ト
ランジスタ２０のコレクタＣとエミッタＥの間、すなわ
ち最後段のトランジスタ２１ｄのコレクタとエミッタの
間には、還流電流によるダーリントン・トランジスタ２
０の破壊を防止するために、還流電流をバイパスさせる
ためのフリーホイールダイオード２４が接続されてい
る。
エミッタの間には、発振防止のための抵抗２２ａ〜２２
ｄが接続されている。またトランジスタ２１ａ〜２１ｃ
のベースとエミッタの間には、トランジスタ・モジュー
ルのオフを速める目的で、スピードアップダイオード２
３ａ〜２３ｃが更に接続されている。ダーリントン・ト
ランジスタ２０のコレクタＣとエミッタＥの間、すなわ
ち最後段のトランジスタ２１ｄのコレクタとエミッタの
間には、還流電流によるダーリントン・トランジスタ２
０の破壊を防止するために、還流電流をバイパスさせる
ためのフリーホイールダイオード２４が接続されてい
る。
【００３０】図３は図２に回路図を示したダーリントン
・トランジスタ２０の特性に関する測定を実行して得た
データを示すグラフである。実測は、異なる２種類の温
度下においてベース電流ＩB を段階的に変化させたとき
のコレクタ電流ＩC 、ベース・エミッタ間順方向電圧Ｖ
BE、および最後段のトランジスタ２１ｄのベース・エミ
ッタ間順方向電圧ＶBXE に関して行われた。全ての実測
を通じて、コレクタ・エミッタ間電圧ＶCEは４００Ｖに
設定された。図３において、丸印はベース・エミッタ間
順方向電圧ＶBEに関する実測データ、三角印はベース・
エミッタ間順方向電圧ＶBXE に関する実測データを表し
ており、更にそれぞれの白抜きは室温（２５゜Ｃ）下で
の実測データ、黒塗りは高温（１２５゜Ｃ）下での実測
データを表している。
・トランジスタ２０の特性に関する測定を実行して得た
データを示すグラフである。実測は、異なる２種類の温
度下においてベース電流ＩB を段階的に変化させたとき
のコレクタ電流ＩC 、ベース・エミッタ間順方向電圧Ｖ
BE、および最後段のトランジスタ２１ｄのベース・エミ
ッタ間順方向電圧ＶBXE に関して行われた。全ての実測
を通じて、コレクタ・エミッタ間電圧ＶCEは４００Ｖに
設定された。図３において、丸印はベース・エミッタ間
順方向電圧ＶBEに関する実測データ、三角印はベース・
エミッタ間順方向電圧ＶBXE に関する実測データを表し
ており、更にそれぞれの白抜きは室温（２５゜Ｃ）下で
の実測データ、黒塗りは高温（１２５゜Ｃ）下での実測
データを表している。
【００３１】図３は、ダーリントン・トランジスタ２０
のコレクタ電流ＩC とベース・エミッタ間順方向電圧Ｖ
BEの間、コレクタ電流ＩC とベース・エミッタ間順方向
電圧ＶB XEの間にはともに、明瞭な対応関係が存在する
ことを示している。すなわち、コレクタ電流ＩC の増加
に伴って、ベース・エミッタ間順方向電圧ＶBE、及びベ
ース・エミッタ間順方向電圧ＶBXE はともに増加する。
図３は更に、コレクタ電流ＩC とベース・エミッタ間順
方向電圧ＶBEの間の関係は温度に強く依存しているが、
一方コレクタ電流ＩC とベース・エミッタ間順方向電圧
ＶBXE の間の関係は、温度に殆ど依存しないという重要
な事実を示している。
のコレクタ電流ＩC とベース・エミッタ間順方向電圧Ｖ
BEの間、コレクタ電流ＩC とベース・エミッタ間順方向
電圧ＶB XEの間にはともに、明瞭な対応関係が存在する
ことを示している。すなわち、コレクタ電流ＩC の増加
に伴って、ベース・エミッタ間順方向電圧ＶBE、及びベ
ース・エミッタ間順方向電圧ＶBXE はともに増加する。
図３は更に、コレクタ電流ＩC とベース・エミッタ間順
方向電圧ＶBEの間の関係は温度に強く依存しているが、
一方コレクタ電流ＩC とベース・エミッタ間順方向電圧
ＶBXE の間の関係は、温度に殆ど依存しないという重要
な事実を示している。
【００３２】一般にダイオードの順方向閾電圧、ツェナ
ーダイオードのツェナー電圧、及びトランジスタのベー
ス・エミッタ間順方向電圧は、いずれも温度依存性を有
している。また、短絡保護回路が設置される位置はダー
リントン・トランジスタが設置される位置とは一般に異
なるので、短絡保護回路における温度とダーリントン・
トランジスタにおける温度との間の関係は複雑である。
前述の従来例１〜従来例３の技術では、使用温度範囲の
全域にわたってダーリントン・トランジスタのベース・
エミッタ間順方向電圧ＶBEに適応すべく、分圧抵抗Ｒ
１、Ｒ２、又はダイオード８、９を選択するのは困難で
ある。
ーダイオードのツェナー電圧、及びトランジスタのベー
ス・エミッタ間順方向電圧は、いずれも温度依存性を有
している。また、短絡保護回路が設置される位置はダー
リントン・トランジスタが設置される位置とは一般に異
なるので、短絡保護回路における温度とダーリントン・
トランジスタにおける温度との間の関係は複雑である。
前述の従来例１〜従来例３の技術では、使用温度範囲の
全域にわたってダーリントン・トランジスタのベース・
エミッタ間順方向電圧ＶBEに適応すべく、分圧抵抗Ｒ
１、Ｒ２、又はダイオード８、９を選択するのは困難で
ある。
【００３３】＜この発明の基本的特徴＞これに対して、
この発明の技術では、最終段のトランジスタ２１ｄのベ
ース・エミッタ間順方向電圧ＶBXE に基づいて、コレク
タ電流ＩC が調整される。従って、この発明の技術にお
いては、使用温度範囲の全域にわたるコレクタ電流ＩC
の調整が適切かつ容易に行われる。
この発明の技術では、最終段のトランジスタ２１ｄのベ
ース・エミッタ間順方向電圧ＶBXE に基づいて、コレク
タ電流ＩC が調整される。従って、この発明の技術にお
いては、使用温度範囲の全域にわたるコレクタ電流ＩC
の調整が適切かつ容易に行われる。
【００３４】また、ベース・エミッタ間順方向電圧ＶBE
は、ダーリントン・トランジスタの段数が変わると、そ
れに伴って大きく変わる。したがって、前述の従来例の
技術では段数の異なる製品毎に、短絡保護回路に使用す
る素子の選定を行う必要があった。これに対して、この
発明の技術では最終段のトランジスタのベース・エミッ
タ間順方向電圧ＶBXE を参照してコレクタ電流ＩC の調
整を行うので、使用する素子の選定はダーリントン・ト
ランジスタの段数に依存しない。これらの結果、この発
明の技術では、短絡保護回路の設計及び製造が大幅に簡
略化され、設計及び製造のコストが低減される。
は、ダーリントン・トランジスタの段数が変わると、そ
れに伴って大きく変わる。したがって、前述の従来例の
技術では段数の異なる製品毎に、短絡保護回路に使用す
る素子の選定を行う必要があった。これに対して、この
発明の技術では最終段のトランジスタのベース・エミッ
タ間順方向電圧ＶBXE を参照してコレクタ電流ＩC の調
整を行うので、使用する素子の選定はダーリントン・ト
ランジスタの段数に依存しない。これらの結果、この発
明の技術では、短絡保護回路の設計及び製造が大幅に簡
略化され、設計及び製造のコストが低減される。
【００３５】［２．第１の実施例］ ＜回路の構成＞図１はこの発明の第１の実施例を示す回
路図である。この実施例は、図２に示したダーリントン
・トランジスタ２０に、短絡保護回路３０が組み込まれ
た電力用ダーリントン・トランジスタ・モジュールであ
る。短絡保護回路３０には、ダーリントン・トランジス
タ２０のベースＢとエミッタＥとに結合して、これらの
間を導通させる経路である放電経路３１が設けられ、互
いに直列に接続された保護用バイポーラトランジスタ３
２とショットキーバリアダイオード３３とが、放電経路
３１に介挿される形で更に設けられている。すなわち、
保護用バイポーラトランジスタ３２のコレクタはダーリ
ントン・トランジスタ２０のベースＢに結合され、保護
用バイポーラトランジスタ３２のエミッタはショットキ
ーバリアダイオード３３を介してダーリントン・トラン
ジスタ２０のエミッタＥに結合されている。ショットキ
ーバリアダイオード３３は、保護用バイポーラトランジ
スタ３２の順方向コレクタ電流が順方向電流となる方向
に配置されている。保護用バイポーラトランジスタ３２
のベースは、抵抗３４を介して最後段のトランジスタ２
１ｄのベースＢＸに接続されている。
路図である。この実施例は、図２に示したダーリントン
・トランジスタ２０に、短絡保護回路３０が組み込まれ
た電力用ダーリントン・トランジスタ・モジュールであ
る。短絡保護回路３０には、ダーリントン・トランジス
タ２０のベースＢとエミッタＥとに結合して、これらの
間を導通させる経路である放電経路３１が設けられ、互
いに直列に接続された保護用バイポーラトランジスタ３
２とショットキーバリアダイオード３３とが、放電経路
３１に介挿される形で更に設けられている。すなわち、
保護用バイポーラトランジスタ３２のコレクタはダーリ
ントン・トランジスタ２０のベースＢに結合され、保護
用バイポーラトランジスタ３２のエミッタはショットキ
ーバリアダイオード３３を介してダーリントン・トラン
ジスタ２０のエミッタＥに結合されている。ショットキ
ーバリアダイオード３３は、保護用バイポーラトランジ
スタ３２の順方向コレクタ電流が順方向電流となる方向
に配置されている。保護用バイポーラトランジスタ３２
のベースは、抵抗３４を介して最後段のトランジスタ２
１ｄのベースＢＸに接続されている。
【００３６】＜回路の動作＞次にこの実施例の回路の動
作について説明する。ダーリントン・トランジスタ２０
のコレクタＣに接続される負荷（図示しない）が短絡す
るなどにより、コレクタ電流ＩC が増加すると、図３の
グラフに示したように、それに応じてトランジスタ２１
ｄのベース・エミッタ間順方向電圧ＶBXE が高くなる。
ベース・エミッタ間順方向電圧ＶBXE が、ショットキー
バリアダイオード３３の順方向閾電圧とバイポーラトラ
ンジスタ３２のベース・エミッタ間順方向電圧の和以上
に高くなると、バイポーラトランジスタ３２がオンす
る。バイポーラトランジスタ３２がオンすると、ダーリ
ントン・トランジスタ２０のベース電流ＩB が放電経路
３１、保護用バイポーラトランジスタ３２及びショット
キーバリアダイオード３３を経由して、ダーリントン・
トランジスタ２０のエミッタＥへバイパスされる。その
結果、最前段のトランジスタ２１ａのベースへ供給され
るベース電流が制限されるので、コレクタ電流ＩC のそ
れ以上の増加が抑制される。
作について説明する。ダーリントン・トランジスタ２０
のコレクタＣに接続される負荷（図示しない）が短絡す
るなどにより、コレクタ電流ＩC が増加すると、図３の
グラフに示したように、それに応じてトランジスタ２１
ｄのベース・エミッタ間順方向電圧ＶBXE が高くなる。
ベース・エミッタ間順方向電圧ＶBXE が、ショットキー
バリアダイオード３３の順方向閾電圧とバイポーラトラ
ンジスタ３２のベース・エミッタ間順方向電圧の和以上
に高くなると、バイポーラトランジスタ３２がオンす
る。バイポーラトランジスタ３２がオンすると、ダーリ
ントン・トランジスタ２０のベース電流ＩB が放電経路
３１、保護用バイポーラトランジスタ３２及びショット
キーバリアダイオード３３を経由して、ダーリントン・
トランジスタ２０のエミッタＥへバイパスされる。その
結果、最前段のトランジスタ２１ａのベースへ供給され
るベース電流が制限されるので、コレクタ電流ＩC のそ
れ以上の増加が抑制される。
【００３７】適切な順方向閾電圧を有するショットキー
バリアダイオード３３を選択して使用することにより、
コレクタ電流ＩC の上限値を要求に応じて任意に設定す
ることができる。ショットキーバリアダイオード３３の
製造方法を適宜変えることにより、様々な順方向閾電圧
を有するショットキーバリアダイオード３３を得ること
が可能である。
バリアダイオード３３を選択して使用することにより、
コレクタ電流ＩC の上限値を要求に応じて任意に設定す
ることができる。ショットキーバリアダイオード３３の
製造方法を適宜変えることにより、様々な順方向閾電圧
を有するショットキーバリアダイオード３３を得ること
が可能である。
【００３８】ショットキーバリアダイオード３３は、コ
レクタ電流ＩC の上限値を任意の値への設定を可能にす
るだけではなく、ダーリントン・トランジスタ２０をイ
ンバータにも応用することをも可能にしている。すなわ
ち、ダーリントン・トランジスタ２０のベースＢとエミ
ッタＥの間に逆バイアス電圧が加えられたときに、バイ
ポーラトランジスタ３２の逆方向のコレクタ電流がショ
ットキーバリアダイオード３３によって阻止される。こ
のため、ダーリントン・トランジスタ２０に残留電荷が
蓄積されないので、ダーリントン・トランジスタ２０が
残留電荷の増倍作用によって破壊することがない。この
ため、この実施例の回路はインバータに応用することが
可能である。
レクタ電流ＩC の上限値を任意の値への設定を可能にす
るだけではなく、ダーリントン・トランジスタ２０をイ
ンバータにも応用することをも可能にしている。すなわ
ち、ダーリントン・トランジスタ２０のベースＢとエミ
ッタＥの間に逆バイアス電圧が加えられたときに、バイ
ポーラトランジスタ３２の逆方向のコレクタ電流がショ
ットキーバリアダイオード３３によって阻止される。こ
のため、ダーリントン・トランジスタ２０に残留電荷が
蓄積されないので、ダーリントン・トランジスタ２０が
残留電荷の増倍作用によって破壊することがない。この
ため、この実施例の回路はインバータに応用することが
可能である。
【００３９】更にこの実施例の回路では、ダーリントン
・トランジスタ２０のベースＢとエミッタＥの間に抵抗
が並列に接続されないので、ダーリントン・トランジス
タ２０の駆動電力を低くすることができ、駆動回路を安
価に構成し得る。更にダーリントン・トランジスタ２０
のコレクタ電流ＩC の経路に抵抗を介挿する必要がない
ので、余分な電力損失がないという利点がある。
・トランジスタ２０のベースＢとエミッタＥの間に抵抗
が並列に接続されないので、ダーリントン・トランジス
タ２０の駆動電力を低くすることができ、駆動回路を安
価に構成し得る。更にダーリントン・トランジスタ２０
のコレクタ電流ＩC の経路に抵抗を介挿する必要がない
ので、余分な電力損失がないという利点がある。
【００４０】＜回路の特性の実測データ＞図４は、図１
の回路について特性を実証する試験を行って得られた実
測データを示すグラフである。試験では、被試験回路に
短絡保護回路３０がある場合とない場合のそれぞれにつ
いて、通常の使用条件に対応する一定の大きさ（５０ｍ
Ａ）のベース電流ＩB が流れる条件の下で、コレクタＣ
とエミッタＥの間の電圧ＶCEを段階的に上昇させた。そ
して、各コレクタ・エミッタ間電圧ＶCEに対するコレク
タ電流ＩC を計測した。
の回路について特性を実証する試験を行って得られた実
測データを示すグラフである。試験では、被試験回路に
短絡保護回路３０がある場合とない場合のそれぞれにつ
いて、通常の使用条件に対応する一定の大きさ（５０ｍ
Ａ）のベース電流ＩB が流れる条件の下で、コレクタＣ
とエミッタＥの間の電圧ＶCEを段階的に上昇させた。そ
して、各コレクタ・エミッタ間電圧ＶCEに対するコレク
タ電流ＩC を計測した。
【００４１】図４が示すように、短絡保護回路３０がな
い場合には、コレクタ電流ＩC はコレクタ・エミッタ間
電圧ＶCEの上昇に伴って際限なく上昇し、ＶCE＝６４０
Ｖに達したときに、ＩC ＝６４０Ａのコレクタ電流が流
れ、ダーリントン・トランジスタ２０は破壊に至った。
一方、短絡保護回路３０がある場合には、コレクタ・エ
ミッタ間電圧ＶCEが上昇しても、コレクタ電流ＩC はあ
る値（約２００Ａ）を超えないように抑制されている。
コレクタ・エミッタ間電圧ＶCEが７８０Ｖに達しても、
なおダーリントン・トランジスタ２０は破壊しなかっ
た。
い場合には、コレクタ電流ＩC はコレクタ・エミッタ間
電圧ＶCEの上昇に伴って際限なく上昇し、ＶCE＝６４０
Ｖに達したときに、ＩC ＝６４０Ａのコレクタ電流が流
れ、ダーリントン・トランジスタ２０は破壊に至った。
一方、短絡保護回路３０がある場合には、コレクタ・エ
ミッタ間電圧ＶCEが上昇しても、コレクタ電流ＩC はあ
る値（約２００Ａ）を超えないように抑制されている。
コレクタ・エミッタ間電圧ＶCEが７８０Ｖに達しても、
なおダーリントン・トランジスタ２０は破壊しなかっ
た。
【００４２】なお図４は、室温下での試験によって得ら
れたデータを示しているが、高温（１２５゜Ｃ）下での
試験においても、上記の値とほぼ同一の値を超えないよ
うにコレクタ電流ＩC を抑制することができた（図示を
省略する）。以上のように、この実施例の回路において
は、全使用温度範囲にわたって短絡保護回路３０が有効
に作用し、かつその特性が温度に余り依存しないことが
実証された。
れたデータを示しているが、高温（１２５゜Ｃ）下での
試験においても、上記の値とほぼ同一の値を超えないよ
うにコレクタ電流ＩC を抑制することができた（図示を
省略する）。以上のように、この実施例の回路において
は、全使用温度範囲にわたって短絡保護回路３０が有効
に作用し、かつその特性が温度に余り依存しないことが
実証された。
【００４３】［３．第２の実施例］ ＜回路の構成＞図５はこの発明の第２の実施例を示す回
路図である。この実施例は、図２に示したダーリントン
・トランジスタ２０に、短絡保護回路４０が組み込まれ
た電力用ダーリントン・トランジスタ・モジュールであ
る。短絡保護回路４０には、ダーリントン・トランジス
タ２０のベースＢとエミッタＥとに結合して、これらの
間を導通させる経路である放電経路４１が設けられ、互
いに直列に接続された保護用ＭＯＳ型ＦＥＴ４２とダイ
オード４３とが、放電経路４１に介挿される形で更に設
けられている。すなわち、保護用ＭＯＳ型ＦＥＴ４２の
ドレインはダーリントン・トランジスタ２０のベースＢ
に結合され、保護用ＭＯＳ型ＦＥＴ４２のソースはダイ
オード４３を介してダーリントン・トランジスタ２０の
エミッタＥに結合されている。ダイオード４３は、保護
用ＭＯＳ型ＦＥＴ４２の順方向ドレイン電流が順方向電
流となる方向に配置されている。保護用ＭＯＳ型ＦＥＴ
４２のゲートは、抵抗４４を介して最後段のトランジス
タ２１ｄのベースＢＸに接続されている。また、このゲ
ートとダーリントン・トランジスタ２０のエミッタＥの
間には、抵抗４５が並列に接続されている。
路図である。この実施例は、図２に示したダーリントン
・トランジスタ２０に、短絡保護回路４０が組み込まれ
た電力用ダーリントン・トランジスタ・モジュールであ
る。短絡保護回路４０には、ダーリントン・トランジス
タ２０のベースＢとエミッタＥとに結合して、これらの
間を導通させる経路である放電経路４１が設けられ、互
いに直列に接続された保護用ＭＯＳ型ＦＥＴ４２とダイ
オード４３とが、放電経路４１に介挿される形で更に設
けられている。すなわち、保護用ＭＯＳ型ＦＥＴ４２の
ドレインはダーリントン・トランジスタ２０のベースＢ
に結合され、保護用ＭＯＳ型ＦＥＴ４２のソースはダイ
オード４３を介してダーリントン・トランジスタ２０の
エミッタＥに結合されている。ダイオード４３は、保護
用ＭＯＳ型ＦＥＴ４２の順方向ドレイン電流が順方向電
流となる方向に配置されている。保護用ＭＯＳ型ＦＥＴ
４２のゲートは、抵抗４４を介して最後段のトランジス
タ２１ｄのベースＢＸに接続されている。また、このゲ
ートとダーリントン・トランジスタ２０のエミッタＥの
間には、抵抗４５が並列に接続されている。
【００４４】＜回路の動作＞次にこの実施例の回路の動
作について説明する。ダーリントン・トランジスタ２０
のコレクタ電流ＩC が増加し、それに応じてトランジス
タ２１ｄのベース・エミッタ間順方向電圧ＶBXE が、ダ
イオード４３の順方向閾電圧とＭＯＳ型ＦＥＴ４２のゲ
ート・ソース間閾電圧の和以上に高くなると、ＭＯＳ型
ＦＥＴ４２がオンする。ＭＯＳ型ＦＥＴ４２がオンする
と、ダーリントン・トランジスタ２０のベース電流ＩB
が放電経路４１、ＭＯＳ型ＦＥＴ４２及びダイオード４
３を経由して、ダーリントン・トランジスタ２０のエミ
ッタＥへバイパスされる。その結果、最前段のトランジ
スタ２１ａのベースへ供給されるベース電流が制限され
るので、コレクタ電流ＩC のそれ以上の増加が抑制され
る。
作について説明する。ダーリントン・トランジスタ２０
のコレクタ電流ＩC が増加し、それに応じてトランジス
タ２１ｄのベース・エミッタ間順方向電圧ＶBXE が、ダ
イオード４３の順方向閾電圧とＭＯＳ型ＦＥＴ４２のゲ
ート・ソース間閾電圧の和以上に高くなると、ＭＯＳ型
ＦＥＴ４２がオンする。ＭＯＳ型ＦＥＴ４２がオンする
と、ダーリントン・トランジスタ２０のベース電流ＩB
が放電経路４１、ＭＯＳ型ＦＥＴ４２及びダイオード４
３を経由して、ダーリントン・トランジスタ２０のエミ
ッタＥへバイパスされる。その結果、最前段のトランジ
スタ２１ａのベースへ供給されるベース電流が制限され
るので、コレクタ電流ＩC のそれ以上の増加が抑制され
る。
【００４５】ＭＯＳ型ＦＥＴ４２のチャネル領域の濃
度、ゲート酸化膜の厚さ等を調整することにより、ゲー
ト・ソース間閾電圧を適切に設定するか、あるいは適切
な順方向閾電圧を有するダイオード４３を選択して使用
することにより、コレクタ電流ＩC の上限値を要求に応
じて任意に設定することができる。ダイオード４３に
は、例えばショットキーバリアダイオードを用いること
ができる。
度、ゲート酸化膜の厚さ等を調整することにより、ゲー
ト・ソース間閾電圧を適切に設定するか、あるいは適切
な順方向閾電圧を有するダイオード４３を選択して使用
することにより、コレクタ電流ＩC の上限値を要求に応
じて任意に設定することができる。ダイオード４３に
は、例えばショットキーバリアダイオードを用いること
ができる。
【００４６】ダイオード４３は、第１の実施例における
ショットキーバリアダイオード３３と同様に、ダーリン
トン・トランジスタ２０が残留電荷の増倍作用によって
破壊することを防止する機能を果たしている。このた
め、この実施例の回路はインバータに応用することが可
能である。
ショットキーバリアダイオード３３と同様に、ダーリン
トン・トランジスタ２０が残留電荷の増倍作用によって
破壊することを防止する機能を果たしている。このた
め、この実施例の回路はインバータに応用することが可
能である。
【００４７】更にこの実施例の回路では、第１の実施例
の回路におけると同様に、ダーリントン・トランジスタ
２０のベースＢとエミッタＥの間に抵抗が並列に接続さ
れないので、ダーリントン・トランジスタ２０の駆動電
力を低くすることができ、駆動回路を安価に構成し得
る。更にダーリントン・トランジスタ２０のコレクタ電
流ＩC の経路に抵抗を介挿する必要がないので、余分な
電力損失がないという利点がある。
の回路におけると同様に、ダーリントン・トランジスタ
２０のベースＢとエミッタＥの間に抵抗が並列に接続さ
れないので、ダーリントン・トランジスタ２０の駆動電
力を低くすることができ、駆動回路を安価に構成し得
る。更にダーリントン・トランジスタ２０のコレクタ電
流ＩC の経路に抵抗を介挿する必要がないので、余分な
電力損失がないという利点がある。
【００４８】［４．第３の実施例］ ＜回路の構成＞図６はこの発明の第３の実施例を示す回
路図である。この実施例は、図２に示したダーリントン
・トランジスタ２０に、短絡保護回路５０が組み込まれ
た電力用ダーリントン・トランジスタ・モジュールであ
る。短絡保護回路５０には、ダーリントン・トランジス
タ２０のベースＢとエミッタＥとに結合して、これらの
間を導通させる経路である放電経路５１が設けられ、イ
ンピーダンス変成器（インピーダンス変成手段）５２が
放電経路５１に介挿される形で更に設けられている。イ
ンピーダンス変成器５２にはコンパレータ（比較手段）
５３の出力信号が入力されている。コンパレータ５３の
２つの入力端子の１つには、抵抗５５を介してトランジ
スタ２１ｄのベースＢＸが接続されており、他の１つに
は基準電源（基準電圧発生手段）５４から供給される基
準電圧が入力されている。短絡保護回路５０は集積回路
で構成される。
路図である。この実施例は、図２に示したダーリントン
・トランジスタ２０に、短絡保護回路５０が組み込まれ
た電力用ダーリントン・トランジスタ・モジュールであ
る。短絡保護回路５０には、ダーリントン・トランジス
タ２０のベースＢとエミッタＥとに結合して、これらの
間を導通させる経路である放電経路５１が設けられ、イ
ンピーダンス変成器（インピーダンス変成手段）５２が
放電経路５１に介挿される形で更に設けられている。イ
ンピーダンス変成器５２にはコンパレータ（比較手段）
５３の出力信号が入力されている。コンパレータ５３の
２つの入力端子の１つには、抵抗５５を介してトランジ
スタ２１ｄのベースＢＸが接続されており、他の１つに
は基準電源（基準電圧発生手段）５４から供給される基
準電圧が入力されている。短絡保護回路５０は集積回路
で構成される。
【００４９】＜回路の動作＞次にこの実施例の回路の動
作について説明する。コンパレータ５３は、トランジス
タ２１ｄのベース・エミッタ間順方向電圧ＶBXE と基準
電源５４から供給される基準電圧とを比較する。ダーリ
ントン・トランジスタ２０のコレクタ電流ＩC が増加
し、それに応じてトランジスタ２１ｄのベース・エミッ
タ間順方向電圧ＶBXE が基準電圧以上に高くなると、コ
ンパレータ５３はインピーダンス変成器５２に所定の信
号を送信する。インピーダンス変成器５２は、この信号
に基づいて、放電経路５１のインピーダンス、言い替え
るとダーリントン・トランジスタ２０のベースＢとエミ
ッタＥの間のインピーダンスを低減させる。このインピ
ーダンスが低減されると、ダーリントン・トランジスタ
２０のベース電流ＩB が放電経路５１、インピーダンス
変成器５２を経由して、ダーリントン・トランジスタ２
０のエミッタＥへバイパスされる。その結果、最前段の
トランジスタ２１ａのベースへ供給されるベース電流が
制限されるので、コレクタ電流ＩC のそれ以上の増加が
抑制される。
作について説明する。コンパレータ５３は、トランジス
タ２１ｄのベース・エミッタ間順方向電圧ＶBXE と基準
電源５４から供給される基準電圧とを比較する。ダーリ
ントン・トランジスタ２０のコレクタ電流ＩC が増加
し、それに応じてトランジスタ２１ｄのベース・エミッ
タ間順方向電圧ＶBXE が基準電圧以上に高くなると、コ
ンパレータ５３はインピーダンス変成器５２に所定の信
号を送信する。インピーダンス変成器５２は、この信号
に基づいて、放電経路５１のインピーダンス、言い替え
るとダーリントン・トランジスタ２０のベースＢとエミ
ッタＥの間のインピーダンスを低減させる。このインピ
ーダンスが低減されると、ダーリントン・トランジスタ
２０のベース電流ＩB が放電経路５１、インピーダンス
変成器５２を経由して、ダーリントン・トランジスタ２
０のエミッタＥへバイパスされる。その結果、最前段の
トランジスタ２１ａのベースへ供給されるベース電流が
制限されるので、コレクタ電流ＩC のそれ以上の増加が
抑制される。
【００５０】基準電源５４が供給する基準電圧を要求に
応じて適切に設定することにより、コレクタ電流ＩC の
上限値を要求に応じて任意に設定することができる。更
にこの実施例の回路では、ダーリントン・トランジスタ
２０のコレクタ電流ＩC の経路に抵抗を介挿する必要が
ないので、余分な電力損失がないという利点がある。
応じて適切に設定することにより、コレクタ電流ＩC の
上限値を要求に応じて任意に設定することができる。更
にこの実施例の回路では、ダーリントン・トランジスタ
２０のコレクタ電流ＩC の経路に抵抗を介挿する必要が
ないので、余分な電力損失がないという利点がある。
【００５１】前述の第１の実施例の回路では、バイポー
ラトランジスタ３２によってバイパスされるベース電流
ＩB は、バイポーラトランジスタ３２の電流容量と、電
流増幅率によって制限され、これらが相当に大きくない
と段数の低いダーリントン・トランジスタには適用でき
ないという問題がある。しかしながら、この実施例の回
路では、基準電圧とベース・エミッタ間順方向電圧Ｖ
BXE との差を増幅する機構を集積化することができる。
このため、この実施例の回路は上述の制限を取り去るこ
とができ、段数の低いダーリントン・トランジスタにも
適用できる利点がある。
ラトランジスタ３２によってバイパスされるベース電流
ＩB は、バイポーラトランジスタ３２の電流容量と、電
流増幅率によって制限され、これらが相当に大きくない
と段数の低いダーリントン・トランジスタには適用でき
ないという問題がある。しかしながら、この実施例の回
路では、基準電圧とベース・エミッタ間順方向電圧Ｖ
BXE との差を増幅する機構を集積化することができる。
このため、この実施例の回路は上述の制限を取り去るこ
とができ、段数の低いダーリントン・トランジスタにも
適用できる利点がある。
【００５２】［５．変形例］ （１）図７に示すように、第１の実施例において、バイ
ポーラトランジスタ３２のベースとエミッタの間に抵抗
３５を接続することができる。これによって、バイポー
ラトランジスタ３２の発振を防止することができる。こ
の場合にも、バイポーラトランジスタ３２の逆方向のコ
レクタ電流は流れないので、ダーリントン・トランジス
タ２０が残留電荷の増倍作用で破壊する恐れはない。 （２）この発明は、４段のトランジスタが組み込まれた
ダーリントン・トランジスタ２０に限らず、他の段数の
ダーリントン・トランジスタについても適用できる。 （３）ダーリントン・トランジスタ２０は、１個の半導
体チップに集積回路として組み込んでもよい。図１３
は、図１に示した第１の実施例の電力用ダーリントン・
トランジスタ・モジュールにおいて、ダーリントン・ト
ランジスタ２０を集積回路とした例を示す回路図であ
る。図１３において、点線で囲まれた回路部分２００
が、１チップに集積化されている。この例では、集積回
路２００は、トランジスタ２１ａ〜２１ｄと、これらの
トランジスタ２１ａ〜２１ｄのベース・エミッタ間に並
列に介挿される抵抗とを含んでいる。これらの回路素子
を集積回路化することによって、電力用ダーリントン・
トランジスタ・モジュールを製造する工程を簡略化し得
るとともに、特性の均一性および信頼性が向上する。全
ての回路要素、すなわち集積回路２００、スピードアッ
プダイオード２３ａ〜２３ｃ、フリーホイールダイオー
ド２４、バイポーラトランジスタ３２、ショットキーバ
リアダイオード３３、および抵抗３４が、１つのパッケ
ージに組み込まれることによって、モジュールが構成さ
れている。
ポーラトランジスタ３２のベースとエミッタの間に抵抗
３５を接続することができる。これによって、バイポー
ラトランジスタ３２の発振を防止することができる。こ
の場合にも、バイポーラトランジスタ３２の逆方向のコ
レクタ電流は流れないので、ダーリントン・トランジス
タ２０が残留電荷の増倍作用で破壊する恐れはない。 （２）この発明は、４段のトランジスタが組み込まれた
ダーリントン・トランジスタ２０に限らず、他の段数の
ダーリントン・トランジスタについても適用できる。 （３）ダーリントン・トランジスタ２０は、１個の半導
体チップに集積回路として組み込んでもよい。図１３
は、図１に示した第１の実施例の電力用ダーリントン・
トランジスタ・モジュールにおいて、ダーリントン・ト
ランジスタ２０を集積回路とした例を示す回路図であ
る。図１３において、点線で囲まれた回路部分２００
が、１チップに集積化されている。この例では、集積回
路２００は、トランジスタ２１ａ〜２１ｄと、これらの
トランジスタ２１ａ〜２１ｄのベース・エミッタ間に並
列に介挿される抵抗とを含んでいる。これらの回路素子
を集積回路化することによって、電力用ダーリントン・
トランジスタ・モジュールを製造する工程を簡略化し得
るとともに、特性の均一性および信頼性が向上する。全
ての回路要素、すなわち集積回路２００、スピードアッ
プダイオード２３ａ〜２３ｃ、フリーホイールダイオー
ド２４、バイポーラトランジスタ３２、ショットキーバ
リアダイオード３３、および抵抗３４が、１つのパッケ
ージに組み込まれることによって、モジュールが構成さ
れている。
【００５３】図１４は、図１３に示した電力用ダーリン
トン・トランジスタ・モジュールの回路基板の平面図で
あって、このモジュールにおける回路要素の配列および
配線パターンを示している。回路基板には、ダーリント
ン・トランジスタ２０のコレクタＣに接続されるコレク
タ配線パターンＰＣ、接続ワイヤＷを介してエミッタＥ
に接続されるエミッタ配線パターンＰＥ、接続ワイヤＷ
を介してベースＢに接続されるベース配線パターンＰ
Ｂ、およびトランジスタ２１ｂ〜２１ｄのベースに接続
ワイヤＷを介して接続されるベース配線パターンＰＢｂ
〜ＰＢｄが配設されている。配線パターンＰＥ、ＰＣ、
およびＰＢには、それぞれ端子ＴＥ、ＴＣ、およびＴＢ
が接続されている。これらの端子ＴＥ、ＴＣ、およびＴ
Ｂの一端（図示しない）は、モジュールの外部に露出
し、外部の装置と電気的に接続される。
トン・トランジスタ・モジュールの回路基板の平面図で
あって、このモジュールにおける回路要素の配列および
配線パターンを示している。回路基板には、ダーリント
ン・トランジスタ２０のコレクタＣに接続されるコレク
タ配線パターンＰＣ、接続ワイヤＷを介してエミッタＥ
に接続されるエミッタ配線パターンＰＥ、接続ワイヤＷ
を介してベースＢに接続されるベース配線パターンＰ
Ｂ、およびトランジスタ２１ｂ〜２１ｄのベースに接続
ワイヤＷを介して接続されるベース配線パターンＰＢｂ
〜ＰＢｄが配設されている。配線パターンＰＥ、ＰＣ、
およびＰＢには、それぞれ端子ＴＥ、ＴＣ、およびＴＢ
が接続されている。これらの端子ＴＥ、ＴＣ、およびＴ
Ｂの一端（図示しない）は、モジュールの外部に露出
し、外部の装置と電気的に接続される。
【００５４】エミッタ配線パターンＰＥには、ショット
キーバリアダイオード３３が搭載されている。コレクタ
配線パターンＰＣには、１チップで構成される集積回路
２００およびフリーホイールダイオード２４が搭載され
ている。また、ベース配線パターンＰＢにはバイポーラ
トランジスタ３２とスピードアップダイオード２３ａが
搭載されている。ベース配線パターンＰＢｂおよびＰＢ
ｃには、それぞれ１対のスピードアップダイオード２３
ｂおよび２３ｃが搭載されている。また、ベース配線パ
ターンＰＢｃには抵抗３４が搭載されている。
キーバリアダイオード３３が搭載されている。コレクタ
配線パターンＰＣには、１チップで構成される集積回路
２００およびフリーホイールダイオード２４が搭載され
ている。また、ベース配線パターンＰＢにはバイポーラ
トランジスタ３２とスピードアップダイオード２３ａが
搭載されている。ベース配線パターンＰＢｂおよびＰＢ
ｃには、それぞれ１対のスピードアップダイオード２３
ｂおよび２３ｃが搭載されている。また、ベース配線パ
ターンＰＢｃには抵抗３４が搭載されている。
【００５５】接続ワイヤＷは、例えばアルミニウムで構
成され、回路素子および配線パターンの間を電気的に適
宜接続する。すなわち、接続ワイヤＷによって、バイポ
ーラトランジスタ３２のエミッタ３２Ｅとショットキー
バリアダイオード３３のアノード電極の間、バイポーラ
トランジスタ３２のベース３２Ｂと抵抗３４との間、ス
ピードアップダイオード２３ａのアノード電極とベース
配線パターンＰＢｂの間、スピードアップダイオード２
３ｂのアノード電極とベース配線パターンＰＢｃの間、
スピードアップダイオード２３ｃのアノード電極とベー
ス配線パターンＰＢｄの間、ベース配線パターンＰＢと
集積回路２００のベース２０Ｂとの間、ベース配線パタ
ーンＰＢｂとトランジスタ２１ｂのベース２１ｂＢとの
間、ベース配線パターンＰＢｃとトランジスタ２１ｃの
ベース２１ｃＢとの間、ベース配線パターンＰＢｄとト
ランジスタ２１ｄのベース２１ｄＢとの間、集積回路２
００のエミッタ２０Ｅとエミッタ配線パターンＰＥとの
間、フリーホイールダイオード２４のアノード電極とエ
ミッタ配線パターンＰＥとの間が、それぞれ接続されて
いる。
成され、回路素子および配線パターンの間を電気的に適
宜接続する。すなわち、接続ワイヤＷによって、バイポ
ーラトランジスタ３２のエミッタ３２Ｅとショットキー
バリアダイオード３３のアノード電極の間、バイポーラ
トランジスタ３２のベース３２Ｂと抵抗３４との間、ス
ピードアップダイオード２３ａのアノード電極とベース
配線パターンＰＢｂの間、スピードアップダイオード２
３ｂのアノード電極とベース配線パターンＰＢｃの間、
スピードアップダイオード２３ｃのアノード電極とベー
ス配線パターンＰＢｄの間、ベース配線パターンＰＢと
集積回路２００のベース２０Ｂとの間、ベース配線パタ
ーンＰＢｂとトランジスタ２１ｂのベース２１ｂＢとの
間、ベース配線パターンＰＢｃとトランジスタ２１ｃの
ベース２１ｃＢとの間、ベース配線パターンＰＢｄとト
ランジスタ２１ｄのベース２１ｄＢとの間、集積回路２
００のエミッタ２０Ｅとエミッタ配線パターンＰＥとの
間、フリーホイールダイオード２４のアノード電極とエ
ミッタ配線パターンＰＥとの間が、それぞれ接続されて
いる。
【００５６】図１４に示されるように、回路素子および
配線パターンは、接続ワイヤＷの長さを最短にし得るよ
うに配置されている。また、コレクタ配線パターンＰＣ
は集積回路２００において発生する損失熱を効果的に放
熱板（基板の裏面に接着されている；図示しない）に伝
達するように、集積回路２００が占める面積よりも広い
面積をもって形成されている。すなわち、集積回路２０
０が搭載されるコレクタ配線パターンＰＣは、集積回路
２００を流れる主電流の経路として機能するだけでな
く、集積回路２００における損失熱の伝達および放散の
機能をも兼ねている。
配線パターンは、接続ワイヤＷの長さを最短にし得るよ
うに配置されている。また、コレクタ配線パターンＰＣ
は集積回路２００において発生する損失熱を効果的に放
熱板（基板の裏面に接着されている；図示しない）に伝
達するように、集積回路２００が占める面積よりも広い
面積をもって形成されている。すなわち、集積回路２０
０が搭載されるコレクタ配線パターンＰＣは、集積回路
２００を流れる主電流の経路として機能するだけでな
く、集積回路２００における損失熱の伝達および放散の
機能をも兼ねている。
【００５７】図１４に示されるように、１チップで構成
される集積回路２００をコレクタ配線パターンＰＣの上
に搭載するだけで、ダーリントン・トランジスタ２０お
よびこれに付随するベース・エミッタ間抵抗がモジュー
ルに組み込まれる。このため、トランジスタ２１ａ〜２
１ｄのそれぞれを個別に搭載する場合に比べて、モジュ
ールを製造する工程が簡単である。
される集積回路２００をコレクタ配線パターンＰＣの上
に搭載するだけで、ダーリントン・トランジスタ２０お
よびこれに付随するベース・エミッタ間抵抗がモジュー
ルに組み込まれる。このため、トランジスタ２１ａ〜２
１ｄのそれぞれを個別に搭載する場合に比べて、モジュ
ールを製造する工程が簡単である。
【００５８】
【発明の効果】この発明の短絡保護回路及び電力用ダー
リントン・トランジスタ・モジュールでは、電力用ダー
リントン・トランジスタの最後段のベースとエミッタの
間の電位差が参照され、この電位差が所定の値以上に高
くなると、ダーリントン・トランジスタの最前段のベー
ス電流が最後段のエミッタへバイパスするので、ダーリ
ントン・トランジスタのコレクタ電流の過度の上昇が抑
制され、”負荷短絡破壊”が防止される効果がある。ま
た、前記電位差はダーリントン・トランジスタの段数に
も温度にも依存しないので、様々な段数のダーリントン
・トランジスタに対して、全使用温度範囲で所定のバイ
パス動作を保障すべく短絡保護回路を設計することが容
易であるという効果がある（請求項１〜請求項８）。
リントン・トランジスタ・モジュールでは、電力用ダー
リントン・トランジスタの最後段のベースとエミッタの
間の電位差が参照され、この電位差が所定の値以上に高
くなると、ダーリントン・トランジスタの最前段のベー
ス電流が最後段のエミッタへバイパスするので、ダーリ
ントン・トランジスタのコレクタ電流の過度の上昇が抑
制され、”負荷短絡破壊”が防止される効果がある。ま
た、前記電位差はダーリントン・トランジスタの段数に
も温度にも依存しないので、様々な段数のダーリントン
・トランジスタに対して、全使用温度範囲で所定のバイ
パス動作を保障すべく短絡保護回路を設計することが容
易であるという効果がある（請求項１〜請求項８）。
【００５９】この発明に係る短絡保護回路及び電力用ダ
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が、保護用バイポーラトランジスタのベー
ス・エミッタ間順方向電圧で決まる所定の電圧以上に高
くなると、保護用バイポーラトランジスタがオンして、
ダーリントン・トランジスタの最前段のベース電流が最
後段のエミッタへバイパスされるので、ダーリントン・
トランジスタのコレクタ電流の過度の上昇が抑制さ
れ、”負荷短絡破壊”が防止される効果がある。また、
前記電位差はダーリントン・トランジスタの段数にも温
度にも依存しないので、様々な段数のダーリントン・ト
ランジスタに対して、全使用温度範囲で所定のバイパス
動作を保障すべく短絡保護回路を設計することが容易で
あるという効果がある。更に、保護用バイポーラトラン
ジスタと直列にダイオードが設けられているために、残
留電荷を発生させないので、ダーリントン・トランジス
タを破壊することなくインバータにも応用することがで
きる効果がある。更に、残留電荷を発生させることな
く、保護用バイポーラトランジスタのベースのインピー
ダンスを低くして発振が起こりにくくすることができる
という効果がある。更にダーリントン・トランジスタの
最前段のベースと最後段のエミッタの間に抵抗が介挿さ
れないので、ダーリントン・トランジスタの駆動電力を
低くすることができ、駆動回路を安価に構成し得る効果
がある。更にダーリントン・トランジスタの主電流の経
路に抵抗を介挿する必要がないので、余分な電力損失が
ないという効果がある（請求項２及び請求項６）。
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が、保護用バイポーラトランジスタのベー
ス・エミッタ間順方向電圧で決まる所定の電圧以上に高
くなると、保護用バイポーラトランジスタがオンして、
ダーリントン・トランジスタの最前段のベース電流が最
後段のエミッタへバイパスされるので、ダーリントン・
トランジスタのコレクタ電流の過度の上昇が抑制さ
れ、”負荷短絡破壊”が防止される効果がある。また、
前記電位差はダーリントン・トランジスタの段数にも温
度にも依存しないので、様々な段数のダーリントン・ト
ランジスタに対して、全使用温度範囲で所定のバイパス
動作を保障すべく短絡保護回路を設計することが容易で
あるという効果がある。更に、保護用バイポーラトラン
ジスタと直列にダイオードが設けられているために、残
留電荷を発生させないので、ダーリントン・トランジス
タを破壊することなくインバータにも応用することがで
きる効果がある。更に、残留電荷を発生させることな
く、保護用バイポーラトランジスタのベースのインピー
ダンスを低くして発振が起こりにくくすることができる
という効果がある。更にダーリントン・トランジスタの
最前段のベースと最後段のエミッタの間に抵抗が介挿さ
れないので、ダーリントン・トランジスタの駆動電力を
低くすることができ、駆動回路を安価に構成し得る効果
がある。更にダーリントン・トランジスタの主電流の経
路に抵抗を介挿する必要がないので、余分な電力損失が
ないという効果がある（請求項２及び請求項６）。
【００６０】この発明に係る短絡保護回路及び電力用ダ
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が、保護用ＭＯＳ型ＦＥＴのゲート・ソー
ス間の閾電圧で決まる所定の電圧以上に高くなると、保
護用ＭＯＳ型ＦＥＴがオンして、ダーリントン・トラン
ジスタの最前段のベース電流が最後段のエミッタへバイ
パスされるので、ダーリントン・トランジスタのコレク
タ電流の過度の上昇が抑制され、”負荷短絡破壊”が防
止される効果がある。また、前記電位差はダーリントン
・トランジスタの段数にも温度にも依存しないので、様
々な段数のダーリントン・トランジスタに対して、全使
用温度範囲で所定のバイパス動作を保障すべく短絡保護
回路を設計することが容易であるという効果がある。更
に、保護用ＭＯＳ型ＦＥＴと直列にダイオードが設けら
れているために、残留電荷を発生させないので、ダーリ
ントン・トランジスタを破壊することなくインバータに
も応用することができる効果がある。更に、残留電荷を
発生させることなく、保護用ＭＯＳ型ＦＥＴのゲートの
インピーダンスを低くして発振が起こりにくくすること
ができるという効果がある。更にダーリントン・トラン
ジスタの最前段のベースと最後段のエミッタの間に抵抗
が介挿されないので、ダーリントン・トランジスタの駆
動電力を低くすることができ、駆動回路を安価に構成し
得る効果がある。更にダーリントン・トランジスタの主
電流の経路に抵抗を介挿する必要がないので、余分な電
力損失がないという効果がある（請求項３及び請求項
７）。
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が、保護用ＭＯＳ型ＦＥＴのゲート・ソー
ス間の閾電圧で決まる所定の電圧以上に高くなると、保
護用ＭＯＳ型ＦＥＴがオンして、ダーリントン・トラン
ジスタの最前段のベース電流が最後段のエミッタへバイ
パスされるので、ダーリントン・トランジスタのコレク
タ電流の過度の上昇が抑制され、”負荷短絡破壊”が防
止される効果がある。また、前記電位差はダーリントン
・トランジスタの段数にも温度にも依存しないので、様
々な段数のダーリントン・トランジスタに対して、全使
用温度範囲で所定のバイパス動作を保障すべく短絡保護
回路を設計することが容易であるという効果がある。更
に、保護用ＭＯＳ型ＦＥＴと直列にダイオードが設けら
れているために、残留電荷を発生させないので、ダーリ
ントン・トランジスタを破壊することなくインバータに
も応用することができる効果がある。更に、残留電荷を
発生させることなく、保護用ＭＯＳ型ＦＥＴのゲートの
インピーダンスを低くして発振が起こりにくくすること
ができるという効果がある。更にダーリントン・トラン
ジスタの最前段のベースと最後段のエミッタの間に抵抗
が介挿されないので、ダーリントン・トランジスタの駆
動電力を低くすることができ、駆動回路を安価に構成し
得る効果がある。更にダーリントン・トランジスタの主
電流の経路に抵抗を介挿する必要がないので、余分な電
力損失がないという効果がある（請求項３及び請求項
７）。
【００６１】この発明に係る短絡保護回路及び電力用ダ
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が基準電圧と比較され、基準電圧に比べて
この電位差の方が高ければ、ダーリントン・トランジス
タの最前段のベースと最後段のエミッタの間のインピー
ダンスが低減させられる。このため、ダーリントン・ト
ランジスタの最前段のベース電流が最後段のエミッタへ
バイパスするので、ダーリントン・トランジスタのコレ
クタ電流の過度の上昇が抑制され、”負荷短絡破壊”が
防止される効果がある。また、前記電位差はダーリント
ン・トランジスタの段数にも温度にも依存しないので、
様々な段数のダーリントン・トランジスタに対して、全
使用温度範囲で所定のバイパス動作を保障すべく短絡保
護回路を設計することが容易であるという効果がある
（請求項４及び請求項８）。
ーリントン・トランジスタ・モジュールでは、電力用ダ
ーリントン・トランジスタの最後段のベースとエミッタ
の間の電位差が基準電圧と比較され、基準電圧に比べて
この電位差の方が高ければ、ダーリントン・トランジス
タの最前段のベースと最後段のエミッタの間のインピー
ダンスが低減させられる。このため、ダーリントン・ト
ランジスタの最前段のベース電流が最後段のエミッタへ
バイパスするので、ダーリントン・トランジスタのコレ
クタ電流の過度の上昇が抑制され、”負荷短絡破壊”が
防止される効果がある。また、前記電位差はダーリント
ン・トランジスタの段数にも温度にも依存しないので、
様々な段数のダーリントン・トランジスタに対して、全
使用温度範囲で所定のバイパス動作を保障すべく短絡保
護回路を設計することが容易であるという効果がある
（請求項４及び請求項８）。
【００６２】この発明に係る電力用ダーリントン・トラ
ンジスタ・モジュールでは、電力用ダーリントン・トラ
ンジスタが１個のチップに集積化されているので、モジ
ュールの特性の均一性および信頼性が向上する効果が得
られるとともに、モジュールの製造工程を単純化できる
という効果が得られる（請求項９）。
ンジスタ・モジュールでは、電力用ダーリントン・トラ
ンジスタが１個のチップに集積化されているので、モジ
ュールの特性の均一性および信頼性が向上する効果が得
られるとともに、モジュールの製造工程を単純化できる
という効果が得られる（請求項９）。
【図１】この発明の第１の実施例を示す回路図である。
【図２】電力用ダーリントン・トランジスタの一例の回
路図である。
路図である。
【図３】ダーリントン・トランジスタの特性に関する実
測データを示すグラフである。
測データを示すグラフである。
【図４】図１の回路に関する実測データを示すグラフで
ある。
ある。
【図５】この発明の第２の実施例を示す回路図である。
【図６】この発明の第３の実施例を示す回路図である。
【図７】この発明の第１の実施例の変形例を示す回路図
である。
である。
【図８】負荷短絡破壊に関する試験回路の回路図であ
る。
る。
【図９】負荷短絡破壊に関する試験の結果を示すグラフ
である。
である。
【図１０】第１の従来例を示す回路図である。
【図１１】第２の従来例を示す回路図である。
【図１２】第３の従来例を示す回路図である。
【図１３】変形例を示す回路図である。
【図１４】変形例における回路基板の平面図である。
２０ ダーリントン・トランジスタ ２１ａ〜２１ｄ トランジスタ ３０、４０、５０ 短絡保護回路 ３１、４１、５１ 放電経路 ３２ 保護用バイポーラトランジスタ ３３ ショットキーバリアダイオード ４２ 保護用ＭＯＳ型ＦＥＴ ４３ ダイオード ５２ インピーダンス変成器（インピーダンス変成手
段） ５３ コンパレータ（比較手段） ５４ 基準電源（基準電圧発生手段） Ｂ ダーリントン・トランジスタ２０のベース Ｅ ダーリントン・トランジスタ２０のエミッタ Ｃ ダーリントン・トランジスタ２０のコレクタ ＢＸ トランジスタ２１ｄのベース
段） ５３ コンパレータ（比較手段） ５４ 基準電源（基準電圧発生手段） Ｂ ダーリントン・トランジスタ２０のベース Ｅ ダーリントン・トランジスタ２０のエミッタ Ｃ ダーリントン・トランジスタ２０のコレクタ ＢＸ トランジスタ２１ｄのベース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/615
Claims (9)
- 【請求項１】 複数段に組み込まれた複数のトランジス
タを有する電力用ダーリントン・トランジスタの負荷短
絡時の保護を行う短絡保護回路であって、（ａ）前記ダ
ーリントン・トランジスタの最前段のベースと最後段の
エミッタとに結合して設けられ、前記ベースと前記エミ
ッタの間を導通させる放電経路と、（ｂ）前記放電経路
に介挿され、前記ダーリントン・トランジスタの最後段
のベースとエミッタの間の電位差が所定の値以上に高い
ときに、前記放電経路を実質的に導通させる制御手段
と、を備える短絡保護回路。 - 【請求項２】 請求項１に記載の短絡保護回路であっ
て、 前記制御手段が、（ｂ−１）前記放電経路に介挿された
保護用バイポーラトランジスタであって、当該保護用バ
イポーラトランジスタのコレクタが前記ダーリントン・
トランジスタの最前段のベースに結合され、前記保護用
バイポーラトランジスタのエミッタが前記ダーリントン
・トランジスタの最後段のエミッタに結合され、前記保
護用バイポーラトランジスタのベースが前記ダーリント
ン・トランジスタの最後段のベースに結合された保護用
バイポーラトランジスタと、（ｂ−２）前記放電経路
に、前記保護用バイポーラトランジスタの順方向コレク
タ電流が順方向電流となる方向に介挿されるダイオード
と、を備える短絡保護回路。 - 【請求項３】 請求項１に記載の短絡保護回路であっ
て、 前記制御手段が、（ｂ−１）前記放電経路に介挿された
保護用ＭＯＳ型ＦＥＴであって、当該保護用ＭＯＳ型Ｆ
ＥＴのドレインが前記ダーリントン・トランジスタの最
前段のベースに結合され、前記保護用ＭＯＳ型ＦＥＴの
ソースが前記ダーリントン・トランジスタの最後段のエ
ミッタに結合され、前記保護用ＭＯＳ型ＦＥＴのゲート
が前記ダーリントン・トランジスタの最後段のベースに
結合された保護用ＭＯＳ型ＦＥＴと、（ｂ−２）前記放
電経路に、前記保護用ＭＯＳ型ＦＥＴの順方向ドレイン
電流が順方向電流となる方向に介挿されるダイオード
と、を備える短絡保護回路。 - 【請求項４】 請求項１に記載の短絡保護回路であっ
て、 前記制御手段が、（ｂ−１）前記放電経路に介挿され、
当該放電経路のインピーダンスを制御するインピーダン
ス変成手段と、（ｂ−２）所定の基準電圧を供給する基
準電圧発生手段と、（ｂ−３）前記ダーリントン・トラ
ンジスタの最後段のベースとエミッタの間の電位差と前
記基準電圧発生手段で供給される前記基準電圧とを比較
し、前記電位差が前記基準電圧よりも高ければ、前記イ
ンピーダンス変成手段へ前記インピーダンスを低減させ
るべく指示する比較手段と、を備える短絡保護回路。 - 【請求項５】 電力用ダーリントン・トランジスタ・モ
ジュールであって、（ａ）複数段に組み込まれた複数の
トランジスタを有する電力用ダーリントン・トランジス
タと、（ｂ）前記ダーリントン・トランジスタの最前段
のベースと最後段のエミッタとに結合して設けられ、前
記ベースと前記エミッタの間を導通させる放電経路と、
（ｃ）前記放電経路に介挿され、前記ダーリントン・ト
ランジスタの最後段のベースとエミッタの間の電位差が
所定の値以上に高いときに、前記放電経路を実質的に導
通させる制御手段と、を備える電力用ダーリントン・ト
ランジスタ・モジュール。 - 【請求項６】 請求項５に記載の電力用ダーリントン・
トランジスタ・モジュールであって、 前記制御手段が、（ｃ−１）前記放電経路に介挿された
保護用バイポーラトランジスタであって、当該保護用バ
イポーラトランジスタのコレクタが前記ダーリントン・
トランジスタの最前段のベースに結合され、前記保護用
バイポーラトランジスタのエミッタが前記ダーリントン
・トランジスタの最後段のエミッタに結合され、前記保
護用バイポーラトランジスタのベースが前記ダーリント
ン・トランジスタの最後段のベースに結合された保護用
バイポーラトランジスタと、（ｃ−２）前記放電経路
に、前記保護用バイポーラトランジスタの順方向コレク
タ電流が順方向電流となる方向に介挿されるダイオード
と、を備える電力用ダーリントン・トランジスタ・モジ
ュール。 - 【請求項７】 請求項５に記載の電力用ダーリントン・
トランジスタ・モジュールであって、 前記制御手段が、（ｃ−１）前記放電経路に介挿された
保護用ＭＯＳ型ＦＥＴであって、当該保護用ＭＯＳ型Ｆ
ＥＴのドレインが前記ダーリントン・トランジスタの最
前段のベースに結合され、前記保護用ＭＯＳ型ＦＥＴの
ソースが前記ダーリントン・トランジスタの最後段のエ
ミッタに結合され、前記保護用ＭＯＳ型ＦＥＴのゲート
が前記ダーリントン・トランジスタの最後段のベースに
結合された保護用ＭＯＳ型ＦＥＴと、（ｃ−２）前記放
電経路に、前記保護用ＭＯＳ型ＦＥＴの順方向ドレイン
電流が順方向電流となる方向に介挿されるダイオード
と、を備える電力用ダーリントン・トランジスタ・モジ
ュール。 - 【請求項８】 請求項５に記載の電力用ダーリントン・
トランジスタ・モジュールであって、 前記制御手段が、（ｃ−１）前記放電経路に介挿され、
当該放電経路のインピーダンスを制御するインピーダン
ス変成手段と、（ｃ−２）所定の基準電圧を供給する基
準電圧発生手段と、（ｃ−３）前記ダーリントン・トラ
ンジスタの最後段のベースとエミッタの間の電位差と前
記基準電圧発生手段で供給される前記基準電圧とを比較
し、前記電位差が前記基準電圧よりも高ければ、前記イ
ンピーダンス変成手段へ前記インピーダンスを低減させ
るべく指示する比較手段と、を備える電力用ダーリント
ン・トランジスタ・モジュール。 - 【請求項９】 請求項５に記載の電力用ダーリントン・
トランジスタ・モジュールであって、 前記電力用ダーリントン・トランジスタが１個のチップ
に集積化された電力用ダーリントン・トランジスタ・モ
ジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223391A JPH06169241A (ja) | 1992-10-01 | 1993-09-08 | 短絡保護回路及び電力用ダーリントン・トランジスタ・モジュール |
| US08/127,609 US5526214A (en) | 1992-10-01 | 1993-09-28 | Short-circuit protective circuit and power darlington transistor module |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-263316 | 1992-10-01 | ||
| JP26331692 | 1992-10-01 | ||
| JP5223391A JPH06169241A (ja) | 1992-10-01 | 1993-09-08 | 短絡保護回路及び電力用ダーリントン・トランジスタ・モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169241A true JPH06169241A (ja) | 1994-06-14 |
Family
ID=26525446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223391A Pending JPH06169241A (ja) | 1992-10-01 | 1993-09-08 | 短絡保護回路及び電力用ダーリントン・トランジスタ・モジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5526214A (ja) |
| JP (1) | JPH06169241A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2734674B1 (fr) * | 1995-05-24 | 1997-08-14 | Sgs Thomson Microelectronics | Dispositif d'ecretage |
| FR2744860B1 (fr) * | 1996-02-08 | 1998-04-30 | Sgs Thomson Microelectronics | Amplificateur de puissance a limitation de tension surelevee |
| US5708549A (en) * | 1996-10-04 | 1998-01-13 | Harris Corporation | Integrated circuit having enhanced transient voltage protection and associated methods |
| JP2000357695A (ja) * | 1999-06-16 | 2000-12-26 | Nec Corp | 半導体装置、半導体集積回路及び半導体装置の製造方法 |
| WO2008004035A1 (en) * | 2006-07-03 | 2008-01-10 | Freescale Semiconductor, Inc. | Electrostatic discharge protection apparatus and method therefor |
| TWI664808B (zh) * | 2018-11-20 | 2019-07-01 | 立積電子股份有限公司 | 放大裝置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2468253A1 (fr) * | 1979-10-22 | 1981-04-30 | Radiotechnique Compelec | Amplificateur de type darlington protege contre les surcharges de courant et sa realisation en structure semiconductrice integree |
| JPS59194457A (ja) * | 1983-04-18 | 1984-11-05 | Fuji Electric Co Ltd | 半導体装置 |
| JPS60237707A (ja) * | 1984-05-11 | 1985-11-26 | Mitsubishi Electric Corp | トランジスタの過電流保護回路 |
| US5206605A (en) * | 1992-03-13 | 1993-04-27 | Vtc, Inc. | High breakdown voltage/low input capacitance amplifier |
-
1993
- 1993-09-08 JP JP5223391A patent/JPH06169241A/ja active Pending
- 1993-09-28 US US08/127,609 patent/US5526214A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5526214A (en) | 1996-06-11 |
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