KR19980082437A - 전력 반도체 장치 - Google Patents

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Abstract

본 발명은 래치업 방지 및 숏 서키트 커런트 특성을 향상시킬 수 있는 전력 반도체 장치에 관한 것으로, p+형 반도체 기판과, p+형 반도체 기판 상에 형성된 n 형 반도체층 상에 일 방향으로 신장하여 형성된 p+형 웰 영역과, p+형 웰 영역과 동일한 방향으로 신장하여 p+형 웰 영역과 전기적으로 접속된 도전막과, p+형 웰 영역의 양측에서 그의 신장 방향으로 형성되어 있는 제 1 및 제 2 부분과, 상기 신장 방향과 직교하는 방향으로 형성되어 상기 제 1 및 제 2 부분을 전기적으로 연결하는 제 3 부분을 구비하며, 인접하는 n+형 소오스 접합 영역과 서로 전기적으로 격리되는 n+형 소오스 접합 영역과, p+형 웰 영역은, 자신이 신장된 방향과 직교하는 양측 방향으로 돌출 부분을 갖고, 돌출 부분은 상기 n+형 소오스 접합 영역의 일부분과 중첩되어 형성된다. 이와 같은 장치에 의해서, 홀 전류의 일부분을 n+ 형 소오스 접합 영역이 형성되지 않은 영역으로 바이패스시킬 수 있고, 또한 n+ 형 소오스 접합 영역과 그 하부의 p 형 웰 영역과의 전압차를 최소화할 수 있다. 따라서, 전력 반도체 장치의 숏 서키트 커런트 특성 및 래치업 방지 특성을 향상시킬 수 있다.

Description

전력 반도체 장치
본 발명은 전력 반도체 장치에 관한 것으로, 좀 더 구체적으로는, 래치업(latch-up) 방지 및 숏 서키트 커런트(short circuit current) 특성을 향상시키는 전력 반도체 장치에 관한 것이다.
공지된 바와 같이, 전력용 반도체 장치들 중 게이티드 트랜지스터(gated transistor), 특히 n 채널의 게이티드 트랜지스터에 있어서는, 래치업 현상이 동작 가능한 전류의 크기를 제한하는 주원인으로서 작용한다.
즉, 사이리스터 구조를 갖는 게이티드 트랜지스터(gated transistor)에 있어서, p-웰의 상부에 형성된 n+형 소오스 접합 영역의 아래로 흐르는 홀 전류(hole current)가 커지게 되면, 상기 p-웰의 저항값에 의하여 상기 p-웰과 n+형 소오스 접합 영역과의 전압차가 발생하게 된다. 그 전압차가 일정한 값 이상이 되면 기생 npnp 사이리스터가 동작하게 된다.
이 사이리스터가 동작될 때, pnp 트랜지스터에 전류(electron current)가 공급되는 결과가 되어서 게이트 전압을 차단하더라도 그 pnp 트랜지스터가 턴-오프(turn-off)되지 않고, 오히려 그 pnp 트랜지스터를 통하여 전류가 더 증가하게 된다. 이러한 동작에 의해서 상기 게이티드 트랜지스터는 온도가 상승되어서 결국은 파괴된다. 이러한 일련의 과정이 래치업 현상이다.
또한, 전력 반도체 장치가 모터 드라이브(motor drive)에 응용될 때, 모터에 과부하가 걸리면 전력 반도체 장치에는 실제 동작 전류 보다 약 4 -5 배 정도 더 많은 약 350V에 이르는 포화 전류(saturation current)가 흐른다.
이와 같이 많은 전류에 의해 발생되는 열에 의해 전력 반도체 장치의 에미터 에피션시(emitter-efficiency)가 증가하면서 많은 양의 홀이 주입되어서 래치 업 현상이 발생된다. 이러한 일련의 현상을 숏 서키트 커런트 또는 열 래치업 현상(thermal latch-up phenomenon)이라 한다.
도 1 및 도 2에는 각각 종래 전력 반도체 장치의 구조를 보이는 레이아웃 및 수직 단면도가 도시되어 있다.
도 1 및 도 2를 참조하면, 양극(미도시됨)이 설치되는 고농도의 p+형 반도체 기판(10)위에는 고농도의 n+형 버퍼층(12)이 형성되어 있고, 이 n+형 버퍼층(12)위에는 저농도의 n-형 반도체층(14)이 에피택셜 성장에 의해 형성되어 있다. 상기 n-형 반도체층(14)상에 게이트 산화막(22)을 사이에 끼운 채로 게이트 폴리실리콘막(24)이 형성되어 있다. 또한, 상기 게이트 폴리실리콘막(24)의 사이에서 상기 n-형 반도체층(14)의 표면에는 불순물 이온 주입 및 열확산에 의해 p-웰 영역(16)이 형성되고, 그리고 고농도의 p+형 웰 영역(18)이 불순물 이온 주입 및 열확산에 의해 p-웰 영역(16)의 중앙 부분을 관통하면서 상기 n-형 반도체층(14)의 일부분까지 연장되어 있다. 또한, 소오스 형성용 마스크를 사용하여 상기 p-형 웰 영역(18)과 상기 p+형 웰 영역(18)의 표면상에 n+형 소오스 접합 영역(20)이 형성되어 있고, 상기 n+형 소오스 접합 영역(20)의 일부와 상기 p+형 웰 영역(18)의 표면상에 음극으로서 금속 전극(27)이 형성되어 있다. 미설명 부호 26은 상기 금속 전극(27)과 상기 게이트 폴리실리콘막(24)과의 전기적 절연을 위하여 제공되어 있는 PSG막(26)이다.
그러나, 상술한 구조를 갖는 전력 반도체 장치에 의하면, 일렉트론 전류(electron current) 및 홀 전류(hole current)가 동일한 방향으로 흘러서 에미터 콘택(28)으로 모인다.
따라서, 상기 p-형 웰 영역(16)의 저항이 낮을 경우 홀 전류와 p-형 웰 영역(19)의 저항이 곱해져서 n+형 소오스 접합 영역(20) 아래의 p-형 웰 영역(16)에 전압 강하(voltage drop)가 생기고, 이로 인해 전력 반도체 장치의 래치업 방지 및 숏 서키트 커런트 특성이 약화되는 문제점이 발생된다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 숏 서키트 커런트 특성을 향상시킬 수 있는 전력 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은, 래치업 방지 특성을 향상시킬 수 있는 전력 반도체 장치를 제공하는 데 있다.
도 1은 종래 전력 반도체 장치의 레이아웃을 보이는 평면도;
도 2는 도 1에 도시된 종래 전력 반도체 장치를 A - A'으로 절단한 단면 구조를 보이는 수직 단면도;
도 3은 본 발명의 실시예에 따른 전력 반도체 장치의 레이아웃을 보이는 평면도;
도 4A 내지 도 4C는 도 3에 도시된 전력 반도체 장치를 각각 B - B', C - C', D - D'으로 절단한 단면 구조를 보이는 수직 단면도.
* 도면의 주요 부분에 대한 부호 설명
100 : 반도체 기판 102, 104 : 반도체층
106 : p-형 웰 영역 108 : p+형 웰 영역
110, 122, 126 : 고농도 p+영역
112, 124 : n+형 소오스 접합 영역 114 : 게이트 산화막
116 : 게이트 폴리실리콘막 118 : 절연막
120 : 금속 전극 121 : 콘택 영역
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 전력 반도체 장치는, 제 1 도전형 반도체 기판과; 제 1 도전형 반도체 기판 상에 형성된 제 2 도전형 반도체층 상에 일 방향으로 신장하여 형성된 제 1 도전형 웰 영역과; 제 1 도전형 웰 영역과 동일한 방향으로 신장하여 제 1 도전형 웰 영역과 전기적으로 접속된 도전막과; 제 1 도전형 웰 영역의 양측에서 그의 신장 방향으로 형성되어 있는 제 1 및 제 2 부분과, 상기 신장 방향과 직교하는 방향으로 형성되어 상기 제 1 및 제 2 부분을 전기적으로 연결하는 제 3 부분을 구비하는 제 2 도전형 소오스 접합 영역과; 상기 제 2 도전형 소오스 접합 영역은 인접하는 제 2 도전형 소오스 접합 영역과 서로 전기적으로 격리된다.
이 장치의 바람직한 실시예에 있어서, 제 1 도전형 웰 영역은, 자신이 신장된 방향과 직교하는 양측 방향으로 돌출 부분을 갖고, 돌출 부분은 상기 제 2 도전형 소오스 접합 영역의 일 영역과 중첩되어 형성된다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분 중, 제 1 도전형 웰 영역의 돌출 부분과 중첩되지 않는 제 1 및 제 2 부분은 제 1 도전형 웰 영역의 돌출되지 않은 영역과 전기적으로 격리되도록 형성된다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분은, 상기 도전막과 전기적으로 격리되어 형성된다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역의 제 3 부분은, 상기 도전막과 전기적으로 연결된다.
이 장치의 바람직한 실시예에 있어서, 제 1 도전형 반도체 기판 및 제 1 도전형 웰 영역은 p+형이다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역은 n+형이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 전력 반도체 장치는, 제 1 도전형 반도체 기판과; 제 1 도전형 반도체 기판 상에 형성된 제 2 도전형 반도체층 상에 일 방향으로 신장하여 형성된 제 1 도전형 웰 영역과; 제 1 도전형 웰 영역과 동일한 방향으로 신장하여 제 1 도전형 웰 영역과 전기적으로 접속된 도전막과; 제 1 도전형 웰 영역의 양측에서 그의 신장 방향으로 형성되어 있는 제 1 및 제 2 부분과, 상기 신장 방향과 직교하는 방향으로 형성되어 상기 제 1 및 제 2 부분을 전기적으로 연결하는 제 3 부분을 구비하는 제 2 도전형 소오스 접합 영역과; 제 2 도전형 소오스 접합 영역은 인접하는 제 2 도전형 소오스 접합 영역과 서로 전기적으로 격리되고; 그리고 제 1 도전형 웰 영역은, 자신이 신장된 방향과 직교하는 양측 방향으로 돌출 부분을 갖고, 돌출 부분은 상기 제 2 도전형 소오스 접합 영역의 일부분과 중첩되어 형성된다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분 중, 제 1 도전형 웰 영역의 돌출 부분과 중첩되지 않는 제 1 및 제 2 부분은 제 1 도전형 웰 영역의 돌출되지 않은 영역과 전기적으로 격리되도록 형성된다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분은, 상기 도전막과 전기적으로 격리되어 형성된다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역의 제 3 부분은, 상기 도전막과 전기적으로 연결된다.
이 장치의 바람직한 실시예에 있어서, 제 1 도전형 반도체 기판 및 제 1 도전형 웰 영역은 p+형이다.
이 장치의 바람직한 실시예에 있어서, 제 2 도전형 소오스 접합 영역은 n+형이다.
(작용)
이와 같은 장치에 의해서, 홀 전류의 일부분을 n+ 형 소오스 접합 영역이 형성되지 않은 영역으로 바이패스(bypass)시킬 수 있고, 또한 n+ 형 소오스 접합 영역과 그 하부의 p 형 웰 영역과의 전압차를 최소화할 수 있다. 따라서, 전력 반도체 장치의 숏 서키트 커런트 특성 및 래치업 방지 특성을 향상시킬 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면 도 3 및 도 4에 의거해서 상세히 설명한다.
도 3에는 본 발명의 실시예에 따른 전력 반도체 장치의 레이아웃이 상세하게 도시되어 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 전력 반도체 장치는, p+형 반도체 기판 상에 n 형 반도체층이 형성되고(도면에는 미도시), 상기 n 형 반도체층에 불순물 이온을 주입하여 확산하는 공정에 의해 일 방향으로 신장된 p-(106) 및 p+형의 웰 영역(108)이 형성된다.
그리고, 상기 p+웰 영역(108)은, 자신이 신장하는 방향과 직교하는 양측 방향으로 돌출 부분(110a, 110b, 126a, 126b)이 형성되며, 상기 p+웰 영역(108)에는 그 자신과 동일한 방향으로 신장된 금속 전극(120)이 전기적으로 접속된다(도면에는 p+웰 영역과 금속 전극이 실제로 접촉되는 영역(121)만을 도시하였음).
또한, 상기 p-및 p+웰 영역(106, 108)의 일측 및 타측에는 p-및 p+웰 영역(106, 108)의 신장 방향으로 각각 n+소오스 접합 영역의 제 1 불순물 영역(112a, 124a) 및 제 2 불순물 영역(112b, 124b)이 형성된다.
그리고, 상기 n+소오스 접합 영역의 제 1 불순물 영역(112a, 124a) 및 제 2 불순물 영역(112b, 124b)은 상기 p-및 p+웰 영역(106, 108)의 신장 방향과 직교하는 방향으로 형성된 n+소오스 접합 영역의 제 3 불순물 영역(112c, 124c)에 의해 전기적으로 연결된다.
여기에서, 상기 제 1, 제 2, 그리고 제 3 불순물 영역(112a, 112b, 112c)을 구비하는 n+소오스 접합 영역은, 마찬가지로 제 1 및 제 2, 그리고 제 3 불순물 영역(124a, 124b, 124c)으로 형성되는 인접하는 n+소오스 접합 영역과 서로 소정의 거리를 두고 격리되어 형성된다.
또한, n+소오스 접합 영역의 일 부분들은 상기 p+웰 영역(108)의 돌출 부분(110a, 110b, 126a, 126b)과 중첩(overlap)되고, 상기 n+소오스 접합 영역의 제 1 및 제 2 불순물 영역들(112a, 112b, 124a, 124b)은 상기 금속 전극(120)과 소정의 거리로 격리된다. 미설명 부호 116은 게이트 전극용 폴리실리콘막을 나타낸다.
상술한 바와 같은 구조를 갖는 전력 반도체 장치의 래치업 제어 동작을 도 4A 내지 도 4C를 참조하여 상세하게 설명하면 다음과 같다.
도 4A 내지 도 4C에는 도 3에 도시된 전력 반도체 장치를 각각 B - B', C - C', D - D'으로 절단한 수직 단면 구조를 도시하고 있다.
먼저, 도 4A를 참조하면, p+반도체 기판(100)상에 n+및 n-반도체층(102, 104)이 순차적으로 형성되고, 상기 n-반도체층(104)에는 불순물 이온을 주입하고 확산하는 공정에 의해서 p-웰 영역(106)이 p+웰 영역(108)을 사이에 두고 형성된다.
그리고, 상기 p+웰 영역(108)의 일측에는 n+소오스 접합 영역(112a)이 형성되고, 상기 n+소오스 접합 영역(112a)의 하부에는 고농도의 p+불순물 영역(110a)이 상기 n+소오스 접합 영역(112a)을 감싸도록 형성된다.
그리고, 상기 p+웰 영역(108)의 타측에는 n+소오스 접합 영역 및 고농도의 p+불순물 영역이 형성되지 않는데, 이 부분이 도 3에 도시된, 서로 인접한 n+소오스 접합 영역이 소정 거리로 격리된 부분의 단면 구조를 나타낸다.
또한, n-반도체층(104)상에는 게이트 산화막(114)을 사이에 두고 게이트 전극(116)이 형성되고, 상기 게이트 전극(116)과 절연막(118)으로 절연되어서 상기 p+웰 영역(108)과 접촉되도록 금속 전극(120)이 형성된다.
이와 같은 구조에 의하면, 상기 n+소오스 접합 영역이 형성되지 않은 영역은 활성 영역(active region)으로 동작하지 않기 때문에 높은 홀 전류(Ih)가 흐르더라도 기생 npn 소자는 발생되지 않는다.
또한, n+소오스 접합 영역(112a)이 형성된 부분은 그 하부에 고농도의 p+불순물 영역(110a)이 형성되어 있기 때문에 상기 n+소오스 접합 영역(112a)과 p+불순물 영역(110a)과의 전압차가 기생 npn 소자의 문턱 전압(threshold voltage) 이하를 유지한다. 따라서, n+소오스 접합 영역(112a)과 p 웰 영역, 그리고 n 형 반도체층에 의한 기생 소자가 형성되지 않는다.
상세하게 설명하면, 상기 n+소오스 접합 영역(112a)을 에미터(emitter)라 하고 p- 웰 영역(106)을 베이스(base)라 하며, n 형 반도체층(102, 104)을 콜렉터(collector)라 하면, 베이스와 에미터 사이의 전압차는 다음과 같은 수학식 1로 나타낼 수 있다.
[수학식1]
Vbe = Vb - Ve
여기에서, Vbe, Vb, Ve는 각각 베이스와 에미터간의 전압차, 베이스 전압, 그리고 에미터 전압을 나타내고, 베이스 전압 및 에미터 전압은 하기한 수학식 2에 의해서 구해진다.
[수학식2]
Vb = Ih * Rp-
Ve = Ie * Rn+
여기에서, Rp-는 베이스 저항을 나타내고, Rn+는 에미터 저항을 나타낸다.
종래 전력 반도체 장치는, 상술한 수학식 2에 나타낸 바와 같이, p-웰 영역(108)을 통과하는 홀 전류(Ih)가 증가하면, 베이스 전압(Vb)이 높아지고, 베이스 전압(Vb)이 높아지면 상기 수학식 1에 따라서 베이스와 에미터간의 전압차(Vbe)가 증가하여 기생 npn 소자가 동작된다.
하지만, 도 4A에 도시된 바와 같이, n+소오스 접합 영역(112a)의 하부에 고농도의 p+불순물 영역(110a)을 형성하면, 웰 영역의 저항값이 p-일 때 보다 상대적으로 감소하기 때문에 베이스 전압(Vb)이 감소하고, 따라서, 베이스와 에미터간의 전압차(Vbe)가 감소한다.
또한, n+소오스 접합 영역(112a)을 통과하여 상기 금속 전극(120)으로 빠져나가는 일렉트론 전류(Ie)는 상기 n+소오스 접합 영역(112a)이 금속 전극(120)과 접속되어 있지 않기 때문에 곧바로 콜렉트(collect)되지 않는다.
즉, 도 3에 도시된 바와 같이, n+소오스 접합 영역의 제 1 불순물 영역(112a) 또는 제 2 불순물 영역(112b)에 걸리는 일렉트론 전류(Ie)는 n+소오스 접합 영역의 제 1 및 제 2 불순물 영역(112a, 112b)을 따라서 흐르게 되고, 그리고 상기 금속 전극(120)과 접속되어 있는 n+소오스 접합 영역의 제 3 불순물 영역(112c)을 통해 빠져나간다.
이때, n+소오스 접합 영역의 제 1 및 제 2 불순물 영역(112a, 112b)이 길게 형성됨으로써 에미터 영역의 저항값(Rn+)이 높아질 뿐만 아니라, n+소오스 접합 영역의 높아진 저항값(Rn+)에 의해 에미터 전압(Ve)이 증가한다.
이와 같이, 베이스 전압(Vb)이 감소하고 에미터 전압(Ve)이 증가하면, 상술한 수학식 1에 의해 베이스와 에미터간의 전압차(Vbe)가 문턱 전압 이하를 유지하게 되어 기생 소자가 발생되지 않는다.
다음, 도 3을 C - C'으로 절단한 단면을 도시한 도 4B를 참조하면, n+소오스 접합 영역(124a, 112b) 및 고농도 p+불순물 영역(122a, 122b)이 p+웰 영역(108)의 양측에 형성되는 것을 제외하고 상술한 도 4A의 구조와 동일한 구조를 갖는다.
이 경우에 있어서도 마찬가지로, n+소오스 접합 영역(124a, 112b)의 하부에 형성된 고농도 p+불순물 영역(122a, 122b)에 의해 베이스 전압(Vb)이 감소하고, 에미터 전압(Ve)은 n+소오스 접합 영역(124a, 112b)의 저항값(Rn+) 증가에 따라 에미터 전압(Ve)이 함께 높아진다. 따라서, 베이스 및 에미터간의 전압차(Vbe)가 기생 npn 소자의 문턱 전압 이하를 유지하여서 기생 npn 소자가 동작되지 않는다.
또한, 도 4C에 있어서도, 상술한 바와 같이 n+소오스 접합 영역(124c)의 하부에 고농도 p+불순물 영역(126a. 126b)이 형성됨으로써, 베이스와 에미터간의 전압차(Vbe)를 기생 npn 소자의 문턱 전압 이하로 유지하여서 기생 npn 소자의 턴 온(turn on)을 방지한다.
상술한 바와 같은 전력 반도체 장치에 의해서, 홀 전류의 일부분을 n+ 형 소오스 접합 영역이 형성되지 않은 영역으로 바이패스시킬 수 있고, 또한 n+ 형 소오스 접합 영역과 그 하부의 p 형 웰 영역과의 전압차를 최소화할 수 있다. 따라서, 전력 반도체 장치의 숏 서키트 커런트 특성 및 래치업 방지 특성을 향상시킬 수 있다.

Claims (13)

  1. 제 1 도전형 반도체 기판과;
    제 1 도전형 반도체 기판상에 형성된 제 2 도전형 반도체층 상에 일 방향으로 신장하여 형성된 제 1 도전형 웰 영역(108)과;
    제 1 도전형 웰 영역(108)과 동일한 방향으로 신장하여 제 1 도전형 웰 영역(108)과 전기적으로 접속된 도전막(120)과;
    제 1 도전형 웰 영역(108)의 양측에서 그의 신장 방향으로 형성되어 있는 제 1 및 제 2 부분(112a, 112b, 124a, 124b)과, 상기 신장 방향과 직교하는 방향으로 형성되어 상기 제 1 및 제 2 부분(112a, 112b, 124a, 124b)을 전기적으로 연결하는 제 3 부분(112c, 124c)을 구비하는 제 2 도전형 소오스 접합 영역과;
    상기 제 2 도전형 소오스 접합 영역은 인접하는 제 2 도전형 소오스 접합 영역과 서로 전기적으로 격리되는 전력 반도체 장치.
  2. 제 1 항에 있어서,
    제 1 도전형 웰 영역(108)은, 자신이 신장된 방향과 직교하는 양측 방향으로 돌출 부분(110a, 110b, 126a, 126b)을 갖고, 돌출 부분(110a, 110b, 126a, 126b)은 상기 제 2 도전형 소오스 접합 영역의 일 영역과 중첩되어 형성되는 전력 반도체 장치.
  3. 제 2 항에 있어서,
    제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분 중, 제 1 도전형 웰 영역의 돌출 부분과 중첩되지 않는 제 1 및 제 2 부분은 제 1 도전형 웰 영역의 돌출되지 않은 영역과 전기적으로 격리되도록 형성되는 전력 반도체 장치.
  4. 제 1 항에 있어서,
    제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분(112a, 112b, 124a, 124b)은, 상기 도전막(120)과 전기적으로 격리되어 형성되는 전력 반도체 장치.
  5. 제 1 항에 있어서,
    제 2 도전형 소오스 접합 영역의 제 3 부분(112c, 124c)은, 상기 도전막(120)과 전기적으로 연결되는 전력 반도체 장치.
  6. 제 1 항에 있어서,
    제 1 도전형 반도체 기판 및 제 1 도전형 웰 영역(108)은 p+형인 전력 반도체 장치.
  7. 제 1 항에 있어서,
    제 2 도전형 소오스 접합 영역은 n+형인 전력 반도체 장치.
  8. 제 1 도전형 반도체 기판과;
    제 1 도전형 반도체 기판 상에 형성된 제 2 도전형 반도체층 상에 일 방향으로 신장하여 형성된 제 1 도전형 웰 영역(108)과;
    제 1 도전형 웰 영역(108)과 동일한 방향으로 신장하여 제 1 도전형 웰 영역(108)과 전기적으로 접속된 도전막(120)과;
    제 1 도전형 웰 영역(108)의 양측에서 그의 신장 방향으로 형성되어 있는 제 1 및 제 2 부분(112a, 112b, 124a, 124b)과, 상기 신장 방향과 직교하는 방향으로 형성되어 상기 제 1 및 제 2 부분(112a, 112b, 124a, 124b)을 전기적으로 연결하는 제 3 부분(112c, 124c)을 구비하는 제 2 도전형 소오스 접합 영역과;
    제 2 도전형 소오스 접합 영역은 인접하는 제 2 도전형 소오스 접합 영역과 서로 전기적으로 격리되고; 그리고
    제 1 도전형 웰 영역(108)은, 자신이 신장된 방향과 직교하는 양측 방향으로 돌출 부분(110a, 110b, 126a, 126b)을 갖고, 돌출 부분(110a, 110b, 126a, 126b)은 상기 제 2 도전형 소오스 접합 영역의 일부분과 중첩되어 형성되는 전력 반도체 장치.
  9. 제 8 항에 있어서,
    제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분 중, 제 1 도전형 웰 영역의 돌출 부분과 중첩되지 않는 제 1 및 제 2 부분은 제 1 도전형 웰 영역의 돌출되지 않은 영역과 전기적으로 격리되도록 형성되는 전력 반도체 장치.
  10. 제 8 항에 있어서,
    제 2 도전형 소오스 접합 영역의 제 1 및 제 2 부분(112a, 112b, 124a, 124b)은, 상기 도전막(120)과 전기적으로 격리되어 형성되는 전력 반도체 장치.
  11. 제 8 항에 있어서,
    제 2 도전형 소오스 접합 영역의 제 3 부분(112c, 124c)은, 상기 도전막(120)과 전기적으로 연결되는 전력 반도체 장치.
  12. 제 8 항에 있어서,
    제 1 도전형 반도체 기판 및 제 1 도전형 웰 영역(108)은 p+형인 전력 반도체 장치.
  13. 제 8 항에 있어서,
    제 2 도전형 소오스 접합 영역은 n+형인 전력 반도체 장치.
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