DE19810338A1 - Leistungshalbleiterbauteil - Google Patents

Leistungshalbleiterbauteil

Info

Publication number
DE19810338A1
DE19810338A1 DE19810338A DE19810338A DE19810338A1 DE 19810338 A1 DE19810338 A1 DE 19810338A1 DE 19810338 A DE19810338 A DE 19810338A DE 19810338 A DE19810338 A DE 19810338A DE 19810338 A1 DE19810338 A1 DE 19810338A1
Authority
DE
Germany
Prior art keywords
semiconductor region
region
semiconductor
main electrode
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19810338A
Other languages
English (en)
Other versions
DE19810338B4 (de
Inventor
Kim Tae-Hoon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Korea Semiconductor Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE19810338A1 publication Critical patent/DE19810338A1/de
Application granted granted Critical
Publication of DE19810338B4 publication Critical patent/DE19810338B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)

Description

Die Erfindung betrifft ein Leistungshalbleiterbauteil, insbesondere einen Isolationsschicht-Bipolartransistor mit einer Durchschalt-Verhinderung und einer Kurzschlußbeständigkeit.
Im allgemeinen wird ein Isolationsschicht- Bipolartransistor-Bauteil (Insulated Gate Bipolar Transistor, im folgenden kurz IGBT genannt) als eines der Leistungshalbleiterbauteile verwendet und ist aus einer Vielzahl von parallel geschalteten IGBT-Zellen aufgebaut. Besonders ein Durchschalt-Phänomen ("Latch-up"-Phänomen) wirkt als ein Hauptfaktor, der die Höhe des Stroms, der in einer n-Kanal-IGBT-Zelle fließt, beschränkt. Verschiedene Typen von IGBT-Strukturen zum Verhindern des Durchschalt-Phä­ nomens sind in den US-Patenten Nr. 5,170,239 und 5,160,985 offenbart. Fig. 4 zeigt ein Layout bzw. eine Anordnung einer IGBT-Zelle bei einem herkömmlichen n-Ka­ nal-IGBT-Bauteil und Fig. 5 zeigt eine vertikale Struktur der IGBT-Zelle, dargestellt als Querschnittsansicht, die längs einer Linie A-A' von Fig. 4 angefertigt wurde.
Nimmt man auf die Fig. 4 und 5 bezug, so ist eine n⁺-Pufferschicht 12 auf einer Hauptfläche einer p⁺-Kollektorschicht 10, die aus einem p⁺-Halbleitersubstrat ausgebildet ist, ausgebildet. Eine n⁻-Epitaxieschicht 14 ist auf einer Fläche der n⁺-Pufferschicht 12 ausgebildet. Durch selektive Diffusion von p-dotierenden Fremdatomen, wird in einem Teil der Oberfläche der n⁻-Epitaxieschicht 14 ein p-Wannenbereich ausgebildet. Der p-Wannenbereich wird durch einen flachen p-Wannenbereich 16 mit einer relativ geringen Fremdatomkonzentration und einem tiefen p-Wannenbereich 18 mit einer relativ hohen Fremdatomkonzentration, der im zentralen Bereich des flachen p-Wannenbereichs 16 vorgesehen ist, ausgebildet. Durch selektive Diffusion von n-dotierenden Fremdatomen hoher Konzentration wird in einem Teil der Oberfläche des p-Wannenbereichs ein n⁺-Emitterbereich 20 ausgebildet.
Eine Gate-Isolationsschicht 22 wird auf der Oberfläche des p-Wannenbereichs zwischen der Oberfläche der n⁻-Epitaxieschicht 14 und dem n⁺-Emitterbereich 20 ausgebildet. Diese Gate-Isolationsschicht 22 bedeckt ebenfalls die Oberfläche der n⁻-Epitaxieschicht 14, so daß sie mit einer Gate-Isolationsschicht einer angrenzenden IGBT-Zelle integriert ist. Eine Gate-Elektrode 24 aus Polysilicium ist z. B. auf der Gate-Isolationsschicht 22 ausgebildet und eine Emitterelektrode 27 eines Metalls, wie z. B. Aluminium, ist so ausgebildet, daß sie mit dem n⁺-Emitterbereich 20 elektrisch verbunden ist. Die Gate-Elek­ trode 24 und die Emitterelektrode 27 sind mit einer dazwischenliegenden Isolationsschicht 26, wie z. B. einer PSG-Schicht (Phosphorsilikatglas-Schicht), als eine Mehrschichtstruktur vorgesehen, so daß sie gemeinsam mit jeder Zelle, die das IGBT-Bauteil bilden, elektrisch verbunden sind. Eine Kollektorelektrode (nicht dargestellt) aus Metall ist auf der anderen Hauptfläche der p⁺-Kollektorschicht 10 für alle Zellen des IGBT-Bauteils gemeinsam ausgebildet.
Bei dem oben beschriebenen IGBT-Bauteil ist eine n-Kanal-MOS-Struktur in der Nähe der Oberfläche des p-Wannenbereichs, zwischen der n⁻-Epitaxieschicht 14 und dem n⁺-Emitterbereich 20, vorgesehen. Über einen Gate-An­ schlußpunkt (nicht dargestellt) wird eine positive Spannung an die Gate-Elektrode 24 angelegt, so daß Elektronen durch einen Kanal, der in der Nähe der Oberfläche des flachen p⁻-Wannenbereichs 16 unter der Gate-Elek­ trode 24 ausgebildet ist, vom n⁺-Emitterbereich 20 zur n⁻-Epitaxieschicht 14 fließen. Ein Symbol Ie in Fig. 5 zeigt den so transportierten Elektronenstrom an. Andererseits werden positive Löcher, die Minoritätsladungsträger sind, von der p⁺-Kollektorschicht 10 in die n⁻-Epitaxieschicht 14 injiziert. Ein Teil der Löcher geht durch Rekombination mit den zuvor genannten Elektronen verloren, während die verbleibenden Löcher in den p-Wannenbereich als Löcherstrom Ih fließen. Folglich arbeitet das IGBT-Bauteil grundsätzlich in einem bipolaren Modus und die Leitfähigkeit wird in der n⁻-Epitaxieschicht 14 aufgrund eines Leitfähigkeitsmodulationseffekts erhöht, wodurch im Gegensatz zu einem herkömmlichen Leistungs- Metalloxid-Halbleiter (Leistungs-MOS) eine geringere Spannung im eingeschalteten Zustand und eine höhere Stromkapazität implementiert werden können.
Es ist anzumerken, daß eine parasitäre pnpn-Thyristor-Struk­ tur bei der IGBT-Zelle vorhanden ist, wie dies aus Fig. 5 offensichtlich ist. Ein solcher parasitärer Thyristor kann aus einem npn-Transistor, der durch die n⁻-Epitaxieschicht 14, den p-Wannenbereich und den n⁺-Emitterbereich 20 definiert wird, sowie einen pnp-Transistor, der durch die p⁺-Kollektorschicht 10, die n⁻-Epitaxieschicht 14 und den p-Wannenbereich definiert wird, ausgebildet sein. Wenn beide parasitären Transistoren in ihren jeweiligen Betriebszustand übergehen, leitet der parasitäre Thyristor und verursacht dadurch das Durchschalt-Phänomen.
Wenn beim herkömmlichen IGBT-Bauteil mit der Thyristorstruktur die Höhe des Elektronenstroms Ie, der unter dem n⁺-Emitterbereich 20 durch den p⁻-Wannenbereich 16 fließt, über einen bestimmten Wert erhöht wird, wird aufgrund eines Widerstands des p⁻-Wannenbereichs 16 eine Spannungsdifferenz zwischen dem p⁻-Wannenbereichs 16 und dem n⁺-Emitterbereich 20 erzeugt. Wenn die Spannungsdifferenz auf einen bestimmten Wert ansteigt, leitet der parasitäre npnp-Thyristor. Ein Elektronenstrom zum pnp-Transistor im IGBT-Bauteil bleibt weiterhin erhalten und dadurch wird der pnp-Transistor nicht abgeschaltet, selbst wenn am IGBT-Bauteil keine Gate-Span­ nung angelegt ist. Im Gegenteil, es wird ein zum pnp-Transistor fließender Elektronenstrom weiter erhöht, so daß der IGBT-Transistor zerstört wird.
Weiterhin existiert ein Kurzschluß zwischen dem Emitter und der Basis des npn-Transistors, so daß der Transistor kaum in den eingeschalteten Zustand übergeht. Deshalb wird beim normalen Betriebszustand kein Durchschalt-Phänomen erzeugt und die IGBT-Zelle arbeitet als ein zusammengesetztes Element eines n-Kanal-MOSFET und des pnp-Transistors. In diesem Fall wird der Basisstrom des pnp-Transistors durch den n-Kanal-MOSFET gesteuert und deshalb kann ein Hauptstrom, der vom Kollektor-Anschlußpunkt (nicht dargestellt) des IGBT-Bauteils fließt, durch eine am Gate-Anschlußpunkt angelegte Steuerspannung gesteuert werden.
Um ein solches Durchschalt-Phänomen zu verhindern, muß die Fremdatomkonzentration des p-Wannenbereichs erhöht werden, um den Widerstand zu verringern, und das Verhältnis des Löcherstroms Ih, der unter dem n⁺-Emitterbereich 20 in Richtung der Emitterelektrode 27 fließt, muß verringert werden.
Um die in Fig. 5 dargestellte Struktur zu verwenden, muß der p-Wannenbereich 16 besonders bei einem IGBT-Bauteil mit hoher Durchbruchspannung tief ausgebildet werden und folglich muß der p⁺-Wannenbereich 18 mit hoher Fremdatomkonzentration ebenfalls in einer noch tieferen Lage ausgebildet werden. Da der p⁺-Wannenbereich 18 durch Diffusion von der Oberfläche ausgebildet wird, wird die Konzentrationsverteilung des Fremdatoms unvermeidlich verringert, wenn die Tiefe erhöht wird. Daher kann der Widerstand des p-Wannenbereichs 16 in vertikale Richtung in einem tiefen Teil nicht ausreichend verringert werden. Obwohl der p⁺-Wannenbereich 18 vorzugsweise über den gesamten Bereich unter dem n⁺-Emitterbereich 20 ausgebildet ist, darf weiterhin der p⁺-Wannenbereich 18 nicht bis zu einem Kanalbereich unter der Gate-Elektrode 24 reichen, um eine Änderung der Schwellspannung des MOSFET zu vermeiden. Daher muß unter Berücksichtigung von verschiedenen Fehlern bei der Ausbildung der p⁺-Wannenbereich 18 vom Kanalbereich beträchtlich getrennt werden und folglich kann der Widerstand in eine Richtung quer zum p-Wannenbereich 16 in einem Teil dicht beim Kanal nicht ausreichend verringert werden. Folglich reicht die in Fig. 5 dargestellte Struktur nicht aus, um mit dem Durchschalt-Phänomen fertig zu werden.
Ebenfalls wird ein Elektronenstrom Ie der durch den n⁺-Emitterbereich 20 in Richtung der Emitterelektrode 27 fließt, unmittelbar bei einem Emitterkontaktbereich 28 gesammelt, weil der n⁺-Emitterbereich 20 unmittelbar mit der Emitterelektrode 27 verbunden ist, wie dies in Fig. 5 dargestellt ist. Falls folglich ein Widerstand des p⁻-Wannenbereichs 16 relativ gering ist, wird am p⁻-Wannenbereich 16 gerade unterhalb des n⁺-Emitterbereichs 20 ein Spannungsabfall verursacht. Aufgrund des Spannungsabfalls des p⁻-Wannenbereichs 16 wird ein Durchschalt-Phänomen erzeugt und ein Kurzschlußkennwert wird verschlechtert.
Es ist folglich eine Aufgabe der Erfindung, ein IGBT-Bau­ teil vorzusehen, welches in der Lage ist, ein Durchschalt-Phänomen zu verhindern, wobei ein Kurzschlußkennwert verbessert wird.
Diese Aufgabe wird durch einen Isolationsschicht-Bi­ polartransistor gemäß Anspruch 1 bzw. Anspruch 9 gelöst.
Vorteilhafte Ausgestaltung sind Gegenstand der Unteransprüche.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 ein Diagramm, das ein Layout eines IGBT-Bauteils gemäß der Erfindung darstellt,
Fig. 2A eine Querschnittsansicht längs einer Linie B-B' in Fig. 1,
Fig. 2B eine Querschnittsansicht längs einer Linie C-C' in Fig. 1,
Fig. 2C eine Querschnittsansicht längs einer Linie D-D' in Fig. 1,
Fig. 3 ein Schaltungsdiagramm, das ein Ersatzschaltbild von Fig. 1 darstellt,
Fig. 4 ein Diagramm, das ein Layout eines herkömmlichen IGBT-Bauteils zum Verhindern eines Durch­ schalt-Phänomens darstellt, und
Fig. 5 eine Querschnittsansicht längs einer Linie A-A' in Fig. 4.
Fig. 1 zeigt eine neues IGBT-Bauteil gemäß der Erfindung, welches einen n⁺-Emitterbereich 124 mit drei Teilen 124a bis 124c (d. h., einem ersten, einem zweiten und einem dritten Teil), die untereinander miteinander verbunden sind, aufweist. Der erste Teil 124a ist auf einer linken Seite eines Kontaktbereichs 121 (dargestellt durch gestrichelte Linien in Fig. 1) einer Emitterelektrode 120 vorgesehen und erstreckt sich in die gleiche Richtung wie die Ausdehnungsrichtung der Emitterelektrode 120. Der zweite Teil 124b ist auf einer rechten Seite des Kontaktbereichs 121 vorgesehen und erstreckt sich in die gleiche Richtung wie die Ausdehnungsrichtung der Emitterelektrode 120. Ebenfalls ist der dritte Teil 124c senkrecht zum ersten und zweiten Teil vorgesehen, um ein Endteil des ersten Teils 124a und ein Anfangsteil des zweiten Teils 124b elektrisch miteinander zu verbinden. Der Kontaktbereich 121 ist an einer Position ausgebildet, wo die Emitterelektrode 120 im wesentlichen mit einem p-Wannenbereich verbunden ist. Der n⁺-Emitterbereich 124 des IGBT-Transistors ist elektrisch isoliert gegen einen n⁺-Emitterbereich eines angrenzenden IGBT-Transistors.
Der p-Wannenbereich ist aus einem flachen p⁻-Wannenbereich 106 mit einer relativ geringen Fremdatomkonzentration und einem tiefen p⁺-Wannenbereich 108 mit einer relativ hohen Fremdatomkonzentration ausgebildet. Der tiefe p⁺-Bereich 108 ist in einem zentralen Bereich des p⁻-Wannenbereichs 106 vorgesehen und wird durch Diffusion einer hohen Konzentration eines p-Fremdatoms des gleichen Leitfähigkeitstyps wie der p⁻-Wannenbereich 106 ausgebildet. Die Emitterelektrode 120 ist aus einem Metall wie Aluminium ausgebildet.
Bei dem oben erwähnten IGBT-Bauteil kann ein Teil des Löcherstroms Ih in einen aktiven Bereich umgeleitet werden, wo der n⁺-Emitterbereich 124 nicht ausgebildet ist, so daß eine Spannungsdifferenz zwischen dem n⁺ -Emitterbereich und einem p⁺-Wannenbereich, der unter dem n⁺-Emitterbereich ausgebildet ist, minimiert werden kann. Folglich kann ein "Latch-up"- bzw. Durchschalt-Phänomen im IGBT-Bauteil verhindert werden. Während das Ausführungsbeispiel bezüglich eines n-Kanal-IGBT-Bauteils beschrieben wurde, ist die Erfindung natürlich ebenfalls bei einem p-Kanal-IGBT-Bauteil anwendbar.
Wie dies in Fig. 1 dargestellt ist, weist das neue IGBT-Bauteil ebenfalls den p⁺-Wannenbereich 108 mit zwei Vorsprünge 110a und 110b (d. h., einem ersten und zweiten Vorsprung) auf, die sich in eine Querrichtung zum Rumpf des Wannenbereichs 108 erstrecken. Der erste Vorsprung 110a deckt den ersten Bereich 124a des n⁺-Emitterbereichs 124 vollständig ab und der zweite Vorsprung 110b deckt den zweiten Teil 124b des n⁺-Emitterbereichs 124 vollständig ab. Der dritte Bereich 124c des p⁺-Emitterbereichs 124 ist ebenfalls durch die Kombination des ersten und zweiten Vorsprungs 110a und 110b vollständig bedeckt und mit der Emitterelektrode 120 direkt elektrisch verbunden. Der erste und der zweite Teil 124a und 124b des n⁺-Emitterbereichs 124 sind jeweils auf einer Seite parallel zum Rumpf der Emitterelektrode 120 beabstandet. Dieser Rumpf der Emitterelektrode 120 wird durch den Kontaktbereich 121 definiert, wo ein Metall wie Aluminium durch ein Kontaktloch hindurch gefüllt ist (nicht dargestellt in Fig. 1).
Wie oben beschrieben, weist der IGBT-Transistor der Erfindung eine verbesserte Struktur im n⁺-Emitterbereich 124 und im p-Wannenbereich auf, um einen Teil des Löcherstroms Ih in einen aktiven Bereich umzuleiten, wo der n⁺-Emitterbereich nicht ausgebildet ist, und um eine Spannungsdifferenz zwischen dem n⁺-Emitterbereich 124 und dem p⁺-Wannenbereich 108 zu minimieren. Der IGBT-Transistor weist so eine hohe Durchschalt- bzw. "Latch-up"-Be­ ständigkeit und eine hohe Kurzschluß-Beständigkeit auf.
Die Fig. 2A bis 2C sind Querschnittsansichten längs Linien B-B', C-C' und D-D' in Fig. 1. Die gleichen Komponenten der Fig. 2A bis 2C werden mit den gleichen Bezugszeichen bezeichnet.
Wie in den Fig. 2A bis 2C dargestellt, ist eine n⁺-Pufferschicht 102 auf einer Hauptfläche einer p⁺-Kollektorschicht 100 ausgebildet, welche durch ein p⁺-Halbleitersubstrat ausgebildet ist. Eine n⁻-Epitaxieschicht 104 ist auf einer Oberfläche der n⁺-Pufferschicht 102 ausgebildet. Ein p-Wannenbereich (d. h., die Anordnung der Teile, die jeweils durch die Bezugszeichen 106 und 108 bezeichnet werden) ist teilweise in der Oberfläche der n⁻-Epitaxieschicht 104 durch selektive Diffusion eines p-Fremdatoms ausgebildet. Der p-Wannenbereich ist aus zwei Wannenbereichen gebildet, wobei der eine davon ein flacher p-Wannenbereich 106 mit einer relativ geringen Fremdatomkonzentration und der andere davon ein tiefer p-Wannenbereich 108 mit einer relativ hohen Fremdatomkonzentration ist, welcher im zentralen Bereich des flachen p-Wannenbereichs 106 vorgesehen ist. Ein n⁺-Emitterbereich 124 ist in einem Teil der Oberfläche des p-Wannenbereichs durch selektive Diffusion eines n-Fremdatoms mit hoher Konzentration ausgebildet.
Zwischen den Flächen der n⁻-Epitaxieschicht 104 und dem n⁺-Emitterbereich 124 ist eine Gate-Isolationsschicht 114 auf der Oberfläche des p-Wannenbereichs ausgebildet. Diese Gate-Isolationsschicht 114 bedeckt ebenfalls die Oberfläche der n⁻-Epitaxieschicht 104, so daß sie mit einer Gate- Isolationsschicht einer angrenzenden IGBT-Zelle verbunden ist. Eine Gate-Elektrode 116 z. B. aus Polysilicium ist auf der Gate-Isolationsschicht 114 ausgebildet und eine Emitterelektrode 120 aus Metall wie Aluminium ist ausgebildet, so daß sie mit dem n⁺-Emitterbereich 124 elektrisch verbunden ist. Eine Gate-Elektrode 116 und die Emitterelektrode 120 sind mit einer dazwischenliegenden Isolationsschicht 118, wie einer PSG-Schicht, in einer Multilayer- bzw. Mehrschichtstruktur vorgesehen, so daß sie elektrisch mit jeder Zelle, die das IGBT-Bauteil ausbilden, verbunden sind. Eine gemeinsame Kollektorelektrode (nicht dargestellt) aus Metall ist auf der zweiten Hauptfläche der p⁺-Kollektorschicht 100 bei jeder der IGBT-Zellen ausgebildet.
Da beim oben beschriebenen Aufbau bzw. bei der Struktur des IGBT-Transistors eine Fläche, die nicht mit dem n⁺-Emitterbereich 124 belegt ist, als dessen aktiver Bereich wirkt, wird im IGBT-Transistor ein parasitäres npn-Element nicht erzeugt, selbst wenn große Löcherströme Ih unter dem n⁺-Emitterbereich 124 in Richtung der Emitterelektrode 120 fließen.
Da ebenfalls der Boden des n⁺-Emitterbereichs 124 vollständig durch den darunterliegenden p⁺-Wannenbereich 108 bedeckt ist, wird eine Spannungsdifferenz dazwischen unterhalb einer Schwellspannung eines parasitären npn-Elements, das im IGBT-Transistor erzeugt wird, gehalten. Folglich wird ein parasitärer npn-Transistor, der durch den n⁺-Emitterbereich 124, den p⁺-Wannenbereich 108 und die n⁻-Epitaxieschicht 104 gebildet werden kann, im IGBT-Transistor nicht erzeugt.
Es wird angenommen, daß der n⁺-Emitterbereich 124 als ein Emitter des IGBT-Transistors, der flache p⁻-Wannenbereich 106 als dessen Basis und eine n-Halbleiterschicht, die aus der n⁺-Pufferschicht 102 und der n⁻-Epitaxieschicht 104 besteht, als dessen Kollektor wirkt. Eine Spannungsdifferenz Vbe zwischen der Basis und dem Emitter kann durch die folgende Gleichung (1) erhalten werden:
Vbe = Vb-Ve (1)
wobei Vb die Basisspannung und Ve die Emitterspannung darstellt.
Ebenso werden die Basis- und Emitterspannungen Vb und Ve durch die folgende Gleichung (2) erhalten:
Vb = Ih × Rp₋; Ve = Ie × Rn+ (2)
wobei Rp₋ der Basiswiderstand und Rn+ der Emitterwiderstand ist.
Beim herkömmlichen IGBT-Transistor wird die Basisspannung Vb erhöht, wenn der Löcherstrom Ih, der durch den p-Wannenbereich fließt, erhöht wird, wie dies durch Gleichung (2) ausgedrückt wird. Falls die Basisspannung Vb erhöht wird, wird die Basis-Emitter-Spannungsdifferenz Vbe erhöht, so daß das parasitäre npn-Element leitet. Folglich geht der herkömmliche IGBT-Transistor in einen Durchschalt-Zustand über.
Gemäß dem IGBT-Transistor dieses Ausführungsbeispiels ist jedoch der Boden des n⁺-Emitterbereichs 124 vollständig durch den p⁺-Wannenbereich 108 mit hoher Fremdatomkonzentration bedeckt, wie dies in den Fig. 2A bis 20 dargestellt ist, und folglich kann der Widerstand des p⁺-Wannenbereichs 108 im Vergleich zum herkömmlichen Fall verringert werden, z. B. innerhalb des p⁻-Wannenbereichs Folglich ist die Basisspannung Vb verringert, so daß die Basis-Emitter-Spannungsdifferenz Vbe ebenfalls verringert werden kann.
Weiterhin wird der Elektronenstrom Ie der durch den n⁺-Emitterbereich 124 in Richtung der Emitterelektrode 120 fließt, nicht unmittelbar bei der Emitterelektrode 120 gesammelt. Dies liegt daran, daß der n⁺-Emitterbereich 124 nicht direkt mit der Emitterelektrode 120 verbunden ist, wie dies in Fig. 2A oder 2B dargestellt ist.
Wie dies wiederum in Fig. 1 dargestellt ist, fließt der Elektronenstrom Ie längs des ersten und des zweiten Teils 124a und 124b (wie dies durch Pfeile angedeutet ist) in Richtung des dritten Teils 124c und fließt durch den dritten Teil 124c, so daß er an die Emitterelektrode 120 angelegt wird. Da sowohl der erste Teil 124a als auch der zweite Teil 124b länglich ausgebildet ist, sind aufgrund des erhöhten Widerstandes Rn+ des Emitterbereichs 124 der Widerstand Rn+ des Emitterbereichs 124 und ebenso die Emitterspannung Ve erhöht.
Wie unmittelbar oben beschrieben, kann, falls die Basisspannung Vb verringert wird und die Emitterspannung Ve erhöht wird, die Spannung Vbe unterhalb der Schwellspannung des parasitären npn-Elements gehalten werden, wie dies durch die Gleichung (1) ausgedrückt wird. Folglich verringert sich die Komponente des Löcherstroms Ih, die zum Einschalt-Betrieb des parasitären npn-Elements beiträgt, und dadurch leitet das parasitäre npn-Element nicht. Daher kann der Durchschalt-Effekt des IGBT-Bauteils effektiv verhindert werden.
Fig. 3 ist ein Schaltungsdiagramm, das eine Ersatzschaltung für Fig. 1 darstellt. Da zwischen einem Masseanschlußpunkt GND ∼ Ve und dem Emitter 120 des npn-Transistors 50 auf der Grundlage des Prinzips der Erfindung ein Emitter-Ballast-Wi­ derstand RE ausgebildet ist, wird eine Spannung von VS-VA zwischen der Basis und dem Emitter des npn-Transistors 50 angelegt, wie dies in Fig. 3 dargestellt ist. Folglich wird die Spannung VS-VA des flachen p⁻-Wannenbereichs 106 auf die Spannung VS verringert, so daß der npn-Transistor nicht einfach leiten kann. Folglich ist es für den IGBT schwer in einen Durchschalt-Zustand zu gelangen.
Wendet man sich nun den Fig. 1 und 2A zu, so wirkt ein Teil des p⁺-Wannenbereichs 108, der in Fig. 1 mit einem Symbol NA bezeichnet ist, als der Emitter-Ballast-Widerstand RE. Dieser Teil NA wirkt ebenfalls als eine inaktive Fläche, weil der p⁺-Wannenbereich unmittelbar unterhalb des n⁺-Emitterbereichs angeordnet ist. Jedoch wirkt ein Teil, der in Fig. 1 mit einem Symbol AR bezeichnet ist, als eine aktive Fläche, weil der p⁻-Wannenbereich unmittelbar unter dem n⁺-Emitterbereich angeordnet ist.
Wie oben beschrieben, kann gemäß der Erfindung eines IGBT-Bau­ teils ein Teil des Löcherstroms Ih in einen aktiven Bereich umgeleitet werden, wo kein n⁺-Emitterbereich ausgebildet ist, und eine Spannungsdifferenz zwischen dem n⁺-Emitterbereich und einem p⁺-Wannenbereich, der unterhalb des n⁺-Emitterbereichs ausgebildet ist, kann verringert werden. Folglich führt der aktive Betrieb eines Durchschalt-Phänomens im IGBT-Bauteil nicht zum Leiten.

Claims (14)

1. Ein Isolationsschicht-Bipolartransistor, der aufweist:
eine erste Halbleiterschicht (100) eines ersten Leitfähigkeitstyps mit einer ersten und einer zweiten Hauptfläche;
eine zweite Halbleiterschicht (104) eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptfläche der ersten Halbleiterschicht (100) ausgebildet ist;
einen ersten Halbleiterbereich (106, 108) des ersten Leitfähigkeitstyps, der in einer Oberfläche der zweiten Halbleiterschicht (104) ausgebildet ist;
einen zweiten Halbleiterbereich (124) des zweiten Leitfähigkeitstyps, der in einer Oberfläche des ersten Halbleiterbereichs (106, 108) ausgebildet ist;
eine Isolationsschicht (114), die auf der Fläche des ersten Halbleiterbereichs (106, 108) zwischen der Fläche des ersten Halbleiterbereichs (124) und der zweiten Halbleiterschicht (104) ausgebildet ist;
eine Steuerelektrode (116), die auf der Isolationsschicht (114) ausgebildet ist;
eine erste Hauptelektrode (120), die auf dem zweiten Halbleiterbereich (124) durch einen Kontaktbereich (121) durchgehend ausgebildet ist;
einen dritten Halbleiterbereich (110) des ersten Leitfähigkeitstyps, der zwischen dem ersten und dem zweiten Halbleiterbereich (106, 108; 124) ausgebildet ist, um fast den gesamten Boden des zweiten Halbleiterbereichs (124) abzudecken; und
wobei der zweite Halbleiterbereich (124) aufweist:
einen ersten Teil (124a), der auf einer linken Seite des Kontaktbereichs (121) der ersten Hauptelektrode (120) vorgesehen ist und sich in die gleiche Richtung erstreckt, wie eine Ausdehnungsrichtung der ersten Hauptelektrode (120),
einen zweiten Teil (124b), der auf einer rechten Seite des Kontaktbereichs (121) der ersten Hauptelektrode (120) vorgesehen ist und sich in die gleiche Richtung streckt, wie eine Ausdehnungsrichtung der ersten Hauptelektrode (120), und
einen dritten Teil (124c), der senkrecht zum ersten Teil und zweiten Teil (124a, b) vorgesehen ist, um ein Endteil des ersten Teils (124a) und ein Anfangsteil des zweiten Teils (124b) elektrisch miteinander zu verbinden.
2. Isolationsschicht-Bipolartransistor nach Anspruch 1, wobei der erste Halbleiterbereich (108) aufweist:
einen ersten Vorsprung (110a), der sich vom ersten Halbleiterbereich (108) erstreckt, um den ersten Teil (124a) des ersten Halbleiterbereichs (124) vollständig abzudecken; und
einen zweiten Vorsprung (110b), der sich vom ersten Halbleiterbereich (108) erstreckt, um den zweiten Teil (124b) des zweiten Halbleiterbereichs (124) vollständig abzudecken, und
wobei der dritte Teil (124c) des zweiten Halbleiterbereichs (124) durch die Anordnung des ersten und zweiten Vorsprungs (110a, 110b) vollständig abgedeckt ist.
3. Isolationsschicht-Bipolartransistor nach Anspruch 2, bei dem der erste Teil (124a) des zweiten Halbleiterbereichs (124) eine erste Fläche aufweist, die von dem ersten Vorsprung (110a) des ersten Halbleiterbereichs (108) dicht abgedeckt ist, und wobei der zweite Teil (124b) des zweiten Halbleiterbereichs (124) eine zweite Fläche aufweist, die von dem zweiten Vorsprung (110b) des ersten Halbleiterbereichs (108) nicht abgedeckt ist.
4. Isolationsschicht-Bipolartransistor nach Anspruch 1, bei dem sowohl der erste Teil (124a) als auch der zweite Teil (124b) des zweiten Halbleiterbereichs (124) parallel zum Rumpf der ersten Hauptelektrode (120) auf beiden Seiten beabstandet sind, wobei der Rumpf der ersten Hauptelektrode (120) im Kontaktbereich (121) ausgebildet ist.
5. Isolationsschicht-Bipolartransistor nach Anspruch 1, bei dem der dritte Teil (124c) des zweiten Halbleiterbereichs (124) durch ein Kontaktloch in direktem Kontakt mit der ersten Hauptelektrode (120) steht.
6. Isolationsschicht-Bipolartransistor nach Anspruch 1, bei dem der erste Halbleiterbereich (106, 108) einen flachen Wannenbereich (106) mit relativ geringer Fremdatomkonzentration und einen tiefen Wannenbereich (108) mit relativ hoher Fremdatomkonzentration aufweist, wobei der tiefe Wannenbereich (108) durch einen zentralen Bereich des flachen Wannenbereichs (106) durchlaufend ausgebildet ist.
7. Isolationsschicht-Bipolartransistor nach Anspruch 1, bei dem der dritte Teil (124c) des zweiten Halbleiterbereichs (124) ein Kontaktloch aufweist, auf dem die erste Hauptelektrode (120) vorgesehen ist.
8. Isolationsschicht-Bipolartransistor nach Anspruch 1, der weiterhin eine zweite Hauptelektrode aufweist, die auf der zweiten Hauptfläche der ersten Halbleiterschicht (100) ausgebildet ist.
9. Ein Isolationsschicht-Bipolartransistor, der aufweist:
eine erste Halbleiterschicht (100) eines ersten Leitfähigkeitstyps mit einer ersten und einer zweiten Hauptfläche; und
eine Vielzahl von Isolationsschicht-Bi­ polartransistorzellen, die auf der ersten Halbleiterschicht (100) ausgebildet sind, wobei jede der Zellen aufweist:
eine zweite Halbleiterschicht (104) eines zweiten Leitfähigkeitstyps, die auf der ersten Hauptfläche der ersten Halbleiterschicht (100) ausgebildet ist;
einen zweiten Halbleiterbereich (106, 108) eines ersten Leitfähigkeitstyps, der in einer Oberfläche der zweiten Halbleiterschicht (104) ausgebildet ist;
einen zweiten Halbleiterbereich (124) des zweiten Leitfähigkeitstyps, der in einer Oberfläche des ersten Halbleiterbereichs (106, 108) ausgebildet ist;
eine Isolationsschicht (114), die auf der Fläche des ersten Halbleiterbereichs (106, 108) zwischen den Flächen des zweiten Halbleiterbereichs (124) und der zweiten Halbleiterschicht (104) ausgebildet ist;
eine Steuerelektrode (116), die auf der Isolationsschicht (114) ausgebildet ist;
eine zweite Hauptelektrode (120), die auf dem zweiten Halbleiterbereich (124) über einem Kontaktbereich ausgebildet ist;
eine zweite Hauptelektrode, die auf der zweiten Hauptfläche der ersten Halbleiterschicht (100) ausgebildet ist;
einen dritten Halbleiterbereich (110a, b, c) des ersten Leitfähigkeitstyps, der zwischen dem ersten und dem zweiten Halbleiterbereich (106, 108; 124) ausgebildet ist, um fast eine gesamte Bodenfläche des zweiten Halbleiterbereichs (124) abzudecken; und
wobei der zweite Halbleiterbereich (124) aufweist:
einen ersten Teil (124a), der auf einer linken Seite eines Kontaktbereichs (121) der ersten Hauptelektrode (120) vorgesehen ist und sich in die gleiche Richtung erstreckt, wie eine Ausdehnungsrichtung der ersten Hauptelektrode (120),
einen zweiten Teil (124b), der auf einer rechten Seite des Kontaktbereichs (121) der ersten Hauptelektrode (120) vorgesehen ist und sich in die gleiche Richtung erstreckt, wie eine Ausdehnungsrichtung der ersten Hauptelektrode (120), und
einen dritten Teil (124c), der senkrecht zum ersten und zum zweiten Teil (124a, b) vorgesehen ist, um mit einem Endteil des ersten Teils (124a) und einem Anfangsteil des zweiten Teils (124b) elektrisch verbunden zu sein.
10. Isolationsschicht-Bipolartransistor nach Anspruch 9, bei dem der erste Halbleiterbereich (106, 108) einen flachen Wannenbereich (106) mit relativ geringer Fremdatomkonzentration und einen tiefen Wannenbereich (108) mit relativ höher Fremdatomkonzentration aufweist, wobei der tiefe Wannenbereich (108) durch einen zentral gelegenen Teil des flachen Wannenbereichs (106) hindurchgehend ausgebildet ist.
11. Isolationsschicht-Bipolartransistor nach Anspruch 9, bei dem der erste Halbleiterbereich (108) einen ersten Vorsprung (110a), der sich vom ersten Halbleiterbereich (108) erstreckt, um den ersten Teil (124a) des zweiten Halbleiterbereichs (124) vollständig abzudecken, und einen zweiten Vorsprung (110b) aufweist, der sich vom ersten Halbleiterbereich (108) erstreckt, um den zweiten Teil (124b) des zweiten Halbleiterbereichs (124) vollständig abzudecken, wobei der dritte Teil (124c) des Halbleiterbereichs (124) durch die Anordnung des ersten und zweiten Vorsprungs (110a, b) vollständig abgedeckt wird.
12. Isolationsschicht-Bipolartransistor nach Anspruch 11, bei dem der erste Teil (124a) des zweiten Halbleiterbereichs (124) eine erste Fläche aufweist, die von dem ersten Vorsprung (110a) des ersten Halbleiterbereichs nicht vollständig abgedeckt wird, und bei dem der zweite Teil (124b) des zweiten Halbleiterbereichs (124) eine zweite Fläche aufweist, die von dem zweiten Vorsprung (110b) des ersten Halbleiterbereichs nicht vollständig abgedeckt wird.
13. Isolationsschicht-Bipolartransistor nach Anspruch 9, bei dem sowohl der erste Teil (124a) als auch der zweite Teil (124b) des zweiten Halbleiterbereichs (124) in lateraler Richtung von der ersten Hauptelektrode (120) beabstandet ist.
14. Isolationsschicht-Bipolartransistor nach Anspruch 9, bei dem der dritte Teil (124c) des zweiten Halbleiterbereichs (124) durch ein Kontaktloch mit der ersten Hauptelektrode (120) in direktem Kontakt steht.
DE19810338A 1997-05-07 1998-03-10 Bipolartransistor mir isoliertem Gate Expired - Fee Related DE19810338B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR97-17353 1997-05-07
KR1019970017353A KR100256109B1 (ko) 1997-05-07 1997-05-07 전력 반도체 장치

Publications (2)

Publication Number Publication Date
DE19810338A1 true DE19810338A1 (de) 1998-11-12
DE19810338B4 DE19810338B4 (de) 2005-03-03

Family

ID=19504974

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19810338A Expired - Fee Related DE19810338B4 (de) 1997-05-07 1998-03-10 Bipolartransistor mir isoliertem Gate

Country Status (6)

Country Link
US (1) US6111278A (de)
JP (1) JPH10321859A (de)
KR (1) KR100256109B1 (de)
DE (1) DE19810338B4 (de)
FR (1) FR2763175B1 (de)
TW (1) TW348322B (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455363B1 (ko) * 1997-10-22 2005-06-07 페어차일드코리아반도체 주식회사 절연게이트 구조의 바이폴라 트랜지스터(igbt) 및 그 제조방법
KR100284746B1 (ko) * 1999-01-15 2001-03-15 김덕중 소스 영역 하부의 바디 저항이 감소된 전력용 디모스 트랜지스터
EP1915782A1 (de) * 2005-08-10 2008-04-30 Freescale Semiconductor, Inc. Feldeffekt-halbleiterbauelement und verfahren zu seiner herstellung
JP2007115943A (ja) * 2005-10-21 2007-05-10 Toyota Central Res & Dev Lab Inc 半導体装置
JP4938307B2 (ja) 2005-12-28 2012-05-23 パナソニック株式会社 スイッチ回路、ダイオード
CN101887912A (zh) * 2009-05-12 2010-11-17 商海涵 绝缘栅型双极晶体管及其制作方法
CN102157551A (zh) * 2011-03-10 2011-08-17 电子科技大学 一种具有载流子存储层和额外空穴通路的igbt
CN102856353B (zh) * 2011-06-27 2015-08-26 中国科学院微电子研究所 微穿通型igbt器件及其制作方法
CN106033773A (zh) * 2015-03-19 2016-10-19 国家电网公司 一种具有空穴旁路结构的igbt器件及其制造方法
WO2018215727A1 (en) * 2017-05-25 2018-11-29 Dynex Semiconductor Limited A semiconductor device

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5135114B1 (de) * 1970-12-28 1976-09-30
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
US4639754A (en) * 1985-02-25 1987-01-27 Rca Corporation Vertical MOSFET with diminished bipolar effects
US4809045A (en) * 1985-09-30 1989-02-28 General Electric Company Insulated gate device
JPH0734474B2 (ja) * 1988-03-03 1995-04-12 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
JPH0687504B2 (ja) * 1988-04-05 1994-11-02 株式会社東芝 半導体装置
JP2787921B2 (ja) * 1989-01-06 1998-08-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
US4980740A (en) * 1989-03-27 1990-12-25 General Electric Company MOS-pilot structure for an insulated gate transistor
JPH02278880A (ja) * 1989-04-20 1990-11-15 Nippondenso Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH02312280A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
US5095343A (en) * 1989-06-14 1992-03-10 Harris Corporation Power MOSFET
EP0416805B1 (de) * 1989-08-30 1996-11-20 Siliconix, Inc. Transistor mit Spannungsbegrenzungsanordnung
JPH0396282A (ja) * 1989-09-08 1991-04-22 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
JP2839595B2 (ja) * 1989-11-30 1998-12-16 株式会社東芝 絶縁ゲート付きｇｔｏサイリスタ
JP2946750B2 (ja) * 1990-08-16 1999-09-06 富士電機株式会社 半導体装置
JPH04322470A (ja) * 1991-04-23 1992-11-12 Fuji Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
DE4216810C2 (de) * 1991-05-31 1999-09-16 Fuji Electric Co Ltd Steuerschaltung für einen Leitfähigkeitsänderungs-MISFET
US5428228A (en) * 1991-06-10 1995-06-27 Kabushiki Kaisha Toshiba Method of operating thyristor with insulated gates
US5475243A (en) * 1991-07-02 1995-12-12 Fuji Electric Co., Ltd. Semiconductor device including an IGBT and a current-regenerative diode
KR940008009Y1 (ko) * 1991-12-24 1994-11-16 금성일렉트론 주식회사 가변 동작속도 트랜지스터
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
JPH05198593A (ja) * 1992-01-22 1993-08-06 Hitachi Ltd パラメータ抽出方法
US5321281A (en) * 1992-03-18 1994-06-14 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method of fabricating same
US5349212A (en) * 1992-06-01 1994-09-20 Fuji Electric Co., Ltd. Semiconductor device having thyristor structure
JP3207615B2 (ja) * 1992-06-24 2001-09-10 株式会社東芝 半導体装置
US5198687A (en) * 1992-07-23 1993-03-30 Baliga Bantval J Base resistance controlled thyristor with single-polarity turn-on and turn-off control
US5258638A (en) * 1992-08-13 1993-11-02 Xerox Corporation Thermal ink jet power MOS device design/layout
US5396087A (en) * 1992-12-14 1995-03-07 North Carolina State University Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up
JPH06244430A (ja) * 1993-02-16 1994-09-02 Fuji Electric Co Ltd 半導体装置
JP3085037B2 (ja) * 1993-08-18 2000-09-04 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
DE4335298C1 (de) * 1993-10-15 1995-03-23 Siemens Ag Schaltungsstruktur mit mindestens einem bipolaren Leistungsbauelement und Verfahren zu deren Betrieb
US5399892A (en) * 1993-11-29 1995-03-21 Harris Corporation Mesh geometry for MOS-gated semiconductor devices
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
US5548133A (en) * 1994-09-19 1996-08-20 International Rectifier Corporation IGBT with increased ruggedness

Also Published As

Publication number Publication date
JPH10321859A (ja) 1998-12-04
DE19810338B4 (de) 2005-03-03
KR19980082437A (ko) 1998-12-05
FR2763175B1 (fr) 2001-11-30
FR2763175A1 (fr) 1998-11-13
TW348322B (en) 1998-12-21
US6111278A (en) 2000-08-29
KR100256109B1 (ko) 2000-05-01

Similar Documents

Publication Publication Date Title
DE69034136T2 (de) Bipolarer transistor mit isolierter steuerelektrode
EP0566639B1 (de) Integrierte leistungsschalterstruktur
DE60028850T2 (de) Bipolartransistor mit isoliertem Gate
EP1320133B1 (de) IGBT mit Trench-Gate-Struktur
DE102010000531B4 (de) Halbleiterbauelement, elektronische Komponente und Verfahren zur Herstellung eines Halbleiterbauelements
DE69533010T2 (de) Feldeffekttransistor mit isolierter Steuerelektrode
DE3689782T2 (de) Anordnung mit isoliertem Gate.
DE69017348T2 (de) Thyristor und Verfahren zu dessen Herstellung.
EP0438700A1 (de) Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement sowie Verfahren zu dessen Herstellung
DE3942640A1 (de) Mos-halbleitervorrichtung
DE10127391B4 (de) Halbleiter-Vorrichtung
DE19528998C2 (de) Bidirektionaler Halbleiterschalter und Verfahren zu seiner Steuerung
EP0507974B1 (de) Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement
DE19810338B4 (de) Bipolartransistor mir isoliertem Gate
DE19833214C1 (de) J-FET-Halbleiteranordnung
DE2953931C2 (de)
DE19534388B4 (de) IGBT-Transistorbauteil
DE4310606C2 (de) GTO-Thyristoren
EP0239866B1 (de) Abschaltbares Halbleiterbauelement sowie Verwendung desselben
EP0249122B1 (de) Abschaltbares Leistungshalbleiterbauelement
DE69937665T2 (de) Halbleiterbauelement mit isoliertem Gate und dessen Betriebsverfahren
DE3838964A1 (de) Kaskoden bimos-treiberschaltung
DE3142644A1 (de) Halbleiteranordnung
DE102006058228B4 (de) Halbleitervorrichtung
DE19518339C2 (de) Halbleitereinrichtung und ein Verfahren zur Benutzung derselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: FAIRCHILD KOREA SEMICONDUCTOR LTD.,, PUCHON, KYUNG

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee