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HINTERGRUND
DER ERFINDUNG
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1. Bereich der
Erfindung
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Die
vorliegende Erfindung betrifft einen Feldeffekttransistor mit isoliertem
Gate, der in vorteilhafter Weise als Leistungsschaltelement mit
hoher Spannungsfestigkeit (high proof voltage) und hohem Strom wie
z. B. einem Inverter zum Starten eines Motors, einer Energieversorgung,
einer Zündung
etc. eingesetzt werden kann.
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2. Beschreibung des Standes
der Technik
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Ein
Feldeffekttransistor mit isoliertem Gate besitzt eine MOS-Struktur
und wird durch eine Spannung angesteuert, so daß er unter Verwendung einer geringeren
Leistung als ein Bipolartransistor betrieben wird und nicht leicht
eine thermische Zerstörung bewirkt.
Er enthält
einen Leistungs-MOSFET (DMOS), der eine unipolare Vorrichtung ist,
und einen IGBT, der eine bipolare Vorrichtung ist. Der IGBT besitzt
eine Struktur, die dem Leistungs-MOSFET ähnelt, mit der Ausnahme, daß ersterer
einen pn-Übergang
in einem Drainbereich aufweist, um während des Betriebes eine Leitfähigkeitsänderung in
der Drainschicht mit hohem spezifischen Widerstand zu bewirken,
wodurch gleichzeitig sowohl eine hohe Spannungsfestigkeit und ein
niedriger EIN-Widerstand (ON-resistance) bereitgestellt werden,
die durch einen Leistungs-MOSFET nicht erhalten werden können.
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In 1 ist z. B. ein Querschnitt
eines Teiles eines IGBT gezeigt, der einen Zellbereich umgeben von
einem Schutzringbereich zur Sicherung einer hohen Spannungsfestigkeit
aufweist. Diese Struktur wird durch den folgenden Prozeß hergestellt.
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Ein
Halbleitersubstrat besteht aus einer p+-Schicht 1 (erste
Halbleiterschicht). Eine n–-Schicht mit hohem spezifischen
Widerstand (zweite Halbleiterschicht) wird auf der p+-Schicht 1 durch
einen chemischen Bedampfungsprozeß ausgebildet. Danach werden
p-Schichten 3, 4 und 5 (dritte, vierte
und fünfte
Halbleiterschichten) gleichzeitig durch selektive Diffusion bis
zu einer Tiefe von 3 bis 6 μm
ausgebildet. Danach werden eine p-Schicht 9 und eine n+-Schicht 6 (vierte Halbleiterschicht)
durch selektive Diffusion ausgebildet. Dieser Prozeß enthält eine Oxidation
der Oberfläche
der n–-Schicht 2,
um einen Gate-Oxid- oder
Isolierfilm 7 auszubilden, auf dem danach eine Gateelektrode 8 ausgebildet
wird und als eine Maske in einem DSA-Prozeß verwendet wird, um die p-Schicht 9 und
die n+-Schicht (Sourcebereich) 6 in
einer selbstausrichtenden Weise auszubilden, um einen Kanal bereitzustellen.
Danach wird eine Zwischenisolierschicht 10 ausgebildet
und danach Kontaktlöcher
durch die obere Oxidschicht geöffnet,
um ohmsche Kontakte zur p-Schicht 3, der n+-Schicht 6 und
der p-Schicht 4 bereitzustellen. Eine mehrere μm dicke Aluminiumschicht
wird dann abgeschieden und selektiv geätzt, um eine Sourceelektrode 11,
eine Gateelektrodenleitung 15 und eine Sourceelektrodenleitung 11a zu
bilden. Auf der anderen Seite der p+-Schicht 1 wird
eine Metallschicht abgeschieden, um eine Drainelektrode 12 bereitzustellen.
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2 ist eine Draufsicht auf
eine Vorrichtung, die die in 1 gezeigte
Querschnittsstruktur aufweist. In 2 sind
die Sourceelektroden 11 als Rillenstreifen 22 gezeigt,
die zusammen mit p-Wannen, die aus den p-Bereichen 3 und 9 bestehen
(im Folgenden gemeinsam als "p-Wanne 3/9" oder "p-Bereich 3/9" bezeichnet) mit
einem ausgewählten Intervall
wiederholt werden, um einen Zellbereich A zu bilden, so daß der Zellbereich
A auf der oberen Oberfläche
die Sourceelektroden 11 aufweist. Der Umfang des Zellbereichs
A ist von dem p-Bereich 4 umgeben, auf dem die Sourcelektrodenleitung 11a, die
Gateelektrodenleitung 15, eine Sourceelektrodenanschlußfläche 30 und
eine Gateelektrodenanschlußfläche 31 ausgebildet
sind. Wie in 1 gezeigt
ist, besitzen die Sourceelektrodenleitung 11a und die Gateelektrodenleitung 15 jeweilige
Kontaktlöcher 21 und 25,
die sich durch Isolierschichten erstrecken. Die Sourceelektrodenleitung 11a fixiert
das Potential über
der gesamten Vorrichtung und sichert ein einheitliches Potential
während
des Betriebes.
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Ein
oder mehrere Schutzringe 5 umgeben den p-Bereich 4 mit
einem ausgewählten
dazwischen liegenden Zwischenraum. Die Schutzringe 5 bilden einen
Schutzringbereich, der von einem Kanalstoppbereich 13 umgeben
ist, um eine Ausbreitung einer Verarmungsschicht, die auftritt,
wenn die Umgebung des Substrates einer hohen Spannung ausgesetzt ist,
zu unterdrücken
und eine Beeinflussung durch diese zu vermeiden. Ein Gleichpotentialring 16 gewährt ein
einheitliches Potential über
den gesamten Kanalstoppbereich 13.
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Bei
dem obigen Aufbau wird ein Kanal ausgebildet, wenn an die Gateelektrode 8 eine
Spannung angelegt wird, der einen Strompfad zwischen der Drainelektrode 12 und
der Sourceelektrode 11 angibt.
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Im
Gegensatz zu diesem Normalbetrieb wird gelegentlich eine Stoßspannung,
die größer als
die normale Betriebsspannung ist, zwischen die Drainelektrode 12 und die
Sourceelektrode 11 angelegt. Unter einer derartigen Bedingung
wird der pn-Übergang,
der aus der p-Wanne 3/9 und der n–-Schicht 2 besteht,
in Sperrichtung vorgespannt, so daß sich eine Verarmungsschicht
in der n–-Schicht mit hohem spezifischen
Widerstand 2 ausbreitet. In dem Bereich A der 2 breitet sich die Verarmungsschicht
bis zu den benachbarten p-Wannen 3/9 und der n–-Zwischenschicht 2 aus,
was zu einer gemeinsamen Überdeckung
führt,
wodurch sich das elektrische Arbeitsfeld entspannt. Somit entsteht
am pn-Übergang am
Boden der p-Wanne 3/9 ein
maximales elektrisches Feld EA.
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Andererseits
ist die p-Schicht 4 außerhalb des
Umfangs der p-Wanne 3/9 angeordnet. In dem Bereich
B, der sich von dem äußeren Ende
der P-Schicht 4 zum freien Ende der n–-Schicht 2 erstreckt,
tritt die obige Entspannung des elektrischen Feldes nicht auf, so
daß ein
maximales elektrisches Feld EB entlang des
Umfangs der p-Schicht 4 oder in deren Nähe an der Oberfläche der
n–-Schicht 2 auftritt.
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Im
allgemeinen gilt EA > EB. Um die Spannungsfestigkeit
des Bereichs B oder die der Vorrichtung durch Verringerung des Wertes
von EB dicht am Wert von EA zu
verbessern, sind die Schutzringe 5 wiederholt angeordnet,
um das maximale Feld EB des Bereichs B zu
verringern.
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Wenn
eine Stoßspannung
an die Drainelektrode 12 angelegt wird, erhöht sich
das elektrische Feld EG im Schutzringbereich,
so daß eine
große
Anzahl Elektronen-Loch-Paare
im Bereich außerhalb des äußersten
Schutzringes des Schutzringbereichs aufgrund einer Stoßionisation
erzeugt wird. Unter dieser Bedingung ist in einer Draufsicht das
elektrische Feld EG im Schutzringbereich
in einem Kurvenabschnitt des Schutzringbereichs größer als
in einem geraden Abschnitt. Unter den erzeugten Trägern fließen die Löcher zur
Sourceelektrode 11 oder der Sourceelektrodenleitung 11a,
und die Elektronen zur p+-Schicht oder zum
Substrat 1, in der andere Löcher neu erzeugt werden. Dieses
Phänomen
beinhaltet das Auftreten von Strömen,
die entlang der Pfade fließen,
die durch die in 1 gezeigten
Pfeile angedeutet sind. Ein Strom entlang eines Pfades "a" wird durch die dünne Sourceleitung 11a entlang
der p-Schicht 4 zur Sourceelektrodenanschlußfläche 30 geleitet,
die in Bezug auf den Strom einen relativ hohen spezifischen Widerstand
besitzt, so daß der Strom "a" kleiner als der Strom "b" ist, der direkt zur Sourceelektrode 11 fließt. Dieses
führt zu
einer größeren Stromkonzentration
im Zellbereich A in der Nähe
des Kurvenabschnitts des Schutzringbereiches als im Zellbereich
A entlang des geraden Abschnitts des Schutzringes.
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Demzufolge
fließt
ein hoher Strom "b" durch die p-Schicht 9 im
Zellbereich A in der Nähe
des Kurvenabschnitts des Schutzringes, was eine Spannungsverringerung
verursacht, die zu einer Vorspannung in Durchlaßrichtung am pn-Übergang
zwischen der n+-Schicht 6 und der
p-Schicht 9 führt, was
einen parasitären
Transistor aktiviert und zu einem Durchbruch (breakdown) aufgrund
der Stromkonzentration führt.
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Um
die Durchbruchstärke
(antibreakdown endurance) zu verbessern, muß der Schutzringbereich eine
verbesserte Spannungsfestigkeit aufweisen. Um eine verbesserte Spannungsfestigkeit
des Schutzringbereiches bereitzustellen, müssen die Schutzringe oder diffundierten
Bereiche bezüglich
ihrer Tiefe und/oder Anzahl vergrößert werden. Wenn jedoch ein
diffundierter Bereich mit einer größeren Tiefe ausgebildet wird,
vergrößert sich
ebenso die Breite des so erhaltenen diffundierten Bereichs, und demzufolge
belegt der Schutzringbereich einen größeren Bereich in der Vorrichtung.
Außerdem
werden die Diffusionsbereiche des Schutzringes gewöhnlicherweise
gleichzeitig mit den Diffusionsbereichen im Zellbereich ausgebildet,
um die Anzahl der benötigten
photolithographischen Masken zu verringern, so daß eine Vergrößerung der
Breite des ersten mit einer Vergrößerung der Breite von letztem
verbunden ist, was zu einer weiteren Vergrößerung des Bereiches des Vorrichtungs-Chips
führt.
Andererseits bedingt eine Erhöhung
der Anzahl der diffundierten Bereiche des Schutzringbereiches auch
einen größeren Bereich,
der von dem Schutzringbereich eingenommen wird, was zu einer Vergrößerung des
Chipbereiches führt.
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Dasselbe
Problem tritt bei MOSFETs auf, da, obwohl ein Halbleitersubstrat
vom n-Typ 1 die Minoritätsträger (oder
in diesem Fall Löcher)
nicht in einen darin ausgebildeten Transistor injiziert, ein ungewöhnlich hohes,
im Schutzringbereich erzeugtes, elektrisches Feld einen Fluß von stoßionisierten
Trägern
erzeugt, die einen großen
Stromfluß durch
die p-Schicht 9 in der Nähe des Kurvenabschnittes des Schutzringbereiches
ausbilden, und die daraus resultierende Spannungsverringerung verursacht
eine Vorspannung in Durchlaßrichtung
des pn-Übergangs zwischen
der n+-Schicht 6 und der p-Schicht 9,
was einen parasitären
Transistor aktiviert und zu einem Durchbruch aufgrund der Stromkonzentration
führt.
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Hier
beschreiben die US5196354 und die EP0503605 eine DMOSFET-Vorrichtung
mit einem MOSFET-Abschnitt und einem Feldbegrenzungsabschnitt, der
im wesentlichen um den MOSFET-Abschnitt angeordnet ist. Die US5196354
beschreibt außerdem
einen Bereich vom p-Typ in dessen Feldbegrenzungsabschnitt, der
innerhalb von Feldbegrenzungsringen vorgesehen und mit einer Sourceelektrode
verbunden ist. Die US5170241, JP01-22067 und US5208471 beschreiben
ebenfalls einen DMOSFET mit einem ringförmigen Bereich, der DMOS-Zellen
umgibt und mit einer Sourceelektrode verbunden ist.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
Aufgabe der vorliegenden Erfindung ist es, die oben genannten herkömmlichen
Probleme zu lösen,
insbesondere einen Feldeffekttransistor mit isoliertem Gate anzugeben,
der eine verbesserte Durchbruchsfestigkeit von Vorrichtungen gegenüber einer
außergewöhnlich erhöhten elektrischen
Feldintensität
im Schutzringbereich oder eine verbesserte Größe aufweist.
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Zur
Lösung
der Aufgabe wird erfindungsgemäß ein Feldeffekttransistor
mit isoliertem Gate bereitgestellt, der aufweist: eine erste Halbleiterschicht; eine
zweite Halbleiterschicht eines ersten Leitungstyps in Kontakt mit
der zweiten Halbleiterschicht; eine dritte Halbleiterschicht eines
zweiten Leitungstyps, die in der zweiten Halbleiterschicht ausgebildet
ist, mit einem Übergang
zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht,
die an einer Oberfläche
der zweiten Halbleiterschicht abschließt, eine vierte Halbleiterschicht des
ersten Leitungstyps, die in der dritten Halbleiterschicht ausgebildet
ist, mit einem Übergang
zwischen der dritten Halbleiterschicht und der vierten Halbleiterschicht,
die an einer Oberfläche
der dritten Halbleiterschicht abschließt, eine Gateelektrode, die mittels
eines Gateisolierfilmes mindestens über einem Kanalbereich ausgebildet
ist, der durch eine Oberfläche
der dritten Halbleiterschicht in einem Abschnitt zwischen der zweiten
Halbleiterschicht und der vierten Halbleiterschicht vorgesehen ist,
eine Sourceelektrode in Kontakt mit der dritten Halbleiterschicht
und der vierten Halbleiterschicht, eine Drainelektrode zur Zufuhr
eines Drainstromes durch die erste Halbleiterschicht, einen Zellbereich,
der aus mehreren dritten Halbleiterschichten besteht, wobei die
Gateelektrode, die Sourceelektrode und die Drainelektrode jeweils
gemeinsam für
die dritten Halbleiterschichten im Zellbereich vorgesehen sind,
einen Schutzringbereich, der zwischen dem Zellbereich und einem
Umfang der zweiten Halbleiterschicht vorgesehen ist, um ein Bandmuster,
das den Zellbereich mit einem Kurvenabschnitt umgibt, bereitzustellen, und
eine fünfte
Halbleiterschicht des zweiten Leitungstyps, die zwischen dem Zellbereich
und dem Schutzringbereich ausgebildet ist, wobei die Sourceelektrode
mehrere Verlängerungen
aufweist, die mit der fünften
Halbleiterschicht in ersten Kontaktbereichen verbunden sind, um
Bypässe
bereitzustellen, durch die, wenn eine Stromkonzentration innerhalb des
Schutzringbereiches auftritt, der konzentrierte Strom direkt zur
Sourceelektrode im Zellbereich geleitet wird, und eine Gateelektrodenleitung
auf der fünften
Halbleiterschicht ausgebildet und mit der Gateelektrode in mindestens
einem zweiten Kontaktbereich verbunden ist, wobei die Gateelektrode
zwischen den ersten Kontaktbereichen ausgebildet ist.
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Die
abhängigen
Ansprüche
sind auf bevorzugte Ausführungsformen
der Erfindung gerichtet.
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Die
Sourceelektrode kann einen Zellabschnitt, der mit dem Sourcebereich
in einer ersten Wanne verbunden ist, und einen Anschlußflächenbereich
enthalten, der mit einer externen Leitungselektrode verbunden ist,
und der Bypass enthält
die Verlängerung
des Zellabschnitts der Sourceelektrode.
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Gemäß einer
anderen Ausführungsform
enthält
die Sourceelektrode einen Zellabschnitt, der mit dem Sourcebereich
in der dritten Halbleiterschicht verbunden ist, und einen Anschlußflächenabschnitt, der
mit einer externen Leitungselektrode verbunden ist, und der Bypass
enthält
die Verlängerung
des Zellabschnitts der Sourceelektrode.
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Der
Zellbereich kann Zellen in Streifen- oder Polygonform aufweisen.
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Der
Kurvenabschnitt des Schutzringbereiches kann entweder eine glatte
Kurve oder eine oder mehrere abgewinkelte Kanten aufweisen.
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In
einer Ausführungsform
ist die fünfte
Halbleiterschicht außen
ausgebildet und umgibt den Zellbereich, und sowohl eine Gateelektrodenleitung
und eine Sourceelektrodenleitung sind auf der fünften Halbleiterschicht ausgebildet.
In einer anderen Ausführungsform
ist entweder eine Sourceelektrodenleitung oder eine Gateelektrodenleitung
auf der fünften Halbleiterschicht
ausgebildet.
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Vorzugsweise
sind in der Nähe
des Kurvenabschnitts des Schutzringbereichs ein Kontakt zwischen
der Gateelektrode des Zellbereichs und der Gateelektrodenleitung,
die auf der fünften
Halbleiterschicht ausgebildet ist, und ein Kontakt zwischen der Verlängerung
der Sourceelektrode und der fünften Halbleiterschicht
abwechselnd angeordnet.
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Vorzugsweise
sind entlang des gesamten Umfangs des Zellbereichs ein Kontakt zwischen
der Gateelektrode des Zellbereichs und der Gateelektrodenleitung,
die auf der fünften
Halbleiterschicht ausgebildet ist, und ein Kontakt zwischen der
Verlängerung
der Sourceelektrode und der fünften
Halbleiterschicht abwechselnd angeordnet.
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Vorzugsweise
ist innerhalb des Kurvenabschnitts des Schutzringes zwischen der
fünften
Halbleiterschicht und dem Zellbereich eine sechste Halbleiterschicht
des zwei ten Leitungstyps vorgesehen und mit der Sourceelektrode
des Zellbereichs verbunden.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Es
zeigen:
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1 einen herkömmlichen
Bipolartransistor mit isoliertem Gate (IGBT) in einer Schnittansicht,
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2 ein Layoutmuster eines
gesamten Vorrichtungs-Chips
einschließlich
dem IGBT der 1 in einer
Draufsicht,
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3 teilweise ein Layoutmuster
eines Vorrichtungs-Chips
einschließlich
einem IGBT gemäß der ersten
Ausführungsform
der vorliegenden Erfindung in einer Draufsicht,
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4 den IGBT der ersten Ausführungsform in
einem Querschnitt längs
der Linie a–a' der 3,
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5 den IGBT der ersten Ausführungsform in
einem anderen Querschnitt längs
der Linie b–b' der 3,
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6 teilweise ein Layoutmuster
eines Vorrichtungs-Chips
einschließlich
einem IGBT gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung in einer Draufsicht,
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7 den IGBT der zweiten Ausführungsform
in einem Querschnitt längs
der Linie a–a' der 6,
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8 den IGBT der zweiten Ausführungsform
in einem anderen Querschnitt längs
der Linie b–b' der 6,
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9 teilweise ein Layoutmuster
eines Vorrichtungs-Chips
einschließlich
einem IGBT gemäß der dritten
Ausführungsform
der vorliegenden Erfindung in einer Draufsicht,
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10 den IGBT der dritten
Ausführungsform
in einem Querschnitt längs
der Linie a–a' der 9,
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11 den IGBT der dritten
Ausführungsform
in einem anderen Querschnitt längs
der Linie b–b' der 9,
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12 teilweise ein Layoutmuster
eines Vorrichtungs-Chips einschließlich einem IGBT gemäß der vierten
Ausführungsform
der vorliegenden Erfindung in einer Draufsicht,
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13 den IGBT der vierten
Ausführungsform
in einem Querschnitt längs
der Linie a–a' der 12, und
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14 den IGBT der vierten
Ausführungsform
in einem anderen Querschnitt längs
der Linie b–b' der 12.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Gemäß den ersten
und zweiten Aspekten der vorliegenden Erfindung wird, wenn eine
Stoßspannung
eine Stromkonzentration im Schutzringbereich verursacht, der konzentrierte
Strom direkt durch einen Bypass zur Sourceelektrode im Zellbereich
geleitet, um dadurch eine Vorspannung in Durchlaßrichtung zwischen der Wanne
und dem Sourcebereich aufgrund des konzentrierten Stromes zu verhindern, so
daß die
Vorrichtung in vorteilhafter Weise eine verbesserte Durchbruchsfestigkeit
gegenüber
einer außergewöhnlich erhöhten elektrischen
Feldintensität im
Schutzringbereich aufgrund der Stoßspannung aufweist.
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Gemäß dem dritten
Aspekt der vorliegenden Erfindung ist die dritte Halbleiterschicht
in der Nähe des
Kurvenabschnitts des Schutzringbereiches eine Dummy-Schicht, die
die vierte Halbleiterschicht nicht enthält, so daß sogar dann, wenn eine Stoßspannung
eine Stromkonzentration in der Nähe
des Schutzringbereiches verursacht, die Dummy-Schicht keine pn-Übergänge aufweist
und keinen "latched-up"- oder Unterbrechungszustand
des Transistors bewirkt, wodurch in vorteilhafter Weise eine verbesserte
Durchbruchsstärke
bereitgestellt wird.
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Beispiel 1
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Die 3 bis 5 zeigen die erste Ausführungsform
der vorliegenden Erfindung. Der gezeigte n-Kanal-IGBT besitzt dasselbe
Chip-Layoutmuster wie das der 2,
mit der Ausnahme, daß der Eckenbereich
C der 2 durch einen
anderen in 3 gezeigten
Aufbau ersetzt ist. Der Bereich C repräsentiert vier Ecken des Chip-Layoutmusters, die denselben
Aufbau aufweisen. Die 4 und 5 zeigen jeweilige Querschnitte
längs der
Linien a–a' und b–b' der 3 einschließlich des Schutzringbereiches.
Die Querschnitte werden in späteren
Beispielen auf dieselbe weise gezeigt. Dieselben Zeichen bezeichnen
die der Struktur der 1 entsprechenden
Abschnitte.
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Die
erste Ausführungsform
der vorliegenden Erfindung unterscheidet sich von der in den 1 und 2 gezeigten herkömmlichen Struktur darin, daß eine Sourceelektrode 11 im
Eckenbereich C eine Verlängerung 11b aufweist,
die sich vom Zellbereich auswärts
erstreckt und über
ein Kontaktloch 23 durch eine Zwischenisolierschicht 10 in
Kontakt mit dem p-Bereich 4 gebracht ist, wie es anhand
der Draufsicht auf das Muster der 3 und
des Querschnitts der 4 zu
sehen ist.
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In
dieser Anordnung wird, wenn eine angelegte Stoßspannung ein Pluspotential
an der Drainelektrode 12 relativ zur Sourceelektrode 11 bewirkt, ein
starkes elektrisches Feld in der Nähe der Ecke des Schutzringbereiches
erzeugt, und es werden durch Stoßionisation Träger erzeugt.
Wenn die somit erzeugten Träger
als Strom in Richtung der Sourceelektrode 11 des Zellbereiches
fließen,
extrahiert die Verlängerung 11b der
Sourceelektrode 11 die fließenden Träger oder den übermäßigen Strom
durch den p-Bereich 4, um den in den Zellbereich fließenden Strom
zu verringern. Die Verlängerung 11b bildet nämlich einen
Bypass, der den erzeugten Strom direkt zur Sourceelektrode 11 leitet
und dadurch eine Vorspannung in Durchlaßrichtung zwischen der p-Wanne 3/9 und
dem Sourcebereich 6 und ein daraus resultierendes "latch-up" des Transistors
verhindert, um demzufolge eine verbesserte Durchbruchsfestigkeit
bereitzustellen.
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Es
wird darauf hingewiesen, daß diese
Ausführungsform
in der Draufsicht eine Anordnung aufweist, bei der der Bereich 11b den
Bypass in den Kurven- oder Eckenabschnitten bildet, wohingegen der Bereich 15 die
Gateelektrodenleitung in den geraden Abschnitten bildet. Die Ecken-
und geraden Abschnitte besitzen eine äußerste Sourceelektrodenleitung 11a.
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Typischerweise
kann die Sourceelektrode 11 einen Zellabschnitt 22 (2), der mit dem Sourcebereich 6 in
der ersten oder p-Wanne 3/9 verbunden ist, und
einen Anschlußflächenabschnitt 30 (2) enthalten, der mit einer
externen Leitungselektrode verbunden ist, und der Bypass enthält die Verlängerung 11b des
Zellabschnitts 22 (2)
der Sourceelektrode 11.
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Beispiel 2
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Die 6 bis 8 zeigen die zweite Ausführungsform
der vorliegenden Erfindung. 6 zeigt den
Eckenbereich C, die 7 und 8 zeigen jeweilige Querschnitte
längs der
Linien a–a' und b–b' der 6.
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Diese
zweite Ausführungsform
besitzt dasselbe Merkmal wie die erste Ausführungsform, indem eine Sourceelektrode 11 im
Eckbereich C eine Verlängerung 11b aufweist,
die sich vom Zellbereich auswärts
erstreckt und über
ein Kontaktloch 23 durch eine Zwischenisolierschicht 10 in
Kontakt mit dem p-Bereich 4 gebracht ist, wie es in 7 zu sehen ist.
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Außerdem weist
die zweite Ausführungsform auch
ein zusätzliches
Merkmal auf, indem ein Kontaktbereich 26, in dem sich die
Verlängerung 11b der Sourceelektrode 11 in
Kontakt mit dem p-Bereich 4 befindet, und ein Kontaktbereich 27,
in dem sich eine Verlängerung
der Gateelektrode 8 in Kontakt mit der Gateleitung 15 befindet,
mindestens entlang des geraden Abschnitts des Schutzringbereiches
in der Nähe
von dessen Kurvenabschnitt abwechselnd angeordnet sind.
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Das
zusätzliche
Merkmal der zweiten Ausführungsform
stellt einen zusätzlichen
Vorteil bereit, der darin besteht, daß der Bereich zur Extraktion
des übermäßigen Stromes
im Einheitsbereich der Vorrichtung vergrößert ist, um den in den Zellbereich
fließenden
Strom weiter zu verringern und das Auftreten des "latch-up" zu verhindern, wodurch
die Durchbruchsfestigkeit weiter verbessert wird.
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Wenn
das Muster der abwechselnden Kontaktbereiche dieser Ausführungsform
den gesamten Umfang des Zellbereichs umgibt, stabilisiert die Trägerextraktionsverlän gerung 11b,
die sich durch das Kontaktloch 26 in Kontakt mit dem p-Bereich 4 befindet,
ebenfalls das Umfangspotential, so daß die Sourceleitung 11a nicht
benötigt
wird und der Bereich des p-Bereichs 4 verringert werden
kann. Außerdem ist
es vorteilhaft, daß,
wenn eine Inversionsschicht im Kanal ausgebildet wird, der Elektronenstrom
durch den Kanal vor einer Lochstromkonzentration geschützt wird,
da von der p+-Schicht 1 injizierte
Löcher ebenfalls
extrahiert werden, wodurch die Anti-"latch-up"-Festigkeit
verbessert wird.
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Beispiel 3
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Die 9 bis 11 zeigen die dritte Ausführungsform
der vorliegenden Erfindung. 9 zeigt den
Eckenbereich C, und die 10 und 11 zeigen jeweilige Querschnitte
entlang der Linien a–a' und b–b' der 9.
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Die
dritte Ausführungsform
besitzt ein Merkmal, wonach im Bereich D, der durch eine in 9 gezeigte lang und kurz
gestrichelte Linie definiert ist, im Zellbereich in der Nähe des Kurvenabschnitts
des Schutzringbereiches der 10 der
n+-Sourcebereich 6 in der p-Wanne 3/9 nicht
ausgebildet ist, so daß die
p-Wanne 3/9 im begrenzten Bereich D eine Dummy-Schicht
darstellt.
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Dieses
Merkmal der dritten Ausführungsform bietet
den Vorteil, daß sogar
dann, wenn eine Stoßspannung
ein starkes elektrisches Feld in der Nähe des Kurvenabschnitts des
Schutzringes erzeugt und ein Trägerstrom,
der durch Stoßionisation
erzeugt wird, in Richtung der Sourceelektrode 11 fließt, die Abwesenheit
des n+-Bereiches 6 das Nichtvorhandensein
einer parasitären
Transistorstruktur sichert, so daß die Durchbruchsfestigkeit
durch den nicht stattfindenden Betrieb eines parasitären Transistors verbessert
wird.
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Gemäß der dritten
Ausführungsform
enthält der
Eckenbereich C nämlich
keine Kanalbereiche und nimmt daher keinen injizierten Elektronenstrom an,
so daß die
Menge an injizierten Löchern
ebenfalls verringert wird und der Bereich zur Extraktion des übermäßigen Stromes
erhöht
wird, was beides synergistisch die Anti-"latch-up"-Festigkeit
verbessert.
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Die
p-Bereiche 3/9 des Bereiches D haben dieselbe
Gestalt und denselben Versatz wie diejenigen des Zellbereichs, so
daß die
Anlegung einer Drainspannung dieselbe Ausdehnungsweise der Verarmungsschicht,
d. h. dieselbe elektrische Feldverteilung im Bereich D und im Zellbereich
erzeugen kann, um eine einheitliche Potentialverteilung über den
gesamten Chipbereich zu etablieren. Dieses sichert sogar dann einen
einheitlichen Übergangsstrom
ohne Stromkonzentration, wenn eine Stoßspannung mit einem großen dv/dt-Wert
auftritt. Die p-Bereiche 3/9 können im Bereich D und im Zellbereich
getrennt ausgebildet sein.
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Beispiel 4
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Die 12 bis 13 zeigen die vierte Ausführungsform
der vorliegenden Erfindung. 12 zeigt den
Eckenbereich C, und die 13 und 14 zeigen jeweilige Querschnitte
entlang der Linien a–a' und b–b' der 12.
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Die
vierte Ausführungsform
besitzt ein Merkmal, wonach ein p-Bereich 24 zwischen dem
Zellbereich und dem p-Bereich 4 vorgesehen
ist und sich die Verlängerung
der Sourceelektrode 11 über
ein Kontaktloch 29 durch eine Isolierschicht in Kontakt mit
dem p-Bereich 24 befindet.
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Dieses
Merkmal bietet den Vorteil, daß, wenn
eine Stoßspannung
ein starkes elektrisches Feld in der Nähe des Kurvenabschnitts des
Schutzringes erzeugt und ein Trägerstrom,
der durch Stoßionisation
erzeugt wird, in Richtung der Sourceelektrode 11 fließt, der
p-Bereich 24 Träger
durch das Kontaktloch 29 extrahiert, wodurch das Auftreten
einer Stromkonzentration zum Zellbereich im Eckenbereich C verhindert
wird, was die Aktivierung eines parasitären Transistors im Zellbereich
unterdrückt
und die Durchbruchsfestigkeit verbessert.
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Gemäß der vierten
Ausführungsform
bietet ein vergrößerter Bereich
des Kontaktes mit den p-Bereichen nämlich den Vorteil, daß, wenn
eine Inversionsschicht im Kanal ausgebildet wird, der elektronische
Strom durch den Kanal vor einer Lochstromkonzentration zum Zellbereich
in der Nähe
des Eckbereiches C geschützt
wird, da von der p+-Schicht 1 injizierte Löcher extrahiert
werden, um die Stromkonzentration zu verhindern.
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Wenn
der Extraktionsbereich eine fächerförmige oder
sektorförmige
Gestalt aufweist, kann, wenn ein Lochstrom vom Kurvenabschnitt des Schutzringbereiches
des Eckenbereiches C in Richtung des Zellbereichs fließt, der
Lochstrom noch wirksamer extrahiert werden. Der p-Bereich 24 und
das Kontaktloch 29 können
entweder in der X- oder Y-Koordinatenrichtung
der Draufsicht vergrößert sein.
Die p-Bereiche 24 und 4 können vereinheitlicht sein,
und die Kontaktlöcher 26 und 29 können ebenso
vereinheitlicht sein.
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Obwohl
die Beispiele 1 bis 4 ein Streifen-Zellmuster beschreiben, ist es
erkennbar, daß auch
ein Zellmuster in Form eines Vierecks, Hexagons, Oktagons oder anderer
Polygone dieselben Vorteile wie sie oben erfindungsgemäß beschrieben wurden,
bieten.
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Zwei
oder mehrere der oben beschriebenen Ausführungsformen können. kombiniert
werden, um eine weiter verbesserte Durchbruchsfestigkeit bereitzustellen.
Zum Beispiel enthalten die dritten und vierten Ausführungsformen
das Merkmal der zweiten Ausführungsform
und können
als eine Modifikation der zweiten Ausführungsform betrachtet werden.
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Der
Kurvenabschnitt des Schutzringbereiches muß nicht insgesamt eine glatte
Kurve aufweisen, sondern kann eine oder mehrere abgewinkelte Antennen
aufweisen.
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Es
wird darauf hingewiesen, daß,
obwohl die Beispiele 1 bis 4 einen n-Kanal-IGBT beschreiben, die
vorliegende Erfindung auch genauso für einen p-Kanal-IGBT angewendet
werden kann.
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Das
Beispiel 1 kann außerdem
für einen MOSFET
mit einer ersten Halbleiterschicht aus einer n+-Schicht
angewendet werden.