JP2004363501A - 絶縁ゲート構造を有する半導体素子 - Google Patents
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Abstract
【課題】耐圧特性の安定した、高耐圧の絶縁ゲート構造を有する半導体素子を実現可能とする。
【解決手段】半導体基体１１の外周縁に沿って、環状Ｐ型半導体領域１６を形成する。環状Ｐ型半導体領域１６は角部ＡＰと直線部ＬＰとを有し、島状に複数形成されたベース領域１４を包囲している。各ベース領域１４は、Ｐ型半導体領域から構成され、お互いの距離がほぼ一定値Ｌａに保たれている。環状Ｐ型半導体領域１６の内側部分と複数のベース領域１４との間隔は、直線部ＬＰにおいては一定であり、ベース領域１４同士の間隔Ｌａに等しい。一方、角部ＡＰ近傍では、環状Ｐ型半導体領域１６の内側部分と複数のベース領域１４との間隔は、角部ＡＰに近づくにつれて徐々に狭くなっている。Ｐ型の半導体領域同士の間隔が部分的に長くなる部分が存在せず、電界集中点が発生しないため、耐圧特性の安定した絶縁ゲート型電界効果トランジスタが得られる。
【選択図】 図２
【解決手段】半導体基体１１の外周縁に沿って、環状Ｐ型半導体領域１６を形成する。環状Ｐ型半導体領域１６は角部ＡＰと直線部ＬＰとを有し、島状に複数形成されたベース領域１４を包囲している。各ベース領域１４は、Ｐ型半導体領域から構成され、お互いの距離がほぼ一定値Ｌａに保たれている。環状Ｐ型半導体領域１６の内側部分と複数のベース領域１４との間隔は、直線部ＬＰにおいては一定であり、ベース領域１４同士の間隔Ｌａに等しい。一方、角部ＡＰ近傍では、環状Ｐ型半導体領域１６の内側部分と複数のベース領域１４との間隔は、角部ＡＰに近づくにつれて徐々に狭くなっている。Ｐ型の半導体領域同士の間隔が部分的に長くなる部分が存在せず、電界集中点が発生しないため、耐圧特性の安定した絶縁ゲート型電界効果トランジスタが得られる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する半導体素子に関し、特に耐圧特性の安定した絶縁ゲート構造を有する半導体素子に関する。
【０００２】
【従来の技術】
産業用パワースイッチなどに用いられるパワーデバイスとして、絶縁ゲート型電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）等が使用されている。このような絶縁ゲート型ＦＥＴは、一般に高電圧下で使用され、高耐圧性が要求される（例えば、特許文献１。）。
【０００３】
絶縁ゲート型電界効果トランジスタは、例えば図６に示すように、半導体基体１１１と、ソース電極１１８と、ドレイン電極１１９と、ゲート絶縁膜１２０と、ゲート電極１２１と、を備える。半導体基体１１１は、相対的に不純物濃度の高いＮ＋型のドレイン領域１１２と、ドレイン領域１１２上に設けられ、相対的に不純物濃度の低いＮ型のドレインドリフト領域１１３と、ドレインドリフト領域１１３の表面領域に複数形成されたＰ型のベース領域１１４と、ベース領域１１４の表面領域に形成され、ドレインドリフト領域１１３よりも不純物濃度の高いＮ＋型のソース領域１１５と、を備えている。また、半導体基体１１１の外周縁近傍の表面領域には、Ｐ型半導体領域から構成される環状Ｐ型半導体領域１１６が、複数のベース領域１１４を包囲するように環状に形成されている。さらに、環状Ｐ型半導体領域１１６を包囲するように、ＦＬＲ（フィールドリミッティングリング）１１７が環状に形成されている。ソース電極１１８は、半導体基体１１１の一面上に形成され、ベース領域１１４とソース領域１１５とに電気的に接続されている。ドレイン電極１１９は、半導体基体１１１の他面上に形成され、ドレイン領域１１２と電気的に接続されている。また、ゲート絶縁膜１２０はドレインドリフト領域１１３の上面に形成され、さらにその上方にゲート電極１２１が形成されている。ゲート電極１２１に所定の電圧が印加されると、ソース領域１１５からドレインドリフト領域１１３に電流が流れる。この時、ベース領域１１４の表面領域で、且つソース領域１１５とドレインドリフト領域１１３とに挟まれた部分（チャネル形成領域１２２）にチャネルが形成される。
【０００４】
ベース領域１１４は、図７に示すようにドレインドリフト領域１１３内に島状（アイランド状）に分散して配置されている。複数のベース領域１１４を包囲する環状Ｐ型半導体領域１１６は、半導体基体１１１の周縁部近傍に位置するベース領域１１４の耐圧性を向上するために配置されたものである。つまり、環状Ｐ型半導体領域１１６は、ベース領域１１４とドレインドリフト領域１１３との界面に形成されるＰＮ接合部にＰＮ接合を逆方向バイアスする電圧が印加された際に生じる空乏層を、半導体基体１１１の外周側に形成されたＦＬＲ１１７にまで延伸させて、電界集中を緩和させる役割を持つ。尚、環状Ｐ型半導体領域１１６の一部は半導体基体の中央側まで延伸し、ゲートバスラインの下側に配置されることもある。
【０００５】
【特許文献１】
特開平１１−２０４７８号公報
【０００６】
【発明が解決しようとする課題】
上述のように、複数のベース領域１１４は、環状Ｐ型半導体領域１１６によって包囲されている。図７は、半導体基体１１１の角部ＡＰの近傍を示すものである。半導体基体１１１は、図示のように、島状に分散配置されたベース領域１１４と、環状Ｐ型半導体領域１１６とを有している。隣り合うベース領域１１４同士の間隔は、全てのベース領域１１４で実質的に等しくなっている。また、ベース領域１１４と環状Ｐ型半導体領域１１６とは、ともにＰ型の半導体領域から構成されている。最外周に配置されたベース領域１１４と環状Ｐ型半導体領域１１６との間隔は、隣り合うベース領域１４同士の間隔Ｌａと実質的に等しい。
【０００７】
ところで、環状Ｐ型半導体領域１１６は、半導体基体１１１の辺部に沿って形成された直線部ＬＰと、この直線部ＬＰの間に形成された角部ＡＰとを有している。直線部ＬＰにおいては、環状Ｐ型半導体領域１１６と最外周のベース領域１１４との間隔は、隣り合うベース領域１１４同士の間隔と実質的に等しい。しかし、環状Ｐ型半導体領域１１６の角部ＡＰ（のエッジ部分）と半導体基体１１１の角部ＡＰに最も近い最外周のベース領域１１４との間隔は、隣り合うベース領域１１４同士の間隔Ｌａよりも大きくなってしまう。ベース領域１１４と環状Ｐ型半導体領域１１６とはともにＰ型半導体領域であり、隣り合う同士の間隔が大きい部分が生じると、この部分に電界集中が発生し易い。このため、従来の構造では、高耐圧の特性を持った絶縁ゲート型電界効果トランジスタを安定して得ることができなかった。
【０００８】
本発明は、上記実状に鑑みてなされたものであり、耐圧特性の安定して得られる絶縁ゲート構造を有する半導体素子を実現することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る絶縁ゲート構造を有する半導体素子は、
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された複数の第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、前記第１半導体領域の表面領域に前記複数の第２半導体領域を包囲するように環状に形成された第２導電型の環状半導体領域と、を有する半導体基体と、
前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域に対向するように設けられたゲート電極と、を備えた絶縁ゲート構造を有する半導体素子であって、
前記環状半導体領域と前記第２半導体領域との間隔が、隣接する複数の前記第２半導体領域同士の間隔よりも短いか、又は等しく形成されている、ことを特徴とする。
【００１０】
前記環状半導体領域は、直線状の辺部とその端に形成された角部とを有し、
前記環状半導体領域と前記第２半導体領域との間隔が、前記環状半導体領域の前記辺部と前記角部とにおいて等しいか、又は前記角部において前記辺部よりも短く形成されていてもよい。
【００１１】
前記半導体基体は、
前記第１半導体領域と接触し、前記第２半導体領域と前記環状半導体領域とから離間した、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域、をさらに備えていてもよい。
【００１２】
複数の前記第２半導体領域は、互いの間隔がほぼ等しくなるように離間して形成されていてもよい。
【００１３】
前記半導体基体は、
前記第１半導体領域の表面領域に、前記環状半導体領域を包囲するように環状に形成された第２導電型の第５半導体領域、をさらに備えていてもよい。
【００１４】
前記第５半導体領域は、直線状の辺部とその端に形成された角部とを有しており、
前記第５半導体領域と前記第２半導体領域との間隔が、前記第５半導体領域の前記辺部と前記角部とにおいて等しいか、又は前記角部において前記辺部よりも短く形成されていてもよい。
【００１５】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態に係る絶縁ゲート構造を有する半導体素子１について説明する。
【００１６】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１について説明する。
【００１７】
図１及び図３は、本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１の断面構造を示し、図２は、半導体素子１を形成する半導体基体１１の一主面の領域配置図を示す。図２のＡ−Ａ線での断面が図１に、Ｂ−Ｂ線での断面が図３に対応する。
本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１は、トランジスタであり、半導体基体１１と、ソース電極１８と、ドレイン電極１９と、ゲート絶縁膜２０と、ゲート電極２１と、を備えている。
【００１８】
半導体基体１１は、図１に示すように、相対的に不純物濃度の高いＮ＋型のドレイン領域１２と、ドレイン領域１２上に設けられた相対的に不純物濃度の低いＮ型のドレインドリフト領域１３と、ドレインドリフト領域１３の表面領域に設けられたＰ型のベース領域１４と、ベース領域１４の表面領域に設けられたドレインドリフト領域１３よりも不純物濃度の高いＮ＋型のソース領域１５とを有している。また、半導体基体１１の外周縁近傍には、環状Ｐ型半導体領域１６とＦＬＲ（フィールドリミッティングリング）１７とが、外周縁に沿って環状に形成されている。
【００１９】
ドレイン領域１２は半導体基体１１の下面に露出し、ドレイン電極１９と電気的に接続される。ドレイン領域１２とドレイン電極１９とは低抵抗接触する。
【００２０】
ドレインドリフト領域１３は、その下面がドレイン領域１２と接触し、上面は半導体基体１１の一方の主面ＳＡに露出している。
【００２１】
ベース領域１４は、ドレインドリフト領域１３の表面領域に形成され、半導体基体１１の一方の主面ＳＡに露出して、ソース電極１８と電気的に接続されている。また、ベース領域１４は、図２に示すように、略正方形の平面形状を有している。複数のベース領域１４は、互いに島状に分散して配置され、隣り合うベース領域１４同士の間隔Ｌａは全てのベース領域１４において実質的に等しい。
【００２２】
ソース領域１５は、ベース領域１４内の表面領域に、その外周縁に沿って環状に形成されている。また、ソース領域１５はベース領域１４と同様に、半導体基体１１の一方の主面ＳＡに露出して、ソース電極１８と電気的に接続されている。尚、ソース領域１５及びベース領域１４と、ソース電極１８とは低抵抗接触している。
【００２３】
環状Ｐ型半導体領域１６は、図２に示すように、半導体基体１１の外周縁に沿って形成され、半導体基体１１の辺部に沿って形成された直線部ＬＰと、直線部ＬＰの端に形成された角部ＡＰとを有している。これらの角部ＡＰと直線部ＬＰとは連続して環状を形成し、複数のベース領域１４を包囲している。また、環状Ｐ型半導体領域１６の角部ＡＰ近傍にはテーパ面（傾斜面）が形成されており、環状Ｐ型半導体領域１６の幅は、直線部ＬＰでは一定値をとり、角部ＡＰに近づくにつれて徐々に広がるように形成されている。したがって、環状Ｐ型半導体領域１６と最外周のベース領域１４との間隔は、環状Ｐ型半導体領域１６の角部ＡＰ近傍と角部ＡＰから離間した部分とで異なり、一定になっていない。詳細には、環状Ｐ型半導体領域１６とベース領域１４との間隔は、環状Ｐ型半導体領域１６の直線部ＬＰ（角部ＡＰから離間した部分）では隣り合うベース領域１４同士の間隔Ｌａと実質的に等しく一定であるが、角部ＡＰ近傍では角部ＡＰに近づくにつれて徐々に狭くなっている。環状Ｐ型半導体領域１６の角部ＡＰと、角部ＡＰに最も近い位置に配置されたベース領域１４との間隔Ｌｂは、Ｌａよりも小さな値をとる。
【００２４】
また、図１又は図３に示すように、環状Ｐ型半導体領域１６の上面は半導体基体１１の一方の主面ＳＡに露出し、ソース電極１８と電気的に接続され、低抵抗接触している。したがって、ソース領域１５とベース領域１４と環状Ｐ型半導体領域１６とは、ソース電極１８を介して電気的に接続されていることになる。なお、環状Ｐ型半導体領域１６の全体にソース電極１８を接触させずに、ソース電極１８を環状Ｐ型半導体領域１６に間欠的に接触させても良い。
【００２５】
ＦＬＲ（フィールドリミッティングリング）１７は、Ｐ型半導体領域から構成され、ドレインドリフト領域１３の表面領域に形成されている。また、図２に示すように、ＦＬＲ１７は環状Ｐ型半導体領域１６の外周側に環状に形成されているが、環状Ｐ型半導体領域１６とは異なり、ソース電極１８等には電気的に接続されていない。即ち、ＦＬＲ１７は電気的にフローティングされた状態になっている。
【００２６】
ソース電極１８はアルミニウム等から構成され、図１又は図３に示すように、半導体基体１１の一面上に形成され、ベース領域１４とソース領域１５との双方と電気的に接続している。
【００２７】
ドレイン電極１９は半導体基体１１の他面上に形成され、チタン、ニッケル等から構成されており、ドレイン領域１２と電気的に接続している。
【００２８】
ゲート絶縁膜２０はシリコン酸化膜等から構成され、ドレインドリフト領域１３の上面に配置され、後述するチャネル形成領域２２の上面を被覆するように形成されている。
【００２９】
ゲート電極２１はゲート絶縁膜２０上に形成され、ゲート絶縁膜２０を介して後述するチャネル形成領域２２と対向している。ゲート電極２１は、例えば導電性を付与した多結晶シリコン膜等から形成されている。ゲート電極２１とソース電極１８とは、層間絶縁膜によって電気的に絶縁されている。
【００３０】
ゲート電極２１に閾値電圧（スレッショルド電圧）以上のゲート電圧が印加されると、ドレインドリフト領域１３とソース領域１５とに挟まれたベース領域１４の表面領域（チャネル形成領域２２）にチャネルが形成され、ソース領域１５からドレインドリフト領域１３に電流が流れる。
【００３１】
チャネル形成領域２２は、上述したように、ドレインドリフト領域１３とソース領域１５とに挟まれたベース領域１４の表面領域に形成されている。チャネル形成領域２２の上面はゲート絶縁膜２０によって被覆されており、ゲート絶縁膜２０を介してゲート電極２１と対向している。
【００３２】
次に、本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１の製造方法について、図４を参照して説明する。
【００３３】
まず、ドレイン領域１２を構成する、相対的に不純物濃度の高いＮ＋型の半導体基板２３を用意する。半導体基板２３の上に、ドレインドリフト領域１３を構成する、相対的に不純物濃度の低いＮ型半導体層２４を、エピタキシャル成長法により形成する。次いで、Ｎ型半導体層２４の上面に熱処理を施して、図４（ａ）に示すように、薄い絶縁膜（シリコン酸化膜）２５を形成する。
【００３４】
次に、絶縁膜２５の上面に化学気相成長法によりポリシリコン膜を形成する。形成したポリシリコン膜に不純物を導入して、導電性を付与する。その後、フォトリソグラフィ技術を用いて、ポリシリコン膜を所定のパターンにエッチングし、図４（ｂ）に示すように、ゲート電極２１を形成する。
【００３５】
続いて、隣接するゲート電極２１の間の絶縁膜２５を介してＮ型半導体層２４の表面領域に、Ｐ型不純物と、Ｎ型不純物と、を順次イオン注入して、拡散する。これにより、図４（ｃ）に示すように、Ｎ型半導体層２４の表面領域にＰ型のベース領域１４が形成され、次いで、形成されたベース領域１４の表面領域にＮ＋型のソース領域１５が形成される。また、半導体基板２３の外周縁近傍を外周縁に沿って環状にパターニングし、Ｐ型不純物をイオン注入して、拡散する。その際、環状のパターン領域が直線部ＬＰと角部ＡＰとを有し、直線部ＬＰから角部ＡＰに向かうにつれて幅広になる形状を持つように、パターニングをおこなう。これにより、環状Ｐ型半導体領域１６とＦＬＲ１７とが形成される。
【００３６】
続いて、ベース領域１４、ポリシリコン膜等を覆うように、層間絶縁膜（シリコン酸化膜）を形成する。さらに、層間絶縁膜および絶縁膜２５を、フォトリソグラフィ技術によりエッチングして、ベース領域１４及びソース領域１５を底部とする開口２６を形成する。
【００３７】
続いて、開口２６を埋めるようにスパッタリング等によりアルミニウム等から構成される導体層（ソース電極１８）を形成する。さらに、ドレイン領域１２に接続するチタン、ニッケル等から構成される導体層（ドレイン電極１９）を形成する。以上で、図４（ｄ）に示すように、本実施の形態に係る絶縁ゲート構造を有する半導体素子１が形成される。
【００３８】
以上説明したように、本発明の第１の実施の形態に係る半導体素子１によれば、環状Ｐ型半導体領域１６の角部ＡＰの内側にテーパ面（傾斜面）が形成されており、角部ＡＰ近傍における最外周のベース領域１４と環状Ｐ型半導体領域１６との間隔が、直線部における最外周のベース領域１４と環状Ｐ型半導体領域１６との間隔よりも短い。また、隣り合うベース領域１４同士の間隔はほぼ等しく、直線部における環状Ｐ型半導体領域１６と最外周のベース領域１４との間隔もこれに等しい。したがって、半導体素子１の全体として、隣り合うＰ型半導体領域（ベース領域１４及び環状Ｐ型半導体領域１６）の間隔が部分的に長くなる箇所が存在しないため、電界集中が発生しない。このため、従来の絶縁ゲート型電界効果トランジスタと比較して、高耐圧のトランジスタを安定して得ることができる。
【００３９】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る絶縁ゲート型電界効果トランジスタについて説明する。
【００４０】
本実施の形態に係る絶縁ゲート構造を有する半導体素子１は、トランジスタであり、半導体基体１１と、ソース電極１８と、ドレイン電極１９と、ゲート絶縁膜２０と、ゲート電極２１と、を備えている。半導体基体１１は、ドレイン領域１２と、ドレインドリフト領域１３と、ベース領域１４と、ソース領域１５と、を有している。また、半導体基体１１の外周縁近傍には、環状Ｐ型半導体領域１６とＦＬＲ１７とが、外周縁に沿って環状に形成されている。
本実施の形態に係る絶縁ゲート構造を有する半導体素子１が、上述の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１と相違する点は、図５に示すように、環状Ｐ型半導体領域３６の内側部分が、傾斜面を持つのではなく、階段状に形成されていることである。
【００４１】
したがって、本実施の形態に係る絶縁ゲート構造を有する半導体素子１も、第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１と同様に、環状Ｐ型半導体領域３６とベース領域１４との間隔は、一定になっていない。環状Ｐ型半導体領域３６とベース領域１４との間隔は、直線部ＬＰ（角部ＡＰから離間した部分）では一定値（＝Ｌａ）をとり、角部ＡＰ近傍では角部ＡＰに近づくにつれて段々と短くなる。環状Ｐ型半導体領域３６の角部ＡＰと角部ＡＰに最も近いベース領域１４との間隔Ｌｂは、Ｌａよりも小さな値となる。
【００４２】
本実施の形態に係る絶縁ゲート型電界効果トランジスタにおいても、第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１と同様、隣り合うＰ型半導体領域の間隔が部分的に長くなる箇所が存在しないことから、電界集中の発生を抑える効果が得られる。したがって、従来の絶縁ゲート型電界効果トランジスタと比較して、高耐圧のトランジスタを安定して得ることができる。
【００４３】
なお、本発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。
【００４４】
上記実施の形態では、絶縁ゲート型電界効果トランジスタを例として説明した。しかし、本発明は、これに限らず、他の半導体素子、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用することができる。この場合、ドレイン領域１２を構成するＮ＋型半導体領域をＰ型の半導体領域に変えればよい。
【００４５】
上記実施の形態では、ベース領域１４の平面形状を正四角形としたが、形状はこれに限定されず、例えば、円形又は六角形などであってもよい。
【００４６】
上記実施の形態では、環状Ｐ型半導体領域１６（又は３６）が角部ＡＰ近傍に傾斜面や階段状の形状を持つものとしたが、環状Ｐ型半導体領域１６（又は３６）だけでなく、ＦＬＲ１７が同様の形状を持つように形成してもよい。
【００４７】
上記実施の形態では、角部ＡＰにおける環状Ｐ型半導体領域１６（又は３６）とベース領域１４との間隔Ｌｂがベース領域１４同士の間隔Ｌａよりも短いとした。しかし、ＬｂはＬａよりも長くなければよく、ＬａとＬｂとがちょうど等しくなるように、環状Ｐ型半導体領域１６（又は３６）を形成してもよい。
【００４８】
また、上記実施の形態では、エピタキシャル成長法を用いてＮ＋型の半導体基板２３上にＮ型半導体層２４を形成したが、これに限定されず、例えばＮ＋型の半導体基板２３にＰ型不純物を導入することによって、Ｎ型半導体層２４を形成してもよい。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、耐圧特性の安定した、高耐圧の絶縁ゲート構造を有する半導体素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子の角部から離間した部分における模式的な断面図である。
【図２】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子を構成する、半導体基体の一主面の領域配置図である。
【図３】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子の、角部近傍における模式的な断面図である。
【図４】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子の、製造方法を説明するための図である。
【図５】本発明の第２の実施の形態に係る絶縁ゲート構造を有する半導体素子を構成する、半導体基体の平面構造図である。
【図６】従来の絶縁ゲート構造を有する半導体素子の模式的な断面図である。
【図７】従来の絶縁ゲート構造を有する半導体素子を構成する、半導体基体の平面構造図である。
【符号の説明】
１１ 半導体基体
１２ ドレイン領域
１３ ドレインドリフト領域
１４ ベース領域
１５ ソース領域
１６ 環状Ｐ型半導体領域
１７ ＦＬＲ
１８ ソース電極
１９ ドレイン電極
２０ ゲート絶縁膜
２１ ゲート電極
２２ チャネル形成領域
２３ 半導体基板
２４ Ｎ型半導体層
２５ 絶縁膜
２６ 開口
３６ 環状Ｐ型半導体領域
１１１ 半導体基体
１１２ ドレイン領域
１１３ ドレインドリフト領域
１１４ ベース領域
１１５ ソース領域
１１６ 環状Ｐ型半導体領域
１１７ ＦＬＲ
１１８ ソース電極
１１９ ドレイン電極
１２０ ゲート絶縁膜
１２１ ゲート電極
１２２ チャネル形成領域
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する半導体素子に関し、特に耐圧特性の安定した絶縁ゲート構造を有する半導体素子に関する。
【０００２】
【従来の技術】
産業用パワースイッチなどに用いられるパワーデバイスとして、絶縁ゲート型電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）等が使用されている。このような絶縁ゲート型ＦＥＴは、一般に高電圧下で使用され、高耐圧性が要求される（例えば、特許文献１。）。
【０００３】
絶縁ゲート型電界効果トランジスタは、例えば図６に示すように、半導体基体１１１と、ソース電極１１８と、ドレイン電極１１９と、ゲート絶縁膜１２０と、ゲート電極１２１と、を備える。半導体基体１１１は、相対的に不純物濃度の高いＮ＋型のドレイン領域１１２と、ドレイン領域１１２上に設けられ、相対的に不純物濃度の低いＮ型のドレインドリフト領域１１３と、ドレインドリフト領域１１３の表面領域に複数形成されたＰ型のベース領域１１４と、ベース領域１１４の表面領域に形成され、ドレインドリフト領域１１３よりも不純物濃度の高いＮ＋型のソース領域１１５と、を備えている。また、半導体基体１１１の外周縁近傍の表面領域には、Ｐ型半導体領域から構成される環状Ｐ型半導体領域１１６が、複数のベース領域１１４を包囲するように環状に形成されている。さらに、環状Ｐ型半導体領域１１６を包囲するように、ＦＬＲ（フィールドリミッティングリング）１１７が環状に形成されている。ソース電極１１８は、半導体基体１１１の一面上に形成され、ベース領域１１４とソース領域１１５とに電気的に接続されている。ドレイン電極１１９は、半導体基体１１１の他面上に形成され、ドレイン領域１１２と電気的に接続されている。また、ゲート絶縁膜１２０はドレインドリフト領域１１３の上面に形成され、さらにその上方にゲート電極１２１が形成されている。ゲート電極１２１に所定の電圧が印加されると、ソース領域１１５からドレインドリフト領域１１３に電流が流れる。この時、ベース領域１１４の表面領域で、且つソース領域１１５とドレインドリフト領域１１３とに挟まれた部分（チャネル形成領域１２２）にチャネルが形成される。
【０００４】
ベース領域１１４は、図７に示すようにドレインドリフト領域１１３内に島状（アイランド状）に分散して配置されている。複数のベース領域１１４を包囲する環状Ｐ型半導体領域１１６は、半導体基体１１１の周縁部近傍に位置するベース領域１１４の耐圧性を向上するために配置されたものである。つまり、環状Ｐ型半導体領域１１６は、ベース領域１１４とドレインドリフト領域１１３との界面に形成されるＰＮ接合部にＰＮ接合を逆方向バイアスする電圧が印加された際に生じる空乏層を、半導体基体１１１の外周側に形成されたＦＬＲ１１７にまで延伸させて、電界集中を緩和させる役割を持つ。尚、環状Ｐ型半導体領域１１６の一部は半導体基体の中央側まで延伸し、ゲートバスラインの下側に配置されることもある。
【０００５】
【特許文献１】
特開平１１−２０４７８号公報
【０００６】
【発明が解決しようとする課題】
上述のように、複数のベース領域１１４は、環状Ｐ型半導体領域１１６によって包囲されている。図７は、半導体基体１１１の角部ＡＰの近傍を示すものである。半導体基体１１１は、図示のように、島状に分散配置されたベース領域１１４と、環状Ｐ型半導体領域１１６とを有している。隣り合うベース領域１１４同士の間隔は、全てのベース領域１１４で実質的に等しくなっている。また、ベース領域１１４と環状Ｐ型半導体領域１１６とは、ともにＰ型の半導体領域から構成されている。最外周に配置されたベース領域１１４と環状Ｐ型半導体領域１１６との間隔は、隣り合うベース領域１４同士の間隔Ｌａと実質的に等しい。
【０００７】
ところで、環状Ｐ型半導体領域１１６は、半導体基体１１１の辺部に沿って形成された直線部ＬＰと、この直線部ＬＰの間に形成された角部ＡＰとを有している。直線部ＬＰにおいては、環状Ｐ型半導体領域１１６と最外周のベース領域１１４との間隔は、隣り合うベース領域１１４同士の間隔と実質的に等しい。しかし、環状Ｐ型半導体領域１１６の角部ＡＰ（のエッジ部分）と半導体基体１１１の角部ＡＰに最も近い最外周のベース領域１１４との間隔は、隣り合うベース領域１１４同士の間隔Ｌａよりも大きくなってしまう。ベース領域１１４と環状Ｐ型半導体領域１１６とはともにＰ型半導体領域であり、隣り合う同士の間隔が大きい部分が生じると、この部分に電界集中が発生し易い。このため、従来の構造では、高耐圧の特性を持った絶縁ゲート型電界効果トランジスタを安定して得ることができなかった。
【０００８】
本発明は、上記実状に鑑みてなされたものであり、耐圧特性の安定して得られる絶縁ゲート構造を有する半導体素子を実現することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る絶縁ゲート構造を有する半導体素子は、
第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された複数の第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、前記第１半導体領域の表面領域に前記複数の第２半導体領域を包囲するように環状に形成された第２導電型の環状半導体領域と、を有する半導体基体と、
前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域に対向するように設けられたゲート電極と、を備えた絶縁ゲート構造を有する半導体素子であって、
前記環状半導体領域と前記第２半導体領域との間隔が、隣接する複数の前記第２半導体領域同士の間隔よりも短いか、又は等しく形成されている、ことを特徴とする。
【００１０】
前記環状半導体領域は、直線状の辺部とその端に形成された角部とを有し、
前記環状半導体領域と前記第２半導体領域との間隔が、前記環状半導体領域の前記辺部と前記角部とにおいて等しいか、又は前記角部において前記辺部よりも短く形成されていてもよい。
【００１１】
前記半導体基体は、
前記第１半導体領域と接触し、前記第２半導体領域と前記環状半導体領域とから離間した、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域、をさらに備えていてもよい。
【００１２】
複数の前記第２半導体領域は、互いの間隔がほぼ等しくなるように離間して形成されていてもよい。
【００１３】
前記半導体基体は、
前記第１半導体領域の表面領域に、前記環状半導体領域を包囲するように環状に形成された第２導電型の第５半導体領域、をさらに備えていてもよい。
【００１４】
前記第５半導体領域は、直線状の辺部とその端に形成された角部とを有しており、
前記第５半導体領域と前記第２半導体領域との間隔が、前記第５半導体領域の前記辺部と前記角部とにおいて等しいか、又は前記角部において前記辺部よりも短く形成されていてもよい。
【００１５】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態に係る絶縁ゲート構造を有する半導体素子１について説明する。
【００１６】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１について説明する。
【００１７】
図１及び図３は、本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１の断面構造を示し、図２は、半導体素子１を形成する半導体基体１１の一主面の領域配置図を示す。図２のＡ−Ａ線での断面が図１に、Ｂ−Ｂ線での断面が図３に対応する。
本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１は、トランジスタであり、半導体基体１１と、ソース電極１８と、ドレイン電極１９と、ゲート絶縁膜２０と、ゲート電極２１と、を備えている。
【００１８】
半導体基体１１は、図１に示すように、相対的に不純物濃度の高いＮ＋型のドレイン領域１２と、ドレイン領域１２上に設けられた相対的に不純物濃度の低いＮ型のドレインドリフト領域１３と、ドレインドリフト領域１３の表面領域に設けられたＰ型のベース領域１４と、ベース領域１４の表面領域に設けられたドレインドリフト領域１３よりも不純物濃度の高いＮ＋型のソース領域１５とを有している。また、半導体基体１１の外周縁近傍には、環状Ｐ型半導体領域１６とＦＬＲ（フィールドリミッティングリング）１７とが、外周縁に沿って環状に形成されている。
【００１９】
ドレイン領域１２は半導体基体１１の下面に露出し、ドレイン電極１９と電気的に接続される。ドレイン領域１２とドレイン電極１９とは低抵抗接触する。
【００２０】
ドレインドリフト領域１３は、その下面がドレイン領域１２と接触し、上面は半導体基体１１の一方の主面ＳＡに露出している。
【００２１】
ベース領域１４は、ドレインドリフト領域１３の表面領域に形成され、半導体基体１１の一方の主面ＳＡに露出して、ソース電極１８と電気的に接続されている。また、ベース領域１４は、図２に示すように、略正方形の平面形状を有している。複数のベース領域１４は、互いに島状に分散して配置され、隣り合うベース領域１４同士の間隔Ｌａは全てのベース領域１４において実質的に等しい。
【００２２】
ソース領域１５は、ベース領域１４内の表面領域に、その外周縁に沿って環状に形成されている。また、ソース領域１５はベース領域１４と同様に、半導体基体１１の一方の主面ＳＡに露出して、ソース電極１８と電気的に接続されている。尚、ソース領域１５及びベース領域１４と、ソース電極１８とは低抵抗接触している。
【００２３】
環状Ｐ型半導体領域１６は、図２に示すように、半導体基体１１の外周縁に沿って形成され、半導体基体１１の辺部に沿って形成された直線部ＬＰと、直線部ＬＰの端に形成された角部ＡＰとを有している。これらの角部ＡＰと直線部ＬＰとは連続して環状を形成し、複数のベース領域１４を包囲している。また、環状Ｐ型半導体領域１６の角部ＡＰ近傍にはテーパ面（傾斜面）が形成されており、環状Ｐ型半導体領域１６の幅は、直線部ＬＰでは一定値をとり、角部ＡＰに近づくにつれて徐々に広がるように形成されている。したがって、環状Ｐ型半導体領域１６と最外周のベース領域１４との間隔は、環状Ｐ型半導体領域１６の角部ＡＰ近傍と角部ＡＰから離間した部分とで異なり、一定になっていない。詳細には、環状Ｐ型半導体領域１６とベース領域１４との間隔は、環状Ｐ型半導体領域１６の直線部ＬＰ（角部ＡＰから離間した部分）では隣り合うベース領域１４同士の間隔Ｌａと実質的に等しく一定であるが、角部ＡＰ近傍では角部ＡＰに近づくにつれて徐々に狭くなっている。環状Ｐ型半導体領域１６の角部ＡＰと、角部ＡＰに最も近い位置に配置されたベース領域１４との間隔Ｌｂは、Ｌａよりも小さな値をとる。
【００２４】
また、図１又は図３に示すように、環状Ｐ型半導体領域１６の上面は半導体基体１１の一方の主面ＳＡに露出し、ソース電極１８と電気的に接続され、低抵抗接触している。したがって、ソース領域１５とベース領域１４と環状Ｐ型半導体領域１６とは、ソース電極１８を介して電気的に接続されていることになる。なお、環状Ｐ型半導体領域１６の全体にソース電極１８を接触させずに、ソース電極１８を環状Ｐ型半導体領域１６に間欠的に接触させても良い。
【００２５】
ＦＬＲ（フィールドリミッティングリング）１７は、Ｐ型半導体領域から構成され、ドレインドリフト領域１３の表面領域に形成されている。また、図２に示すように、ＦＬＲ１７は環状Ｐ型半導体領域１６の外周側に環状に形成されているが、環状Ｐ型半導体領域１６とは異なり、ソース電極１８等には電気的に接続されていない。即ち、ＦＬＲ１７は電気的にフローティングされた状態になっている。
【００２６】
ソース電極１８はアルミニウム等から構成され、図１又は図３に示すように、半導体基体１１の一面上に形成され、ベース領域１４とソース領域１５との双方と電気的に接続している。
【００２７】
ドレイン電極１９は半導体基体１１の他面上に形成され、チタン、ニッケル等から構成されており、ドレイン領域１２と電気的に接続している。
【００２８】
ゲート絶縁膜２０はシリコン酸化膜等から構成され、ドレインドリフト領域１３の上面に配置され、後述するチャネル形成領域２２の上面を被覆するように形成されている。
【００２９】
ゲート電極２１はゲート絶縁膜２０上に形成され、ゲート絶縁膜２０を介して後述するチャネル形成領域２２と対向している。ゲート電極２１は、例えば導電性を付与した多結晶シリコン膜等から形成されている。ゲート電極２１とソース電極１８とは、層間絶縁膜によって電気的に絶縁されている。
【００３０】
ゲート電極２１に閾値電圧（スレッショルド電圧）以上のゲート電圧が印加されると、ドレインドリフト領域１３とソース領域１５とに挟まれたベース領域１４の表面領域（チャネル形成領域２２）にチャネルが形成され、ソース領域１５からドレインドリフト領域１３に電流が流れる。
【００３１】
チャネル形成領域２２は、上述したように、ドレインドリフト領域１３とソース領域１５とに挟まれたベース領域１４の表面領域に形成されている。チャネル形成領域２２の上面はゲート絶縁膜２０によって被覆されており、ゲート絶縁膜２０を介してゲート電極２１と対向している。
【００３２】
次に、本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１の製造方法について、図４を参照して説明する。
【００３３】
まず、ドレイン領域１２を構成する、相対的に不純物濃度の高いＮ＋型の半導体基板２３を用意する。半導体基板２３の上に、ドレインドリフト領域１３を構成する、相対的に不純物濃度の低いＮ型半導体層２４を、エピタキシャル成長法により形成する。次いで、Ｎ型半導体層２４の上面に熱処理を施して、図４（ａ）に示すように、薄い絶縁膜（シリコン酸化膜）２５を形成する。
【００３４】
次に、絶縁膜２５の上面に化学気相成長法によりポリシリコン膜を形成する。形成したポリシリコン膜に不純物を導入して、導電性を付与する。その後、フォトリソグラフィ技術を用いて、ポリシリコン膜を所定のパターンにエッチングし、図４（ｂ）に示すように、ゲート電極２１を形成する。
【００３５】
続いて、隣接するゲート電極２１の間の絶縁膜２５を介してＮ型半導体層２４の表面領域に、Ｐ型不純物と、Ｎ型不純物と、を順次イオン注入して、拡散する。これにより、図４（ｃ）に示すように、Ｎ型半導体層２４の表面領域にＰ型のベース領域１４が形成され、次いで、形成されたベース領域１４の表面領域にＮ＋型のソース領域１５が形成される。また、半導体基板２３の外周縁近傍を外周縁に沿って環状にパターニングし、Ｐ型不純物をイオン注入して、拡散する。その際、環状のパターン領域が直線部ＬＰと角部ＡＰとを有し、直線部ＬＰから角部ＡＰに向かうにつれて幅広になる形状を持つように、パターニングをおこなう。これにより、環状Ｐ型半導体領域１６とＦＬＲ１７とが形成される。
【００３６】
続いて、ベース領域１４、ポリシリコン膜等を覆うように、層間絶縁膜（シリコン酸化膜）を形成する。さらに、層間絶縁膜および絶縁膜２５を、フォトリソグラフィ技術によりエッチングして、ベース領域１４及びソース領域１５を底部とする開口２６を形成する。
【００３７】
続いて、開口２６を埋めるようにスパッタリング等によりアルミニウム等から構成される導体層（ソース電極１８）を形成する。さらに、ドレイン領域１２に接続するチタン、ニッケル等から構成される導体層（ドレイン電極１９）を形成する。以上で、図４（ｄ）に示すように、本実施の形態に係る絶縁ゲート構造を有する半導体素子１が形成される。
【００３８】
以上説明したように、本発明の第１の実施の形態に係る半導体素子１によれば、環状Ｐ型半導体領域１６の角部ＡＰの内側にテーパ面（傾斜面）が形成されており、角部ＡＰ近傍における最外周のベース領域１４と環状Ｐ型半導体領域１６との間隔が、直線部における最外周のベース領域１４と環状Ｐ型半導体領域１６との間隔よりも短い。また、隣り合うベース領域１４同士の間隔はほぼ等しく、直線部における環状Ｐ型半導体領域１６と最外周のベース領域１４との間隔もこれに等しい。したがって、半導体素子１の全体として、隣り合うＰ型半導体領域（ベース領域１４及び環状Ｐ型半導体領域１６）の間隔が部分的に長くなる箇所が存在しないため、電界集中が発生しない。このため、従来の絶縁ゲート型電界効果トランジスタと比較して、高耐圧のトランジスタを安定して得ることができる。
【００３９】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る絶縁ゲート型電界効果トランジスタについて説明する。
【００４０】
本実施の形態に係る絶縁ゲート構造を有する半導体素子１は、トランジスタであり、半導体基体１１と、ソース電極１８と、ドレイン電極１９と、ゲート絶縁膜２０と、ゲート電極２１と、を備えている。半導体基体１１は、ドレイン領域１２と、ドレインドリフト領域１３と、ベース領域１４と、ソース領域１５と、を有している。また、半導体基体１１の外周縁近傍には、環状Ｐ型半導体領域１６とＦＬＲ１７とが、外周縁に沿って環状に形成されている。
本実施の形態に係る絶縁ゲート構造を有する半導体素子１が、上述の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１と相違する点は、図５に示すように、環状Ｐ型半導体領域３６の内側部分が、傾斜面を持つのではなく、階段状に形成されていることである。
【００４１】
したがって、本実施の形態に係る絶縁ゲート構造を有する半導体素子１も、第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１と同様に、環状Ｐ型半導体領域３６とベース領域１４との間隔は、一定になっていない。環状Ｐ型半導体領域３６とベース領域１４との間隔は、直線部ＬＰ（角部ＡＰから離間した部分）では一定値（＝Ｌａ）をとり、角部ＡＰ近傍では角部ＡＰに近づくにつれて段々と短くなる。環状Ｐ型半導体領域３６の角部ＡＰと角部ＡＰに最も近いベース領域１４との間隔Ｌｂは、Ｌａよりも小さな値となる。
【００４２】
本実施の形態に係る絶縁ゲート型電界効果トランジスタにおいても、第１の実施の形態に係る絶縁ゲート構造を有する半導体素子１と同様、隣り合うＰ型半導体領域の間隔が部分的に長くなる箇所が存在しないことから、電界集中の発生を抑える効果が得られる。したがって、従来の絶縁ゲート型電界効果トランジスタと比較して、高耐圧のトランジスタを安定して得ることができる。
【００４３】
なお、本発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。
【００４４】
上記実施の形態では、絶縁ゲート型電界効果トランジスタを例として説明した。しかし、本発明は、これに限らず、他の半導体素子、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用することができる。この場合、ドレイン領域１２を構成するＮ＋型半導体領域をＰ型の半導体領域に変えればよい。
【００４５】
上記実施の形態では、ベース領域１４の平面形状を正四角形としたが、形状はこれに限定されず、例えば、円形又は六角形などであってもよい。
【００４６】
上記実施の形態では、環状Ｐ型半導体領域１６（又は３６）が角部ＡＰ近傍に傾斜面や階段状の形状を持つものとしたが、環状Ｐ型半導体領域１６（又は３６）だけでなく、ＦＬＲ１７が同様の形状を持つように形成してもよい。
【００４７】
上記実施の形態では、角部ＡＰにおける環状Ｐ型半導体領域１６（又は３６）とベース領域１４との間隔Ｌｂがベース領域１４同士の間隔Ｌａよりも短いとした。しかし、ＬｂはＬａよりも長くなければよく、ＬａとＬｂとがちょうど等しくなるように、環状Ｐ型半導体領域１６（又は３６）を形成してもよい。
【００４８】
また、上記実施の形態では、エピタキシャル成長法を用いてＮ＋型の半導体基板２３上にＮ型半導体層２４を形成したが、これに限定されず、例えばＮ＋型の半導体基板２３にＰ型不純物を導入することによって、Ｎ型半導体層２４を形成してもよい。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、耐圧特性の安定した、高耐圧の絶縁ゲート構造を有する半導体素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子の角部から離間した部分における模式的な断面図である。
【図２】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子を構成する、半導体基体の一主面の領域配置図である。
【図３】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子の、角部近傍における模式的な断面図である。
【図４】本発明の第１の実施の形態に係る絶縁ゲート構造を有する半導体素子の、製造方法を説明するための図である。
【図５】本発明の第２の実施の形態に係る絶縁ゲート構造を有する半導体素子を構成する、半導体基体の平面構造図である。
【図６】従来の絶縁ゲート構造を有する半導体素子の模式的な断面図である。
【図７】従来の絶縁ゲート構造を有する半導体素子を構成する、半導体基体の平面構造図である。
【符号の説明】
１１ 半導体基体
１２ ドレイン領域
１３ ドレインドリフト領域
１４ ベース領域
１５ ソース領域
１６ 環状Ｐ型半導体領域
１７ ＦＬＲ
１８ ソース電極
１９ ドレイン電極
２０ ゲート絶縁膜
２１ ゲート電極
２２ チャネル形成領域
２３ 半導体基板
２４ Ｎ型半導体層
２５ 絶縁膜
２６ 開口
３６ 環状Ｐ型半導体領域
１１１ 半導体基体
１１２ ドレイン領域
１１３ ドレインドリフト領域
１１４ ベース領域
１１５ ソース領域
１１６ 環状Ｐ型半導体領域
１１７ ＦＬＲ
１１８ ソース電極
１１９ ドレイン電極
１２０ ゲート絶縁膜
１２１ ゲート電極
１２２ チャネル形成領域
Claims (6)
- 第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された複数の第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、前記第１半導体領域の表面領域に前記複数の第２半導体領域を包囲するように環状に形成された第２導電型の環状半導体領域と、を有する半導体基体と、
前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域に対向するように設けられたゲート電極と、を備えた絶縁ゲート構造を有する半導体素子であって、
前記環状半導体領域と前記第２半導体領域との間隔が、隣接する複数の前記第２半導体領域同士の間隔よりも短いか、又は等しく形成されている、ことを特徴とする絶縁ゲート構造を有する半導体素子。 - 前記環状半導体領域は、直線状の辺部とその端に形成された角部とを有しており、
前記環状半導体領域と前記第２半導体領域との間隔が、前記環状半導体領域の前記辺部と前記角部とにおいて等しいか、又は前記角部において前記辺部よりも短く形成されている、ことを特徴とする請求項１に記載の絶縁ゲート構造を有する半導体素子。 - 前記半導体基体は、
前記第１半導体領域と接触し、前記第２半導体領域と前記環状半導体領域とから離間した、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域、をさらに備える、ことを特徴とする請求項１又は２に記載の絶縁ゲート構造を有する半導体素子。 - 複数の前記第２半導体領域は、互いの間隔がほぼ等しくなるように離間して形成されている、ことを特徴とする請求項１、２又は３に記載の絶縁ゲート構造を有する半導体素子。
- 前記半導体基体は、
前記第１半導体領域の表面領域に、前記環状半導体領域を包囲するように環状に形成された第２導電型の第５半導体領域、をさらに備える、ことを特徴とする請求項１乃至４に記載の絶縁ゲート構造を有する半導体素子。 - 前記第５半導体領域は、直線状の辺部とその端に形成された角部とを有しており、
前記第５半導体領域と前記第２半導体領域との間隔が、前記第５半導体領域の前記辺部と前記角部とにおいて等しいか、又は前記角部において前記辺部よりも短く形成されている、ことを特徴とする請求項５に記載の絶縁ゲート構造を有する半導体素子。
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Citations (4)
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| JPH07249765A (ja) * | 1994-03-10 | 1995-09-26 | Nippondenso Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JP2002231944A (ja) * | 2001-01-31 | 2002-08-16 | Sanken Electric Co Ltd | 電力用半導体装置 |
-
2003
- 2003-06-06 JP JP2003162950A patent/JP2004363501A/ja active Pending
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