JPH0528781Y2 - - Google Patents
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- Publication number
- JPH0528781Y2 JPH0528781Y2 JP1986092974U JP9297486U JPH0528781Y2 JP H0528781 Y2 JPH0528781 Y2 JP H0528781Y2 JP 1986092974 U JP1986092974 U JP 1986092974U JP 9297486 U JP9297486 U JP 9297486U JP H0528781 Y2 JPH0528781 Y2 JP H0528781Y2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- section
- gto
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000000926 separation method Methods 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Thyristors (AREA)
Description
【考案の詳細な説明】
Ａ 産業上の利用分野
本考案は補助ゲートターンオフサイリスタ部に
よりゲート電流を増幅して主ゲートターンオフサ
イリスタ部に与えるゲートターンオフサイリスタ
（以下「GTO」という。）に関するものである。
よりゲート電流を増幅して主ゲートターンオフサ
イリスタ部に与えるゲートターンオフサイリスタ
（以下「GTO」という。）に関するものである。
Ｂ 考案の概要
本考案は、アノード側のエミツタ層及びベース
層を共有して一体的に設けられた主GTO部及び
補助GTO部よりなるGTOにおいて、 主GTO部の埋込みゲート層と補助GTO部の埋
込みゲート層との間にｎ形半導体の分離層を設
け、P2層における前記分離層の直下の部分を、
主GTO部及び補助GTO部を分離するための抵抗
層とすることによつて、 GTOの面積利用率を向上するようにしたもの
である。
層を共有して一体的に設けられた主GTO部及び
補助GTO部よりなるGTOにおいて、 主GTO部の埋込みゲート層と補助GTO部の埋
込みゲート層との間にｎ形半導体の分離層を設
け、P2層における前記分離層の直下の部分を、
主GTO部及び補助GTO部を分離するための抵抗
層とすることによつて、 GTOの面積利用率を向上するようにしたもの
である。
Ｃ 従来の技術
一般にサイリスタ等では、そのゲートオン電流
を増幅する領域を設けることによつて、小さなゲ
ートオン電流で点弧させると共にターンオン特性
を著しく改善している。
を増幅する領域を設けることによつて、小さなゲ
ートオン電流で点弧させると共にターンオン特性
を著しく改善している。
一方自己消弧形素子であるGTOでは、ターン
オン特性とターンオフ特性とはトレードオフの関
係にあり、サイリスタに比べゲート点弧電流が大
きく、ターンオン特性がある。このため例えば第
５図に示すようにターンオン特性の優れた補助
GTO１1を用い、これにより主GTO１2のゲート
オン電流を増幅してトレードオフを改善するよう
にしている。このようなGTOは増幅ゲート形
GTOとよばれ、第６図に示すように補助GTO部
２及び主GTO部３がエミツタ層であるｐ形半導
体のP1層とベース層であるｎ形半導体のN1層及
びｐ形半導体のP2層とを共有して、一体的に設
けられて構成されている。第６図中P2 -はｐ形半
導体のエピタキシヤル層、N2層及びN3層は夫々
補助GTO部２及び主GTO部３のエミツタ層をな
すｎ形半導体層である。P6 +層、P3 +層は夫々補
助GTO部２のゲート層及び埋込みゲート層をな
すｐ形半導体層、P5 +層、P4 +層は夫々主GTO部
３のゲート層及び埋込みゲート層をなすｐ形半導
体層である。４，５は夫々補助GTO部２のゲー
ト電極及びカソード電極、６，７は夫々主GTO
部３のゲート電極及びカソード電極である。第５
図、第６図中Ｇ，Ａ，Ｋは夫々ゲート端子、アノ
ード端子、カソード端子である。また補助GTO
部２の電極４，５間には、逆バイアス印加用素子
としてのツエナダイオード８とゲートオン電流検
出防止用素子としてのダイオード９とが接続され
ている。P3 +層及びP4 +層間のP2層は分離用抵抗
層R1をなすものであり、これによつて補助GTO
部２と主GTO部３とが分離される。
オン特性とターンオフ特性とはトレードオフの関
係にあり、サイリスタに比べゲート点弧電流が大
きく、ターンオン特性がある。このため例えば第
５図に示すようにターンオン特性の優れた補助
GTO１1を用い、これにより主GTO１2のゲート
オン電流を増幅してトレードオフを改善するよう
にしている。このようなGTOは増幅ゲート形
GTOとよばれ、第６図に示すように補助GTO部
２及び主GTO部３がエミツタ層であるｐ形半導
体のP1層とベース層であるｎ形半導体のN1層及
びｐ形半導体のP2層とを共有して、一体的に設
けられて構成されている。第６図中P2 -はｐ形半
導体のエピタキシヤル層、N2層及びN3層は夫々
補助GTO部２及び主GTO部３のエミツタ層をな
すｎ形半導体層である。P6 +層、P3 +層は夫々補
助GTO部２のゲート層及び埋込みゲート層をな
すｐ形半導体層、P5 +層、P4 +層は夫々主GTO部
３のゲート層及び埋込みゲート層をなすｐ形半導
体層である。４，５は夫々補助GTO部２のゲー
ト電極及びカソード電極、６，７は夫々主GTO
部３のゲート電極及びカソード電極である。第５
図、第６図中Ｇ，Ａ，Ｋは夫々ゲート端子、アノ
ード端子、カソード端子である。また補助GTO
部２の電極４，５間には、逆バイアス印加用素子
としてのツエナダイオード８とゲートオン電流検
出防止用素子としてのダイオード９とが接続され
ている。P3 +層及びP4 +層間のP2層は分離用抵抗
層R1をなすものであり、これによつて補助GTO
部２と主GTO部３とが分離される。
このような構造のGTOについてターンオフす
る場合には、ゲート端子Ｇ及びカソード端子Ｋ間
に順方向電圧を印加することにより、ゲート電流
をゲート電極４→P6 +層→P3 +層→N2層の経路で
流して補助GTO部２をターンオンさせ、これに
よつて増幅されたゲート電流をN2層→電極５，
６→P5 +層→P4 +層→N3へ流して、主GTO部３を
ターンオンさせる。ここで前記ダイオード９は、
ゲート端子Ｇからのゲートオン電流が電極４を経
由しないで直接電極６に流れることを防止してい
る。
る場合には、ゲート端子Ｇ及びカソード端子Ｋ間
に順方向電圧を印加することにより、ゲート電流
をゲート電極４→P6 +層→P3 +層→N2層の経路で
流して補助GTO部２をターンオンさせ、これに
よつて増幅されたゲート電流をN2層→電極５，
６→P5 +層→P4 +層→N3へ流して、主GTO部３を
ターンオンさせる。ここで前記ダイオード９は、
ゲート端子Ｇからのゲートオン電流が電極４を経
由しないで直接電極６に流れることを防止してい
る。
一方ターンオンする場合には、ゲート端子Ｇ及
びカソード端子Ｋ間に逆方向ゲート電圧を印加
し、ゲートオフ電流をN3層→P4 +層→P5 +層→電
極６→ツエナダイオード８の経路で流すことによ
り主GTO部３をターンオフさせると共に、ツエ
ナダイオード８により電極４，５間に５〜10V程
度の逆バイアスをかけて、主GTO部３のP2層及
びN3層の接合が回復する前に補助GTO部２を強
制的にターンオフさせる。ここで抵抗層Ｒは、タ
ーンオン動作においてゲートオン電流がP3 +層か
らP4 +層へ分流するのを防止し、またターンオフ
動作においてツエナダイオード８に補助GTO部
２のオフバイアスを確実に印加する役割をもつて
いる。
びカソード端子Ｋ間に逆方向ゲート電圧を印加
し、ゲートオフ電流をN3層→P4 +層→P5 +層→電
極６→ツエナダイオード８の経路で流すことによ
り主GTO部３をターンオフさせると共に、ツエ
ナダイオード８により電極４，５間に５〜10V程
度の逆バイアスをかけて、主GTO部３のP2層及
びN3層の接合が回復する前に補助GTO部２を強
制的にターンオフさせる。ここで抵抗層Ｒは、タ
ーンオン動作においてゲートオン電流がP3 +層か
らP4 +層へ分流するのを防止し、またターンオフ
動作においてツエナダイオード８に補助GTO部
２のオフバイアスを確実に印加する役割をもつて
いる。
Ｄ 考案が解決しようとする問題点
上記のGTOにおいては、分離用抵抗層Ｒが設
けられているため、補助GTO部２と主GTO部３
との間には実際の動作に関係しないデツドスペー
スが存在することになり、ウエハーにおける
GTOの面積利用率が低いという問題があつた。
けられているため、補助GTO部２と主GTO部３
との間には実際の動作に関係しないデツドスペー
スが存在することになり、ウエハーにおける
GTOの面積利用率が低いという問題があつた。
本考案の目的は、分離用抵抗層Ｒによるデツド
スペースを抑え、GTOの面積利用率を高めるこ
とにある。
スペースを抑え、GTOの面積利用率を高めるこ
とにある。
Ｅ 問題点を解決するための手段
本考案は、補助GTO部２のP3 +層と主GTO部
３のP4 +層との間にｎ形半導体の分離層を設け、
この分離層の直下のP2層を分離用抵抗層Ｒとし
たものである。このような構成によればP3 +層及
びP4 +層間の抵抗値は分離層の深さを制御するこ
とにより変えることができるため、分離用抵抗層
の横方向の長さを小さくできる。
３のP4 +層との間にｎ形半導体の分離層を設け、
この分離層の直下のP2層を分離用抵抗層Ｒとし
たものである。このような構成によればP3 +層及
びP4 +層間の抵抗値は分離層の深さを制御するこ
とにより変えることができるため、分離用抵抗層
の横方向の長さを小さくできる。
Ｆ 実施例
第１図に示す実施例では、P2層上にP2 -層（エ
ピタキシヤル層）を形成する前に、P3 +層及びP4
＋層の間においてP2層にｎ形半導体の分離層とし
てのN+層を拡散により形成し、その拡散の深さ
を制御してN+層の直下のP2層を分離用抵抗層Ｒ
としている。このような構成によれば、P3 +層及
びP4層間の等価回路は第３図ａのように表わさ
れるから、P3 +層及びP4 +層間の抵抗の値ｒはｒ
＝r1×r2／r1＋r2となる。ただしr1は分離用抵抗
層Ｒの抵抗値、r2はP3 +層及びP4 +層間における
N+層の真上のP2 -層の抵抗値である。
ピタキシヤル層）を形成する前に、P3 +層及びP4
＋層の間においてP2層にｎ形半導体の分離層とし
てのN+層を拡散により形成し、その拡散の深さ
を制御してN+層の直下のP2層を分離用抵抗層Ｒ
としている。このような構成によれば、P3 +層及
びP4層間の等価回路は第３図ａのように表わさ
れるから、P3 +層及びP4 +層間の抵抗の値ｒはｒ
＝r1×r2／r1＋r2となる。ただしr1は分離用抵抗
層Ｒの抵抗値、r2はP3 +層及びP4 +層間における
N+層の真上のP2 -層の抵抗値である。
第２図は他の実施例を示す図であり、この実施
例ではP2 -層を形成するときに選択エピタキシヤ
ル成長を行つて、N+層の真上に溝部１０を形成
し、この溝部１０の底面とN+層の上端との間を
高抵抗層としている。この場合にはP3 +層及びP4
＋層間の等価回路は第３図ｂのように表わされる
から、上記の抵抗値ｒはｒ＝r1となる。従つてこ
の例によれば所定の大きさの抵抗値ｒを得るため
には、抵抗層Ｒの抵抗値が第１図の実施例に比べ
て小さくてよいから、N+層の横方向の長さを小
さく抑えることができ、このためGTOの面積利
用率を一層向上できる。
例ではP2 -層を形成するときに選択エピタキシヤ
ル成長を行つて、N+層の真上に溝部１０を形成
し、この溝部１０の底面とN+層の上端との間を
高抵抗層としている。この場合にはP3 +層及びP4
＋層間の等価回路は第３図ｂのように表わされる
から、上記の抵抗値ｒはｒ＝r1となる。従つてこ
の例によれば所定の大きさの抵抗値ｒを得るため
には、抵抗層Ｒの抵抗値が第１図の実施例に比べ
て小さくてよいから、N+層の横方向の長さを小
さく抑えることができ、このためGTOの面積利
用率を一層向上できる。
第４図は更に他の実施例を示す図であり、この
実施例ではP5 +層及びP6 +層間におけるP2 -層にP2
まで達する溝部１１を形成すると共に、この溝部
１１の底面に相当するP2層の表面から所定の深
さまでN2層を形成し、このN2層の直下のP2層を
分離用抵抗層Ｒとしている。この場合N2層が分
離層に相当する。第４図の実施例によれば、抵抗
層Ｒに必要な面積はN2層に必要な面積と共通に
なるから、抵抗層Ｒのためだけの面積は不要とな
り、従つてGTOの面積利用率をより一層向上で
きる。
実施例ではP5 +層及びP6 +層間におけるP2 -層にP2
まで達する溝部１１を形成すると共に、この溝部
１１の底面に相当するP2層の表面から所定の深
さまでN2層を形成し、このN2層の直下のP2層を
分離用抵抗層Ｒとしている。この場合N2層が分
離層に相当する。第４図の実施例によれば、抵抗
層Ｒに必要な面積はN2層に必要な面積と共通に
なるから、抵抗層Ｒのためだけの面積は不要とな
り、従つてGTOの面積利用率をより一層向上で
きる。
Ｇ 考案の効果
以上のように本考案によれば、補助GTO部の
埋込みゲート層及び主GTO部の埋込みゲート層
間にｎ形半導体層の分離層を設けて、その直下の
P2層を分離用抵抗層としているから、埋込みゲ
ート層間の抵抗の値は分離層の深さを制御するこ
とにより変えることができるため、所定の抵抗値
を得るためには従来構造に比べて分離用抵抗層の
横方向の長さを小さくでき、従つてGTOの面積
利用率の向上が図れる。
埋込みゲート層及び主GTO部の埋込みゲート層
間にｎ形半導体層の分離層を設けて、その直下の
P2層を分離用抵抗層としているから、埋込みゲ
ート層間の抵抗の値は分離層の深さを制御するこ
とにより変えることができるため、所定の抵抗値
を得るためには従来構造に比べて分離用抵抗層の
横方向の長さを小さくでき、従つてGTOの面積
利用率の向上が図れる。
第１図及び第２図は各々本考案の実施例の構造
を示す断面図、第３図ａ，ｂは夫々第１図、第２
図の実施例の一部の等価回路を示す回路図、第４
図は本考案の更に他の実施例の構造を示す断面
図、第５図は増幅ゲート形ゲートターンオフサイ
リスタを示す回路図、第６図は従来例の構造を示
す断面図である。 ２……補助ゲートターンオフサイリスタ部、３
……主ゲートターンオフサイリスタ部、４，６…
…ゲート電極、５，７……カソード電極、８……
ツエナーダイオード、９……ダイオード。
を示す断面図、第３図ａ，ｂは夫々第１図、第２
図の実施例の一部の等価回路を示す回路図、第４
図は本考案の更に他の実施例の構造を示す断面
図、第５図は増幅ゲート形ゲートターンオフサイ
リスタを示す回路図、第６図は従来例の構造を示
す断面図である。 ２……補助ゲートターンオフサイリスタ部、３
……主ゲートターンオフサイリスタ部、４，６…
…ゲート電極、５，７……カソード電極、８……
ツエナーダイオード、９……ダイオード。
Claims (1)
- 【実用新案登録請求の範囲】 エミツタ層であるｐ形半導体のP1層とベース
層であるｎ形半導体のN1層及びｐ形半導体のP2
層とを共有する補助ゲートターンオフサイリスタ
部及び主ゲートターンオフサイリスタ部を備え、
補助ゲートターンサフサイリスタ部の埋込みゲー
ト層及び主ゲートターンオフサイリスタ部の埋込
みゲート層間に分離用抵抗層を形成して、これに
より各ゲートターンオフサイリスタ部を分離する
ゲートターンオフサイリスタにおいて、 前記補助ゲートターンオフサイリスタ部の埋込
みゲート層及び主ゲートターンオフサイリスタ部
の埋込みゲート層間にｎ形半導体の分離層を設
け、この分離層の直下のP2層を分離用抵抗層と
したことを特徴とするゲートターンオフサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986092974U JPH0528781Y2 (ja) | 1986-06-18 | 1986-06-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986092974U JPH0528781Y2 (ja) | 1986-06-18 | 1986-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204353U JPS62204353U (ja) | 1987-12-26 |
| JPH0528781Y2 true JPH0528781Y2 (ja) | 1993-07-23 |
Family
ID=30955151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986092974U Expired - Lifetime JPH0528781Y2 (ja) | 1986-06-18 | 1986-06-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528781Y2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757561B2 (ja) * | 1975-12-08 | 1982-12-06 | Shinnippon Seitetsu Kk | |
| JPS58147066A (ja) * | 1982-02-25 | 1983-09-01 | Mitsubishi Electric Corp | ゲ−ト・タ−ンオフサイリスタ |
| JPS6074677A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 複合型サイリスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757561U (ja) * | 1980-09-22 | 1982-04-05 |
-
1986
- 1986-06-18 JP JP1986092974U patent/JPH0528781Y2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757561B2 (ja) * | 1975-12-08 | 1982-12-06 | Shinnippon Seitetsu Kk | |
| JPS58147066A (ja) * | 1982-02-25 | 1983-09-01 | Mitsubishi Electric Corp | ゲ−ト・タ−ンオフサイリスタ |
| JPS6074677A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 複合型サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62204353U (ja) | 1987-12-26 |
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