JPH06188425A

JPH06188425A - 半導体装置

Info

Publication number: JPH06188425A
Application number: JP13799693A
Authority: JP
Inventors: Tomoyuki Yamazaki; 智幸山崎
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-10-23
Filing date: 1993-06-10
Publication date: 1994-07-08

Abstract

(57)【要約】【目的】表面上にＭＯＳ構造を有するＩＧＢＴなどの絶
縁ゲート型半導体素子のドリフト層の厚さを最小限に抑
え、ターンオフ損失を少なくする。【構成】ドリフト層の延長部にそれと異なる導電形の層
を形成してなるアバランシェダイオードをゲート電極に
接続する。このダイオードのｐｎ接合面の曲率を半導体
素子のベース層とドリフト層とによって形成されるｐｎ
接合面の曲率より大きくしておけば、過電圧がかかった
ときにこのダイオードがアバランシェに入り、ゲート電
位がしきい値を越すため絶縁ゲート型素子がオン状態に
なって電流が流れ、過電圧による損傷から保護される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられるＭＯＳＦＥＴや伝導度変調型ＭＯＳ
ＦＥＴのような絶縁ゲート型半導体素子とそれを過電圧
から保護する回路とを内蔵した半導体装置に関する。

【０００２】

【従来の技術】伝導度変調型ＭＯＳＦＥＴは、電圧駆動
できるバイポーラ素子として注目を浴びており、絶縁ゲ
ート型バイポーラトランジスタ（ＩＧＢＴ）とも呼ばれ
るので以下ＩＧＢＴと略す。図２はＩＧＢＴの断面構造
を示し、ｐ⁺ドレイン層１の上にｎ⁺バッファ層２を介
して積層されたｎ^-ドリフト層３の表面層に選択的にｐ
ベース層４が形成され、そのｐベース層の表面層に選択
的にｎ⁺ソース層５が形成されている。そしてｐベース
層４のｎ層３とｎ⁺層５にはさまれた部分の上にゲート
酸化膜６を介して、多結晶シリコンからなり、Ｇ端子に
接続されるゲート電極７が設けられ、またｐ⁺層に接触
し、Ｄ端子に接続されるドレイン電極８、ｎ⁺ソース層
５とｐ層４に共通に接触しＳ端子に接続されるソース電
極９がそれぞれ設けられる。このようなＩＧＢＴのｎ^-
ドリフト層３は、ｐ⁺ドレイン層１とその上に積層され
たｎ⁺バッファ層２とからなるサブストレート上にエピ
タキシャル成長により形成される。またｐベース層４
は、先に形成したゲート電極７をマスクとしての不純物
導入により形成され、ソース層５は、ベース層４の上に
Alによって形成されたソース電極９とゲート電極７をマ
スクとしての不純物導入により形成される。

【０００３】このようなＩＧＢＴにおいては、ソース電
極９に対し正の電位がゲート電極７に印加されると、ゲ
ート電極下のベース層４の表面が反転してｎチャネルが
形成される。このチャネルを介しソース層５から電子が
ドリフト層３に注入される。これに呼応して、ドレイン
層１より正孔が注入されるため、伝導度変調によりドリ
フト層３の伝導度は急激に上昇し、低抵抗素子となる。
このＩＧＢＴを電圧共振型スイッチング素子として用い
たときのターンオフ時の電圧／電流波形を図３示してあ
る。図３から分かるように、ＩＧＢＴにおいては、ゲー
ト電圧Ｖ_Gが遮断された瞬間ｔ₀から主電流Ｉ_DSは急激
に減少し、テール電流ｉ_Tが発生した後、時刻ｔ₁にお
いて零となる。この間、ＩＧＢＴには、時刻ｔ₀から電
圧Ｖ_DSがかかり始めており、この電圧Ｖ_DSと時刻ｔ₀か
らｔ₁までの電流値との積がターンオフ損失Ｅ_offとな
る。

【０００４】

【発明が解決しようとする課題】このターンオフ損失Ｅ
_offは、ＩＧＢＴをスイッチング素子として使用する上
で小さいことが望ましい。この損失Ｅ_offの減少を図る
ためには、テール電流ｉ _Tを減少させることが有効であ
る。この電流ｉ_Tは、伝導度変調層３を伝導度変調状態
とするために注入されていた電子および正孔のキャリア
が、チャネルが消滅して注入が停止された後にソース・
ドレイン間の電圧Ｖ_DSの上昇に伴い、正孔がソース側
へ、電子はドレイン側へ掃き出される際に発生する。従
って、この電流ｉ_Tを零とすることは不可能である。た
だし、ドリフト層、すなわち伝導度変調層３を薄くする
と、換言すればＩＧＢＴ内蔵トランジスタのｈ_FEを向上
させると、伝導度変調に関与しているキャリアの数が減
少するため、キャリアの掃き出し量を抑制することが可
能となる。従って、テール電流ｉ_Tの減少をはかること
ができる。

【０００５】しかしながら、このＩＧＢＴの耐圧性能に
着目すると、耐圧性能は主としてｎ ^-層 (伝導度変調
層) ３の厚さで決定される。すなわち、高耐圧のＩＧＢ
Ｔとするためには、伝導度変調層３の厚さを保持する必
要があり、耐圧性能を確保するためにテール電流ｉ_Tを
減少させることができなかった。さらに、素子の耐圧性
能としては、使用上の安全動作領域を確保するため、通
常動作で発生する電圧の数割増しの耐圧性能が要求され
る。この要求は、回路の異常動作時においても、素子が
破壊されないように、通常動作で発生する耐圧以上の耐
圧の素子を回路構成に用いようとするためである。例え
ば、通常動作では素子に1000Ｖが印加される回路に用い
られるのであれば、２割増しの1200Ｖの耐圧の素子が選
択されている。同様に、ＩＧＢＴにおいても数割増しの
耐圧性能が要求されるため、上述した伝導度変調層３の
厚みを減少させることは困難であり、このため損失Ｅ
_offを減少させることが難しかった。以上の問題はｐ⁺
ドレイン層の形成されない電力用ＭＯＳＦＥＴにおいて
も同様に存在する。

【０００６】本発明の目的は、上述の問題を解決するた
めに、ドリフト層の厚みを減少させてターンオフ損失の
少ないＩＧＢＴあるいはＭＯＳＦＥＴなどの絶縁ゲート
型素子を内蔵した半導体装置を提供することにある。

【０００７】

【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、半導体基体に第一導電形のドリフト
層、そのドリフト層の表面層に選択的に形成された第二
導電形のベース層およびそのベース層の表面層に選択的
に形成された第一導電形のソース層を備え、その半導体
基体のドリフト層の露出部とソース層とにはさまれたベ
ース層の露出部上に絶縁膜を介するゲート電極ならびに
ソース層およびベース層に共通に接触するソース電極が
設けられる絶縁ゲート型素子のほかに、ドリフト層の表
面層にベース層より大きい曲率のｐｎ接合面をもつ第二
導電形の層を選択的に形成してなるアバランシェダイオ
ードが同一半導体基体に内蔵され、その第二導電形の層
に接触するアバランシェダイオード電極が前記ゲート電
極に接続されたものとする。

【０００８】そして、アバランシェダイオードが複数個
であることが有効であり、その場合アバランシェダイオ
ードが半導体基体の複数箇所に離散して設けられたこと
が有効である。また、アバランシェダイオードの第二導
電形の層が円形あるいはそれに近い表面形状の領域とし
て形成されることが効果的であり、その場合その領域の
中心を横切る表面寸法が30μｍ以下であることが望まし
い。さらに、アバランシェダイオード電極がゲート電極
とアバランシェダイオードと逆直列のツエナダイオード
を介して接続されたこと、ゲート電極がソース電極とツ
エナダイオードを介して接続されたこと、そのツエナダ
イオードが逆直列接続された二つのツエナダイオードで
あることが有効である。そのほか、ツエナダイオードが
絶縁ゲート型素子およびアバランシェダイオードを内蔵
する半導体基体上に絶縁膜を介して形成された第一導電
形および第二導電形の多結晶シリコンからなることも有
効である。

【０００９】

【作用】絶縁ゲート型素子と同一半導体基体に内蔵され
るアバランシェダイオードは、ドリフト層との間にベー
ス層より曲率の大きい（すなわち曲率半径の小さい）ｐ
ｎ接合面を有していて、高い電界集中が発生しやすい。
絶縁ゲート型素子が、そのゲート電極とソース電極が同
電位となっているオフ状態において、ソース、ドレイン
間に通常以上の過電圧が印加されると、ゲート電極と接
続されている内蔵ダイオードがアバランシェ降伏する。
このため、アバランシェダイオードを介してゲート・ド
レイン間で電流が流れ、ゲート抵抗を用いることでゲー
ト電位はソース電位より高くなり、この絶縁ゲート型素
子のしきい値に達したところでオン状態となり、ソース
・ドレイン間に電流が流れ、ソース・ドレイン間の過電
圧状態から素子本体が保護される。このようにアバラン
シェダイオードは過電圧を検知する機能を有する。

【００１０】アバランシェダイオードが過電圧検知部と
して有効に動作するためには、絶縁ゲート型素子よりも
先に安定してアバランシェ降伏が起こることが必要であ
る。そのためにはアバランシェダイオードの第二導電型
層が素子本体部分の第二導電型ベース層の曲率より大き
いことが必要であり、アバランシェダイオードの第二導
電型層を円形あるいはそれに近い領域で形成することに
よりｐｎ接合面の曲率が均一になり、局部的な電界集中
によるダイオードの破損がなくなる。また、その領域の
中心を通る表面寸法を30μｍ以上の大きく±にすると、
ｐｎ接合面の曲率が一定となるので、アバランシェ電圧
は30μｍ以下でのその寸法によって制御する。その
他、過電圧検知部であるアバランシェダイオードを素子
本体に内蔵する際に、過電圧検知部は主素子の通常動作
の損失を増加させないためにもできる限り小面積である
ことが望ましい。しかしながら、アバランシェダイオー
ドを小面積化した場合の動作抵抗が著しく大きい場合、
アバランシェダイオードの耐圧はゲート側にアバランシ
ェ電流が流れるにつれて電圧降下による耐圧が加わり、
結果としてある程度電流が流れると主素子の耐圧を上回
り、主素子にアバランシェ電流が流れ、主素子のしきい
値に足るゲート電位にまでアバランシェ電流が供給され
ず、過電圧保護機能が動作しなくなる。

【００１１】実際に過電圧印加時の動作抵抗がｎ^-層の
空乏層によるものとすると、空乏層における電圧Ｖと電
流密度Ｊとの関係からＶ＝１／２〔Ｅ_m＋｛Ｅ_m−ｑ／ε (Ｎ_d−Ｊ／ｑｖ_s) Ｌ｝〕ＬよりＶ＝Ｅ_mＬ− (ｑＮ_d／２ε )Ｌ²＋ (Ｌ²／εｖ_s) Ｊ ───(1) ここで、Ｅ_m：最大電界強度、ｑ：素電荷、Ｎ_d：ドナ
ー濃度、ε：Siの誘電率、ｖ_s：飽和速度、Ｌ：ｎ^-層
厚である。従って、(1) 式のＬ²／εｖ_sが空乏層の抵
抗となる。素子の面積を１cm²とし、ｎ^-層厚を100 μ
ｍとすると、Ｌ²／εｖ_s＝9.５ (Ω) この素子に約１mm²のアバランシェダイオードを組み込
んだ場合、このダイオードの動作抵抗はおよそ１ｋΩ近
くなる。そこでこのようにアバランシェダイオードを小
面積で構成する場合には、アバランシェダイオードを複
数個にし、さらに半導体基体の複数箇所に離散して設け
ることで、半導体基体内の個々の電流径路に広がりを持
たせ、ダイオードの動作抵抗を低減させることが有効に
なる。

【００１２】また、本発明のように過電圧検知機能を持
たせるアバランシェダイオードを絶縁ゲート型素子と同
一半導体基体に組み込むことによって、アバランシェダ
イオードと絶縁ゲート型素子との温度差による耐圧特性
を考慮しなくてすむ。すなわち、アバランシェダイオー
ドにのみ電流が流れ高温になり、両者の耐圧のバランス
がずれることにより過電圧を検知できなくなるというこ
とがなくなる。また、エピタキシャルウエハによっては
ｎ^-層の厚さが若干異なり、これに伴い絶縁ゲート型素
子の耐圧が異なるため、これに見合った適当なアバラン
シェダイオードの個別素子を選択することは容易ではな
いが、同一基板の場合には絶縁ゲート型素子とアバラン
シェダイオードのｐウエルの拡散形状で耐圧はバランス
するため、プロセス的にも有効である。

【００１３】このように本発明においては、過電圧に対
する保護回路をＩＧＢＴ本体に内蔵しているため、過電
圧を見込んだ余剰の耐圧性能を保持する必要がない。従
って、ドリフト層の厚みは必要最小限に抑えられるの
で、オフ状態となったときのキャリアの掃き出し量は抑
制され、ターンオフ損失の減少が図られる。

【００１４】

【実施例】図１は本発明の一実施例の半導体装置を示
し、図２と共通の部分には同一の符号が付されている。
図からわかるように、図２と同一の構造のＩＧＢＴを内
蔵する半導体基板に複数個の、この場合は二つのｐウエ
ル11が形成され、その表面にアノード電極12が接触して
いる。ｐウエル11はｐベース層４に比較して浅く、伝導
度変調層３との間のｐｎ接合面の曲率が大きい。さら
に、伝導度変調層３の表面の図示しない酸化膜上に多結
晶シリコンのｐ層とｎ層からなるツエナダイオード21、
22、23が形成されている。各アノード電極12は、ＩＧＢ
Ｔのゲート電極７と、それへの方向を順方向とするツエ
ナダイオード21を介して接続されており、また、このゲ
ート電極７は、逆直列のツエナダイオード22および23を
介してソース電極９と接続されている。

【００１５】この半導体装置は、ソースとゲートとが同
電位であるオフ状態で、ソース (ゲート) ・ドレイン間
に過電圧が加わると、ｐウエル11と伝導度変調層３との
間のｐｎ接合が先にアバランシェ降伏し、電流はゲート
抵抗を介してゲート側に流れ、ゲート電位は上昇し、Ｉ
ＧＢＴはオン状態となる。これにより過電圧のエネルギ
ーをソース・ドレイン間に流して素子を保護することが
できる。

【００１６】ツエナダイオード21は、ＩＧＢＴの日常動
作におけるゲート電位のオン、オフがドレイン層１側に
伝播することを防いでいる。一方、逆直列接続されたツ
エナダイオード22、23は、過電圧によりゲートをオン、
オフさせた際などに発生するサージ電圧を吸収し、ゲー
ト酸化膜６の破壊を防止する。しかし、状況によっては
ツエナダイオード22、23の一方だけでもよい。これらの
ツエナダイオードは、ｐ形およびｎ形の多結晶シリコン
層で形成されているので、従来のＩＧＢＴの製造工程で
容易に製造でき、コスト上昇の要因とならない。

【００１７】図４、図５はアバランシェダイオードのｐ
ウエル11の形状を示す。ｐウエル11の表面形状は、図４
では円形、図５では八角形であり、このような形状のも
のを複数形成する方が、帯状のｐウエルを形成するのに
比して局部的な電界集中が起こりにくく、アバランシェ
降伏の前に局部的な破壊のおこるおそれがない。また帯
状にした場合は、最大電界の生ずる箇所が長手方向の端
部となるため、それ以外の面積部分が無駄になるという
欠点もある。

【００１８】ｐウエル11の曲率は横方向の拡散によって
決まる。図６は図４に示すような円形ｐウエル11を拡散
で形成した場合の、ｐウエル11の直径と横方向拡散長と
の関係を示し、ｐウエル11の直径ｄが30μｍ以上になる
と、図７(a) 、(b) に示すようにｐｎ接合の曲面部13の
曲率は一定となるが、30μｍより小さいｄ₃のときには
図７(c) に示すように曲率の大きい曲面部13が得られ
る。ＩＧＢＴのｐベース層４を拡散で形成するときは、
その横方向拡散長は４〜６μｍであるから、ｐウエル11
の直径を30μｍ以下の範囲で適宜選定すれば、ｐウエル
11をＩＧＢＴのｐベース層４と同一工程で形成する場合
にも、ｐベース層４とｎ^-伝導度変調層３との間のｐｎ
接合面よりも曲率の大きいｐｎ接合面がｐウエル11とｎ
^-伝導度変調層３の間に得られ、先にアバランシェ降伏
が起きる。

【００１９】具体的なアバランシェダイオードの寸法と
降伏電圧との関係の一例として、伝導度変調層３の比抵
抗が100 〜150 Ωcm、厚さが約90μｍの場合、アバラン
シェダイオードを形成するｐウエル11の直径を６〜15μ
ｍ程度とすると、このｐウエル界面の曲率によるアバラ
ンシェ降伏電圧は約900 〜1200Ｖとなり、素子耐圧はこ
の値に設定される。この時、1100〜1600Ｖ程度の過電圧
から保護できる。ここで、伝導度変調層の厚さを厚くす
れば、これに応じて素子耐圧も高くなるが、いずれにし
ても、アバランシェダイオードの形状が重要なポイント
となる。

【００２０】なお、このアバランシェダイオードをＩＧ
ＢＴ部のｐベース層とは別に形成する場合は、ｐウエル
11の直径を30μｍより大きくしても、拡散長をコントロ
ールするような拡散を行うことにより、曲率の大きいｐ
ウエルを形成することが可能である。図８(a) 、(b)
は、ｐウエル11からなるアバランシェダイオードを半導
体基板の表面層にＩＧＢＴ部を囲んで複数個ずつ複数箇
所に離散して組み込んだ例である。このようにアバラン
シェダイオードを離散化することで、アバランシェ電流
の電流径路が増し、動作抵抗の低減に効果がある。

【００２１】次に、この半導体装置の回路適用の例を挙
げる。図９は、この半導体装置を電圧共振回路で用いた
場合のゲート電位 (Ｖ_G) 、ソース・ドレイン間電流
(Ｉ_DS) およびソース・ドレイン間電圧 (Ｖ_DS) の波形
を示す。ここでまずゲート電位を０にすることにより、
フライバックによる電圧が生じる。このフライバック電
圧が異常時で内蔵ＩＧＢＴの耐圧を超える点線で示すよ
うに加わった場合、内蔵アバランシェダイオードがまず
降伏してアバランシェ電流がゲート側に流れる。併用す
る、例えば多結晶シリコンで基体上に形成してもよいゲ
ート抵抗によりゲート電位が上がり、ＩＧＢＴのしきい
値に達すると電流 (Ｉ_DS) が流れる。このように過電圧
のエネルギーを電流で流すことで素子は保護される。

【００２２】これについては、Ｌ負荷回路等で用いた場
合のはね上がり電圧でも同様に適用することができる。
この様子を図10に示す。はね上がり電圧がＩＧＢＴ耐圧
を超えるような異常時に、実際は点線で示すように加わ
るソース・ドレイン間の電圧(Ｖ_DS) はＩＧＢＴ耐圧の
範囲でクランプされ、生じたアバランシェ電流により、
ゲート電位は上昇し、ＩＧＢＴはオン状態になり、内蔵
ＩＧＢＴは保護される。

【００２３】以上の実施例はＩＧＢＴについて説明して
きたが、電力用ＭＯＳＦＥＴについても同様な手段で過
電圧保護が可能である。すなわち本回路を内蔵すること
で、素子耐圧を必要とされる最小の耐圧にすることがで
き、余剰の過電圧を見込んで、ドリフト層を厚めに設定
する必要がなくなる。そうすることで、オン電圧が低減
でき、スイッチング損失を通常より小さくすることがで
きる。また、以上の実施例のように絶縁ゲート型素子の
ドレイン層がソース層と反対側の半導体基板面に形成さ
れる半導体装置に限らず、ドレイン層とソース層が同一
表面に形成される横型の絶縁ゲート型素子においても、
同様に上記の保護回路を内蔵することができる。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
絶縁ゲート型半導体素子は、過電圧に対する保護回路を
アバランシェダイオードあるいはアバランシェダイオー
ドおよびツエナダイオードにより構成することにより、
回路の異常動作などで生ずる過電圧による素子の損傷
は、内蔵された保護回路により対処できる。従ってドリ
フト層の厚みを通常動作で要求される耐圧に対応した厚
みに抑えることができるため、絶縁ゲート型素子のター
ンオフ時のテール電流を抑制することができ、損失の少
ない半導体装置の実現が可能となる。しかも、保護回路
の半導体基体上に占める面積は１％程度にも満たないた
め、主半導体素子の特性に殆ど影響を与えることがな
い。

【図面の簡単な説明】

【図１】本発明の一実施例のＩＧＢＴ内蔵半導体装置の
断面図

【図２】ＩＧＢＴの構造を示す断面図

【図３】ＩＧＢＴの電圧共振回路でのターンオフ波形図

【図４】本発明の一実施例の半導体装置の内蔵アバラン
シェダイオードを示す斜視図

【図５】本発明の別の実施例の半導体装置の内蔵アバラ
ンシェダイオードを示す斜視図

【図６】内蔵アバランシェダイオードの直径と横方向拡
散長との関係線図

【図７】異なる直径のアバランシェダイオードのｐｎ接
合面の曲率の相違を(a) 、(b)、(c) に示す断面図

【図８】本発明の実施例のＩＧＢＴ内蔵半導体装置の内
蔵アバランシェダイオードの配置例を(a) 、(b) に示す
斜視図

【図９】本発明の実施例の半導体装置を電圧共振回路で
用いた際の動作波形図

【図10】本発明の実施例の半導体装置をＬ負荷で用いた
際の動作波形図

【符号の説明】

１ｐ⁺ドレイン層２ｎ⁺バッファ層３ｎ^-ドリフト層４ｐベース層５ｎ⁺ソース層６ゲート酸化膜７ゲート電極８ドレイン電極９ソース電極１１ｐウエル１２アノード電極

Claims

【特許請求の範囲】

【請求項１】半導体基体に第一導電形のドリフト層、そ
のドリフト層の表面層に選択的に形成された第二導電形
のベース層およびそのベース層の表面層に形成された第
一導電形のソース層を備え、その半導体基体のドリフト
層の露出部とソース層とにはさまれたベース層の露出部
上に絶縁膜を介するゲート電極ならびにソース層および
ベース層表面に共通に接触するソース電極が設けられる
絶縁ゲート型素子のほかに、ドリフト層の表面層にベー
ス層より大きい曲率のｐｎ接合面をもつ第二導電形の層
を選択的に形成してなるアバランシェダイオードが同一
半導体基体に内蔵され、その第二導電形の層に接触する
アバランシェダイオード電極が前記ゲート電極に接続さ
れたことを特徴とする半導体装置。
【請求項２】アバランシェダイオードが複数個である請
求項１記載の半導体装置。
【請求項３】アバランシェダイオードが半導体基体の複
数箇所に離散して設けられた請求項２記載の半導体装
置。
【請求項４】アバランシェダイオードの第二導電形の層
が円形あるいはそれに近い表面形状の領域である請求項
１、２あるいは３記載の半導体装置。
【請求項５】アバランシェダイオードの第二導電形の層
の領域の中心を横切る表面寸法が30μｍ以下である請求
項４記載の半導体装置。
【請求項６】アバランシェダイオード電極がゲート電極
とアバランシェダイオードと逆直列のツエナダイオード
を介して接続された請求項１ないし５のいずれかに記載
の半導体装置。
【請求項７】ゲート電極がソース電極とツエナダイオー
ドを介して接続された請求項１ないし６のいずれかに記
載の半導体装置。
【請求項８】ツエナダイオードが逆直列接続された二つ
のツエナダイオードである請求項７記載の半導体装置。
【請求項９】ツエナダイオードが絶縁ゲート型素子およ
びアバランシェダイオードを内蔵する半導体基体上に絶
縁膜を介して形成された第一導電形および第二導電形の
多結晶シリコンからなる請求項６、７あるいは８記載の
半導体装置。