KR20000011235A - 반도체장치 - Google Patents

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KR20000011235A
KR20000011235A KR1019990012710A KR19990012710A KR20000011235A KR 20000011235 A KR20000011235 A KR 20000011235A KR 1019990012710 A KR1019990012710 A KR 1019990012710A KR 19990012710 A KR19990012710 A KR 19990012710A KR 20000011235 A KR20000011235 A KR 20000011235A
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

역 바이어스 시에 있어서, 필드 리미팅 최내주층이 파괴되는 현상의 발생을 방지할 수 있는 다이오드가 얻어진다.
알루미늄으로 이루어지는 애노드용 금속 전극(8)을 반도체 기판(1)의 주표면에 형성되는 애노드층(3)보다도 내측의 영역에 형성한다. 그것에 의해, 필드 리미팅 최내주(4)의 최내주면으로부터 애노드 전극용 금속층(8)의 최외주면까지의 불순물 확산 영역(3)을 전기적인 저항으로서 이용할 수 있다. 그 때문에, 순바이어스 시에서의 필드 리미팅 최내주(4)의 하측으로부터 캐소드층(2)으로 향하여 분포하는 정공 밀도를 작게 할 수 있다. 그 결과, 역바이어스 시에 필드 리미팅 최내주층(4)의 하면으로 향하여 국소적으로 크게 흐르는 리커버리 전류의 발생을 억제할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 지능 파워 모듈에 이용되는 필드 리미팅층을 갖는 프리 휠 다이오드에 관한 것이다.
종래에서부터, 지능 파워 모듈 〈Inteligent Power Module〉에는 프리 휠 다이오드〈Free Wheel Diode〉(이하, 「FWD」라고 한다.)가 사용되고 있다. 도 27에　도시한 바와 같은 FWD의 모의 시험 평가용 반쪽 부재 브릿지 회로(400)를 이용하여 이 FWD(200)의 동작을 설명한다. 이　반쪽 부재 브릿지 회로의 ON/OFF 제어는 인슐레이티드 게이트 바이폴라 트랜지스터＜Insulated Gate Bipolar Transistor〉(이하, 「IGBT」라고 한다. ; 210)에 의해 행한다. 예를 들면, 도 28에 도시한 바와 같은 파형을 전원으로부터 IGBT(210)로 보내면, IGBT(210)는 OFF의 상태로부터 ON의 상태로 턴온한다. 이 때, 노드0과 노드1 간의 전류 전압의 파형 및 노드1과 노드2 간의 전류 전압 파형은 각각 도 29 및 도 30에 도시한 바와 같아진다. 또한, IGBT가 OFF일 때는 FWD에 순바이어스가 걸려 있지만, IGBT가 ON일 때는 FWD에 역바이어스가 걸리고, 턴온 완료 시에는 FWD에 높은 전압인 역바이어스가 걸린 채로 유지된다.
이 높은 전압의 역바이어스가 걸려 있는 상태에서의 FWD의 내부의 상태를 도 16 ∼ 도 26을 이용하여 설명한다. 종래의 FWD는 도 16에 도시한 바와 같은 평면이며 그 x-x선 단면의 상태가 도 17에 나타낸 바와 같은 구조를 갖고 있다. 우선, 종래의 FWD의 구조를 도 16 및 도 17을 이용하여 설명한다.
종래의 FWD는 도 16에 도시한 바와 같이, 애노드 전극측으로부터 본 반도체 기판의 표면에서는 반도체 기판(1)의 주표면의 중심부에 애노드층(103)이 설치되고 있다. 또한, 애노드층(103)의 주위에 필드 리미팅 최내주층(104)이 설치된다. 또한, 환상의 필드 리미팅 최내주층(104)으로부터 소정의 거리를 둔 외측에 필드 리미팅 최내주층(104)을 둘러싸도록 환상의 필드 리미팅층(105)이 서서히 그 환상을 크게하도록 복수 설치되고 있다. 또한, 반도체 기판(101)의 최외주에는 스토퍼 채널층(106)이 설치되고 있다.
또한, 도 17에 도시한 바와 같이, 도 16에서의 x-x선으로 절단한 단면에서는 폭 w2=5600㎛, 두께 t=500㎛가 n형의 반도체 기판(1)에는 이 반도체 기판(101)의 하면측으로부터 소정의 깊이에 걸쳐서 형성된 이 반도체 기판(101)보다도 농도가 높은 n형의 불순물 확산 영역인 캐소드층(102)과, 반도체 기판(1)의 상측의 주표면에서의 대략 중심으로부터 소정의 거리를 둔 위치까지 상측의 주표면으로부터의 확산 깊이 6㎛에 형성된 표면 농도 5×1016/㎤인 p형의 불순물 확산 영역인 폭 w3=3450㎛의 애노드층(103)이 설치되고 있다.
또한, 반도체 기판(1)의 상측의 주표면에서 평면적으로 애노드층(103)의 주위를 둘러싸도록, 상측의 주표면으로부터의 확산 깊이가 10㎛이며, 애노드층(103)보다도 깊게 형성되며 또한 확산 농도가 1×1019/㎤라는 애노드층(103)보다도 높은 농도로 폭 w4=50㎛에서 설치된 환상의 p형 불순물 확산 영역인 필드 리미팅층 최내주(104)가 형성되어 있다. 또한, 필드 리미팅 최내주층(104)을 둘러싸도록 이 필드 리미팅층 최내주층(104)의 외측으로 각각 소정의 거리를 두고 복수 설치된 필드 리미팅층 최내주(104)와 동일한 농도를 갖는 평면적으로는 환상인 p형 불순물 확산 영역군인 필드 리미팅층(105)이 설치되고 있다. 또한, 이 반도체 기판(101)의 최외주에는 반도체 기판(101)보다도 농도가 높은 n형의 불순물 확산 영역인 스토퍼 채널층(106)이 설치되고 있다.
또한, 캐소드층(102)에 접하여 설치된 금(Au) 등으로 이루어지는 캐소드 전극용 금속층(107)과, 애노드층(103)에 접하여 설치된 알루미늄으로 이루어지는 폭 w1=3450㎛의 애노드 전극용 금속층(108)이 설치되고 있다.
이 FWD는 반쪽 부재 브릿지 회로의 스위치로서의 기능을 다하는 IGBT(210)가 OFF인 상태에서는 FWD는 순바이어스가 걸리게 되기 때문에, 애노드 전극용 금속층(108)에는 플러스 전계가 캐소드 전극용 금속층(107)에는 마이너스 전계가 걸린다. 이것에 따라, 도 17의 D-D 단면에서 애노드층(103)으로부터 캐소드층(102)으로 향하여 흐르는 전류와, p형의 애노드층(103)으로부터 전류가 필드 리미팅 최내주층(104)을 경유하여 캐소드층(102)으로 향하여 흐르는 전류가 발생한다. 이 때의 디바이스내부의 전류 밀도 분포 및 정공 밀도 분포를 각각 도 19 및 도 20에 나타낸다. 또한, 역바이어스 인가 시 즉 캐소드 금속층(107)에 애노드 금속층(108)을 기준으로 하고, 플러스 전위가 가해진 경우에는 그 전위가 커짐에 따라서 등전위면은 도 18에 나타낸 바와 같이, 필드 리미팅 최내주층(104)으로부터 필드 리미팅층(105)으로 서서히 외측의 필드 리미팅(105)으로 향하여 신장하여 반도체 기판(101)의 표면 근방에서의 전계 집중을 완화할 수 있는 것과 같은 상태가 되고 있다. 또한, 필드 리미팅 최내주층(104)으로 흐른 전류는 마이너스 전계가 걸린 캐소드 전극용 금속층(107)쪽으로 향하여 흐른다.
이 때, 도 19의 전류 밀도 분포가 나타낸 바와 같이 FWD의 도 17의 평면도에서의 B-B선으로부터 x=3×103㎛ ∼ 4×103㎛의 위치 즉 필드 리미팅 최내주층(104)의 하측 부분으로 전류 밀도가 주변보다 커지는 영역이 나타난다. 이것은 도 20에 나타낸 바와 같이, FWD에서의 도 17의 B-B선으로부터 x=3×103㎛ ∼ 4×103㎛의 위치에 p형의 농도가 높은 필드 리미팅 최내주층(104)이 설치되어 있으므로 정공 밀도가 커지기 때문이다. 그 때문에, n형의 반도체 기판(101)의 필드 리미팅 최내주층(104)의 하측 부분으로 저항치가 작아지며 전류가 흐르기 쉬워진다.
상기 필드 리미팅 최내주층(104)은 역바이어스 시에 애노드층(103)의 최외주부에서 전계 집중이 발생하는 것을 방지하기 위해서 설치된 것이며, 도 21 및 도 22에 나타낸 바와 같이, 필드 리미팅 최내주층(104)의 단부의 곡율 반경이 클수록 전하는 그 원주에 따라서 분포하고, 전계 집중은 발생하기 어렵다. 이에 따라, 필드 리미팅 최내주층(104)의 곡율 반경을 크게하기 위해서는 도 23에 도시한 바와 같이, 애노드층(103)보다도 반도체 기판(101)의 주표면으로부터 깊게 불순물을 주입할 필요가 있다. 또한, 불순물 확산 공정의 시간을 단축하기 위해서 주입하는 불순물의 농도를 크게하는 것이나 애노드층(103)과의 경계에 불순물 영역의 간극이 형성되는 것을 방지하기 위해서 도 23에 나타낸 바와 같은 중복 폭 w5가 작은 것은 아니고, 도 24에 도시한 바와 같이 애노드층(103)과 중복하는 영역의 폭 w5가 커지도록 불순물을 주입하는 것이 있다. 또한, 필드 리미팅 최내주층(104)과 반도체 기판(101)과의 pn 접합면의 곡율 반경이 작으면, 도 25에 도시한 바와 같이, 등전위면의 간격(111)이 좁아져서 전계가 집중한다. 그 때문에, 도 26에 도시한 바와 같이, 반도체 기판(101)의 표면에 수직으로 필드 리미팅 최내주층(104)과 반도체 기판(101)과의 pn 접합면의 곡율 반경을 크게하도록 광범위하게 걸쳐서 불순물을 주입하고, 등전위면의 간격(112)을 크게할 필요가 있다. 그 결과, 필드 리미팅 최내주층(104)의 불순물 농도는 애노드층(103)에 비교하여 꽤 커지고 있다.
그러나, 이 FWD(200)는 반쪽 부재 브릿지 회로의 스위치로서의 기능을 다하는 IGBT(210)가 CFF의 상태로부터 ON의 상태로 변화했을 때, 순바이어스가 걸린 상태로부터 역바이어스가 걸린 상태로 변화한다. 이 때, 애노드층(103)에는 캐소드 전극(102)을 기준으로서 마이너스 전위가 걸리며, 반도체 기판(101)을 애노드층(103)측으로부터 캐소드층(102)측으로 흐르고 있던 플러스 전하를 갖는 정공은 애노드층(103)으로 향하여 역류한다. 이 때, 필드 리미팅 최내주층(104)의 하측으로부터 캐소드층(102)으로 향하여 흐르고 있던 전류는 애노드층(103) 및 필드 리미팅 최내주층(104)으로 향하여 역류하도록 흐른다. 이 때, 반도체 기판(101) 중에서부터 필드 리미팅 최내주층(104)으로 향하여 흐르는 리커버리 전류는 국소적으로 큰 밀도로 역류한다. 그 결과, 필드 리미팅 최내주층(104)의 근방에서 온도가 상승하기 때문에, 필드 리미팅 최내주층(104)이 파괴된다고 하는 문제가 있다.
본 발명의 목적은, 스위칭 동작 시에 역바이어스가 걸렸을 때, 국소적으로 크게 흐르는 리커버리 전류에 의한 필드 리미팅 최내주 근방의 온도 상승에 기인하는 필드 리미팅 최내주층의 열에 의한 파괴를 억제할 수 있는 FWD를 제공하는 것이다.
본 발명의 1 국면에서의 반도체 장치는, 제1 도전형을 갖는 반도체 기판과, 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서 형성된 제2 도전형을 갖는 제1 불순물 확산 영역과, 제1 주표면에서 제1 불순물 확산 영역보다도 외측의 영역에 이 제1 불순물 확산 영역을 둘러싸도록, 제1 주표면으로부터의 깊이가 제1 불순물 확산 영역보다도 깊으며 또한 이 제1 불순물 확산 영역보다도 농도가 높은 소정의 폭으로 형성된 환상의 제2 도전형을 갖는 제2 불순물 확산 영역과, 반도체 기판의 제1 주표면 상에 제1 불순물 확산 영역에 접하여 제2 불순물 확산 영역의 최내주로부터 소정의 거리를 둔 내측의 영역에 설치된 제1 금속층과, 반도체 기판의 제2 주표면에 접하도록 설치된 제2 금속층을 구비하고 있다.
이러한 구조로 함으로써, 반도체 기판의 제1 주표면 상에서 제1 금속층의 최외주면과 제2 불순물 확산 영역의 최내주면 간에 소정의 거리를 갖는 구조로 할 수 있다. 이것에 따라, 순바이어스 시 즉 제1 금속층에, 제2 금속층을 기준으로 한 경우에 플러스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로 한 경우에 마이너스 전위가 걸렸을 때, 반도체 기판의 제1 주표면에서 제1 금속층의 최외주면과 제2 불순물 확산 영역의 최내주면 간의 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서 설치된 제1 불순물 확산 영역의 외주 근방 부분은 제1 금속층의 하면에서 발생하는 전류가, 제2 불순물 확산 영역의 방향으로 흘러가는 것을 방해하는 저항으로서 작용한다. 그 때문에, 제1 금속층이 제2 불순물 확산 영역에 직접 접하는 정도까지 크게 형성되어 있는 경우보다도 스위칭 동작 시에 역바이어스가 걸렸을 때 즉 제1 금속층에 제2 금속층을 기준으로서 마이너스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로서 플러스 전위가 걸린 경우에, 제2 불순물 확산 영역의 하측으로부터 제2 금속층으로 향하여 흐르는 전류 밀도를 작게 할 수 있다. 이에 따라, 스위칭 동작 시의 리커버리 시에 역바이어스가 걸렸을 때, 제2 불순물 확산 영역과 제2 금속층 간에 국소적으로 크게 생기는 리커버리 전류의 불균일 동작에 기초하는 전류의 집중을 억제할 수 있다. 그 결과, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한 본 발명의 반도체 장치는, 제1 불순물 확산 영역의 최외주와 제2 불순물 확산 영역의 최내주가 소정의 거리를 이격하여 설치되고 있으며, 반도체 기판의 제1 주표면 상에 제1 금속층을 둘러싸도록 형성된 절연막을 통해 제1 금속층의 최외주에 접하고, 제1 금속층을 둘러싸도록 설치된 제3 금속층을 더욱 구비하고 있는 것이 바람직하다.
이러한 구조로 함으로써, 제2 도전형을 갖는 제1 불순물 확산 영역과 제2 불순물 확산 영역 간에는 제1 도전형을 갖는 반도체 기판이 존재하기 때문에, 순바이어스 시 즉 제1 금속층에, 제2 금속층을 기준으로 한 경우에 플러스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로 한 경우에 마이너스 전위가 걸렸을 때, 제1 불순물 확산 영역으로부터 제2 불순물 확산 영역으로 흐르는 전류는, 제1 도전형을 갖는 반도체 기판에 의해 차단한다. 그 때문에, 제2 불순물 확산 영역으로 전류가 흐르지 않는다.
이에 따라, 제2 불순물 확산 영역의 하측에 생기는 정공의 밀도는 작아진다. 그 때문에, 제2 불순물 확산 영역의 바로 아래 부분을 제2 금속층으로 향하여 흐르는 리커버리 전류의 불균일 동작에 기초하는 전류의 집중을 억제할 수 있다. 그 결과, 스위칭 동작 시의 리커버리 시에 역바이어스가 걸렸을 때, 즉 제1 금속층에, 제2 금속층을 기준으로 한 경우에 마이너스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로 한 경우에 플러스 전위가 걸렸을 때, 제2 불순물 확산 영역과 제2 금속층 간에 국소적으로 크게 생기는 리커버리 전류의 불균일 동작에 기초하는 전계 집중을 억제할 수 있다. 그 결과, 리커버리 전류에 의한 제2 불순물 확산 영역의 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 제3 금속층이 필드 플레이트층으로서 작용함으로써 제1 불순물 확산 영역과 제2 불순물 확산 영역 간의 반도체 기판의 제1 주표면 근방에 생기는 전계 집중을 완화하는 것이 가능해진다.
더욱 바람직하게는, 본 발명의 반도체 장치는, 제1 불순물 확산 영역의 최외주와 제2 불순물 확산 영역의 최내주가 접하지 않도록 소정의 거리를 이격하여 설치되며, 제1 불순물 확산 영역의 최외주와 제2 불순물 확산 영역의 최내주 간의 반도체 기판의 제1 주표면 상의 영역을 덮도록 설치된 절연층과, 이 절연층을 덮고 또한 제1 불순물 확산 영역과 제2 불순물 확산 영역을 접속하는 도전층을 더욱 구비하여도 좋다.
이러한 구조로 함으로써, 제2 도전형의 제1 불순물 확산 영역과 제2 불순물 확산 영역은, 제1 도전형을 갖는 반도체 기판에 의해 도전이 차단되고 있다. 이것에 따라, 순바이어스 시 즉, 제1 금속층에 제2 금속층을 기준으로 한 경우에 플러스 전위가 생기는 경우에 제2 불순물 확산 영역에는 기판 표면부에서의 전하 흐름은 작아지며, 도전층을 통하여 제2 불순물 확산 영역에 전하가 보내진다. 이 때, 도전층의 저항치를 크게해두면, 제2 불순물 확산층으로의 전하의 흐르는 량은 작아진다. 이에 따라, 순바이어스 시, 제1 금속층에 제2 금속층을 기준으로 한 경우에 플러스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로 한 경우에 마이너스 전위가 걸렸을 때, 제2 불순물 확산 영역으로부터 제2 금속층으로 향하여 흐르는 전류 밀도를 작게 할 수가 있다.
또한, 반도체 기판의 제1 주표면 상에서 절연막을 통해 제1 불순물 확산 영역과 제2 불순물 확산 영역을 잇는 도전층이 설치되고 있다. 이 도전층은 역바이어스 시에, 제2 불순물 확산 영역의 전위를 제1 불순물 확산 영역의 전위에 가까이 하는 효과를 갖는다. 이에 따라, 제1 불순물 확산 영역과 제2 불순물 확산 영역은 전위차가 작아지기 때문에 그 사이의 영역에서의 전계 집중은 완화된다. 그 결과, 순바이어스 시에서 전계 집중을 완화하고 또한 역바이어스 시에 제2 불순물 확산 영역과 제2 금속층 간에 국소적으로 크게 흐르는 리커버리 전류의 불균일 동작에 기초하는 전류의 집중을 억제할 수 있다. 그 결과, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한 더욱 바람직하게는, 본 발명의 반도체 장치는, 제1 불순물 확산 영역과 제2 불순물 확산 영역이 접해 있으며, 제1 불순물 확산 영역과 제2 불순물 확산 영역 간에 제2 불순물 확산 영역이 평면적으로 내측에 접하여 설치되며, 제1 불순물 확산 영역보다도 주입 깊이가 얕은 제1 도전형을 갖는 제3 불순물 확산 영역을 더욱 구비하여도 좋다.
이러한 구조로 함으로써, 제1 불순물 확산 영역과 제2 불순물 확산 영역 간에는 제1 도전형인 제3 불순물 확산 영역이 형성되어 있기 때문에, 제1 불순물 확산 영역 중 제3 불순물 확산 영역 바로 아래의 부분이 순바이어스 시 즉 제1 금속층에 제2 금속층을 기준으로 한 경우에 플러스 전위가 걸리며, 제2 금속층에, 제1 금속층을 기준으로 한 경우에 마이너스 전위가 걸렸을 때, 제1 불순물 확산 영역으로부터 제2 불순물 확산 영역까지 흐르는 전류에 대해서 저항으로서 작용한다. 그 때문에, 제1 불순물 확산 영역과 제2 불순물 확산 영역이 접촉하도록 형성되어 있는 경우보다 순바이어스 시 즉 제1 금속층에 제2 금속층을 기준으로 한 경우에 마이너스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로 한 경우에 플러스 전위가 걸렸을 때, 제2 불순물 확산 영역의 하측으로부터 제2 금속층으로 향하여 흐르는 전류 밀도를 작게 할 수 있다. 이에 따라, 역바이어스가 걸렸을 때 생기는 제2 불순물 확산 영역과 제2 금속층 간에 국소적으로 크게 흐르는 리커버리 전류의 불균일 동작에 기초하는 전류의 집중을 억제할 수 있다. 그 결과, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
다른 국면에 의한 본 발명의 반도체 장치는, 제1 도전형을 갖는 반도체 기판과, 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서 형성된 제2 도전형을 갖는 제1 불순물 확산 영역과, 반도체 기판의 제1 주표면에서 제1 불순물 확산 영역보다도 외측의 영역에 이 제1 불순물 확산 영역을 둘러싸도록, 이 제1 주표면으로부터의 깊이가 제1 불순물 확산 영역보다도 깊고 또한 이 제1 불순물 확산 영역보다도 농도가 높은 소정의 폭으로 설치된 제2 불순물 확산 영역과, 반도체 기판의 제1 주표면 상에 제1 불순물 확산 영역에 접하여 설치된 제1 금속층과, 반도체 기판의 제2 주표면에 접하도록 설치된 제2 금속층과, 제1 불순물 확산 영역과 제2 불순물 확산 영역 간의 영역 중 또는 제1 불순물 확산 영역과 제2 불순물 확산 영역 간의 영역에 제1 불순물 확산 영역으로부터 제2 불순물 확산 영역으로 향하여 흐르는 전류에 대해서 저항으로서 기능하는 제1 불순물 확산 영역보다도 높은 저항치를 갖는 저항 영역을 구비하고 있다.
이러한 구조로 함으로써, 제1 불순물 확산 영역 중 또는 제1 불순물 확산 영역과 제2 불순물 확산 영역 간에는 저항 영역이 형성되어 있기 때문에, 순바이어스 시 즉 제1 금속층에 제2 금속층을 기준으로 한 경우에 플러스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로 한 경우에 마이너스 전위가 걸렸을 때, 이 저항 영역이 제1 불순물 확산 영역으로부터 제2 불순물 확산 영역까지 흐르는 전류에 대하여 절연체로서 작용하며 전류를 흘리지 않는다. 이에 따라, 순바이어스 시 즉 제1 금속층에, 제2 금속층을 기준으로 한 경우에 마이너스 전위가 걸리며, 제2 금속층에 제1 금속층을 기준으로 한 경우에 플러스 전위가 걸렸을 때, 제2 불순물 확산 영역의 하측으로부터 제2 금속층으로 향하여 흐르는 전류 밀도를 작게 할 수 있다. 이에 따라, 역바이어스가 걸렸을 때 제2 불순물 확산 영역과 제2 금속층 간에 국소적으로 크게 생기는 리커버리 전류의 불균일 동작에 기초하는 전류의 집중을 억제할 수 있다. 그 결과, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 본 발명의 반도체 장치는, 저항 영역이 제1 불순물 확산 영역과 제2 불순물 확산 영역 간의 영역에 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서 형성된 트렌치에 절연막이 매립된 영역인 것이 바람직하다.
이와 같은 구조로 함으로써, 제1 불순물 확산 유역과 제2 불순물 확산 영역 간에는 트렌치에 매립된 절연층이 저항 영역으로서 기능하고, 상기 저항 영역의 효과와 마찬가지로, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 이 경우, 제1 금속층을 제1 불순물 확산 영역과 동일한 정도로 크게하여도 트렌치에 매립된 절연막은 절연체로서 유효하게 작용하기 때문에, 제1 금속층과 제2 금속층 간에 걸리는 전압이 동일한 상태에서의 제1 금속층으로부터 제2 금속층으로 흐르는 전류를 보다 반도체 기판의 폭 방향으로 균일하게 분산하는 것이 가능해진다. 그 결과, 제1 금속층과 제2 금속층 간의 전류 전압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치는, 저항 영역이 제1 불순물 확산 영역과 제2 불순물 확산 영역 간에 제1 불순물 확산 영역보다도 농도가 낮은 제2 도전형의 제4 불순물 확산 영역을 구비하여도 좋다.
이러한 구조로 함으로써, 제1 불순물 확산 유역과 제2 불순물 확산 영역 간에 형성된 비교적 농도가 낮은 제2 도전형을 갖는 제4 불순물 확산 영역의 외주 부분이 저항 영역으로서 기능하고, 상기 저항 영역의 효과와 마찬가지로, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 본 발명의 반도체 장치는, 저항 영역이 제1 불순물 확산 영역에 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서, 제1 불순물 확산 영역의 대략 중심으로부터 이 중심을 둘러싸도록 형성된 환상의 제2 불순물 확산 영역보다 농도가 낮은 제2 도전형을 갖는 복수의 제5 불순물 확산 영역이어도 좋다.
이러한 구조로 함으로써, 제1 불순물 확산 유역에 형성된 비교적 농도가 낮은 제2 도전형의 복수의 제5 불순물 확산 영역이 저항 영역으로서 기능하고, 상기 저항 영역의 효과와 마찬가지로, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 이 경우, 제1 금속층을 제1 불순물 확산 영역과 동일한 정도로 크게하여도 제5 불순물 확산 영역은 저항으로서 유효하게 작용하기 때문에, 순바이어스 상태에서, 제2 불순물 영역의 바로 아래 부근에서 전류의 집중이 발생하지 않는다. 그 때문에, 역바이어스 상태가 될 때 제2 불순물 확산 영역의 바로 아래 부근에서 전류의 집중을 억제할 수 있다. 그 때문에, 제1 금속층과 제2 금속층 간에 따른 전압이 동일한 상태에서의 제1 금속층으로부터 제2 금속층으로 흐르는 전류를 보다 반도체 기판의 폭방향으로 균일하게 분산하는 것이 가능해진다. 그 결과, 제1 금속층과 제2 금속층 간의 전류 전압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치는, 저항 영역이 제1 불순물 확산 영역과 제2 불순물 학산 영역 간에 제2 불순물 확산 영역의 최내주로부터 소정의 거리를 이격하여 설치되며, 제1 불순물 확산 영역보다도 불순물의 주입 깊이가 얕고 또는 이 제1 불순물 확산 영역보다도 농도가 낮은 제2 도전형을 갖는 제6 불순물 확산 영역이어도 좋다.
이러한 구조로 함으로써, 제2 도전형을 갖는 제1 불순물 확산 영역 및 제6 불순물 확산 영역과 제2 불순물 확산 영역 간에 형성된 제1 도전형을 갖는 반도체 기판이 저항 영역으로서 기능하고, 제1 불순물 확산 영역 및 제6 불순물 확산 영역으로부터 제2 불순물 확산 영역으로 흐르는 전류는 제1 도전형을 갖는 반도체 기판에 의해 차단된다. 그 때문에, 제2 불순물 확산 영역으로 전류가 흐르지 않는다.
이에 따라, 상기 저항 영역의 효과와 마찬가지로, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 이 경우, 제1 금속층을 제1 불순물 확산 영역과 동일한 정도로 크게 하여도, 제2 도전형을 갖는 제1 불순물 확산 영역 및 제6 불순물 확산 영역과 제2 불순물 확산 영역 간에는 제1 도전형을 갖는 반도체 기판이 존재하기 때문에, 순바이어스 시 즉 제1 금속층에 제2 금속층을 기준으로 한 경우에 마이너스 전위가 걸렸을 때, 제1 불순물 확산 영역 및 제6 불순물 확산 영역으로부터 제2 불순물 확산 영역으로 흐르는 전류는 제1 도전형을 갖는 반도체 기판에 의해 차단되기 때문에, 제2 불순물 확산 영역으로 전류는 흐르지 않는다. 이에 따라, 제2 불순물 확산 영역의 하측으로 향하여 발생하는 국소적으로 큰 리커버리 전류의 집중을 억제할 수 있다. 그 때문에, 제1 금속층과 제2 금속층 간에 걸리는 전압이 동일한 상태에서의 제1 금속층으로부터 제2 금속층으로 흐르는 전류를 보다 균일하게 분산하는 것이 가능해진다. 그 결과, 제1 금속층과 제2 금속층 간의 전류 전압 특성을 향상시킬 수 있다.
본 발명의 더욱 다른 국면에서의 반도체 장치는, 제1 도전형을 갖는 반도체 기판과, 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서 형성된 제2 도전형을 갖는 제1 불순물 확산 영역과, 반도체 기판의 제1 주표면에서 제1 불순물 확산 영역보다도 외측의 영역에 이 제1 불순물 확산 영역을 둘러싸도록 이 제1 주표면으로부터의 깊이가 제1 불순물 확산 영역보다도 깊고 또한 이 제1 불순물 확산 영역보다도 농도가 높은 소정의 폭으로 설치되며, 이 폭 방향의 중심부 부근의 불순물 농도가 최외주 및 최내주에 비교하여 낮은 환상의 제2 도전형을 갖는 제2 불순물 확산 영역과, 반도체 기판의 제1 주표면 상에 제2 불순물 확산 영역에 대략 접하는 정도까지 설치된 제1 금속층과, 반도체 기판의 제2 주표면에 접하도록 설치된 제2 금속층을 구비하고 있다.
이러한 구조로 함으로써, 제2 불순물 확산 영역은 그 환상의 폭 방향의 중심부 근방에, 제2 불순물 확산 영역의 다른 부분보다도 농도가 작은 부분을 갖는다. 이에 따라, 제2 불순물 확산 영역은, 이 제2 불순물 확산 영역이 폭 방향으로 일정한 농도로 분포하고 있는 경우보다도 정공 밀도가 작아지고 있다. 그 때문에, 순바이어스 시 즉 제1 금속층에 제2 금속층을 기준으로 하여 플러스 전위를 부여하는 경우의 제2 불순물 확산 영역으로부터 제2 금속층으로 향하여 흐르는 전류의 밀도는 비교적 작아진다. 그 결과, 역바이어스 시 즉 제1 금속층에 제2 금속층을 기준으로 한 경우에 플러스 전위가 걸리며, 제2 금속층에 제1 금속층으로서 마이너스 전위의 전위가 걸렸을 때, 국소적으로 크게 흐르는 리커버리 전류의 집중을 억제할 수 있다. 그 결과, 리커버리 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 제2 불순물 확산 영역 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 제2 불순물 확산 영역의 폭 및 확산 깊이를 바꾸지 않고서 그 폭 방향의 중앙부의 밀도를 내림으로써 정공 밀도를 저하시켜서 리커버리 전류의 집중을 억제하기 때문에 전계 집중을 방지한다고 하는 효과는 저하하지 않는다.
또한, 이 경우, 제1 금속층을 제1 불순물 확산 영역과 동일한 정도로 크게하여도 제2 불순물 확산 영역의 중앙부의 농도가 낮은 부분은 저항으로서 유효하게 작용하기 때문에, 상기 국소적으로 큰 리커버리 전류의 집중의 억제를 꾀할 수 있다. 그 때문에, 제1 금속층과 제2 금속층 간에 걸리는 전압이 동일한 상태에서의 제1 금속층으로부터 제2 금속층으로 흐르는 전류를 보다 반도체 기판의 폭 방향으로 균일하게 분산하는 것이 가능해진다. 그 결과, 제1 금속층과 제2 금속층 간의 전류 전압 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 2는 본 발명의 실시예 1에서의 FWD의 애노드 전극용 금속의 직경 방향의 길이 w1=3450, 3000, 2500, 2000㎛인 경우의 순방향의 전류 전압 특성을 나타낸 그래프를 나타내는 도면.
도 3은 본 발명의 실시예 1에서의 FWD의 애노드 전극용 금속의 직경 방향의 길이 w1=3000, 2500, 2000㎛인 경우의 A-A선 단면에서의 FWD의 B-B선으로부터의 거리와 전류 밀도의 관계를 나타낸 그래프를 나타내는 도면.
도 4는 본 발명의 실시예 1에서의 FWD의 애노드 전극용 금속의 직경 방향의 길이 w1=3000, 2500, 2000㎛인 경우의 A-A선 단면에서의 프리 휠 다이오드의 B-B선으로부터의 거리와 정공 밀도의 관계를 나타낸 그래프를 나타내는 도면.
도 5는 본 발명의 실시예 1에서의 FWD의 순바이어스가 걸렸을 때의 전류 경로와 그 경로에서 저항으로서 기능하는 부분을 모식적으로 나타낸 도면.
도 6은 본 발명의 실시예 2에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 7은 본 발명의 실시예 2에서의 FWD의 애노드의 외주 근방에서의 필드 플레이트가 없는 경우의 등전위면을 나타내는 도면.
도 8은 본 발명의 실시예 2에서의 FWD의 애노드의 외주 근방에서의 필드 플레이트가 있는 경우의 등전위면을 나타내는 도면.
도 9는 본 발명의 실시예 3에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 10은 본 발명의 실시예 4에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 11은 본 발명의 실시예 5에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 12는 본 발명의 실시예 6에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 13은 본 발명의 실시예 7에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 14는 본 발명의 실시예 8에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 15는 본 발명의 실시예 9에서의 FWD의 전극면에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 16은 종래의 FWD의 애노드 전극측으로부터 본 평면을 나타낸 도면.
도 17은 종래의 FWD의 반도체 기판에 수직으로 절단했을 때에 나타나는 대칭 단면의 우측 반쪽을 나타내는 도면.
도 18은 필드 리미팅의 하측에서 등전위면이 외측으로 연장되어 가는 상태를 나타내는 도면.
도 19는 종래의 FWD의 애노드 전극인 도 17에서의 w1=3450㎛의 상태일 때의 전류 밀도 분포와 도 1의 B-B선으로부터 애노드 전극용 금속층(8)의 최외주까지의 거리와의 관계를 나타내는 그래프.
도 20은 종래의 FWD의 애노드 전극인 도 17에서의 w1=3450㎛의 상태일 때의 정공 밀도 분포와 도 1의 B-B선으로부터 애노드 전극용 금속층(8)의 최외주까지의 거리와의 관계를 나타내는 그래프.
도 21은 필드 리미팅 최내주층의 곡율 반경이 큰 경우를 나타내는 도면.
도 22는 필드 리미팅 최내주층의 곡율 반경이 작은 경우를 나타내는 도면.
도 23은 애노드층과 필드 리미팅 최내주층과의 오버랩이 작은 경우를 나타낸 도면.
도 24는 애노드층과 필드 리미팅 최내주층과의 오버랩이 큰 경우를 나타낸 도면.
도 25는 필드 리미팅 최내주층의 저면의 폭이 작은 경우의 등전위면을 나타낸 도면.
도 26은 필드 리미팅 최내주층의 저면의 폭이 큰 경우의 등전위면을 나타낸 도면.
도 27은 FWD가 조립된 반쪽 부재 브릿지 회로를 나타낸 모식도.
도 28은 IGBT의 전원의 파형을 나타낸 도면.
도 29는 도 24의 FWD가 조립된 반쪽 부재 브릿지 회로에서 IGBT를 OFF의 상태로부터 ON의 상태로 변화시켰을 때의 노드0-노드1 전류 전압 손실 파형을 나타낸 그래프를 나타내는 도면.
도 30은 도 24의 FWD가 조립된 반쪽 부재 브릿지 회로에서 IGBT를 OFF의 상태로부터 ON의 상태로 변화시켰을 때의 노드1-노드2 전류 전압 손실 파형을 나타낸 그래프를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 캐소드층
3 : 애노드층
4, 4a, 4b : 필드 리미팅 최내주층
5 : 필드 리미팅층
6 : 스토퍼 채널층
7 : 캐소드 전극용 금속층
8 : 애노드 전극용 금속층
9 : 절연막
10 : 도전층
11 : n형 불순물 확산 영역
12 : 산화막
13, 14, 15 : p형 불순물 확산 영역
16 : 필드 플레이트
17 : 절연막
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(실시예 1)
본 발명의 실시예 1의 FWD를 도 1 ∼ 도 9를 이용하여 설명한다. 본 실시예의 FWD는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 1에 도시한 바와 같은 구조를 갖고 있다. 이하, 본 발명의 실시예 1의 FWD의 구조를 설명한다.
본 실시예의 FWD는, 반도체 기판의 표면으로부터 본 평면도는 도 16과 마찬가지다. 또한, 단면에서는 도 1에 도시하는 단면의 폭 w2=5600㎛, 두께 t=500㎛의 n형의 반도체 기판(1)에 본 반도체 기판(1)의 하측 주표면으로부터 소정의 깊이에 걸쳐서 형성된 이 반도체 기판(1)보다도 농도가 높은 n형의 불순물 확산 영역인 캐소드층(2)과, 반도체 기판(1)의 상측 주표면의 도 16의 평면도에서의 대략 중심이 되는 축 즉 도 1의 B-B선으로부터 소정의 거리를 둔 위치까지 상측 주표면으로부터 확산 깊이가 6㎛의 영역에 형성된 표면 농도 5×1016/㎤의 p형의 불순물 확산 영역인 폭 w3=3450㎛의 애노드층(3)이 설치되어 있다.
또한, 반도체 기판(1)의 상측 주표면에서 평면적으로 애노드층(3)의 주위를 둘러싸도록 단면적으로는 반도체 기판(1)의 상측 주표면으로부터의 확산 깊이가 10㎛로 애노드층(3)보다도 확산 깊이가 깊어지도록 또한 확산 농도가 1×1019/㎤라는 애노드층(3)보다도 높은 농도로, 폭 w4=50㎛에서 설치된 환상의 p형 불순물 확산 영역인 필드 리미팅층 최내주(4)를 구비하고 있다. 또한, 필드 리미팅 최내주층(4)을 평면적으로 둘러싸도록, 이 필드 리미팅층 최내주(4)의 외측으로 각각 소정의 거리를 두고 복수 설치된 필드 리미팅층 최내주(4)와 동일한 농도를 갖는 환상의 p형 불순물 확산 영역군인 확산 깊이 10㎛, 확산 농도가 1×1019/㎤의 필드 리미팅층(5)이 설치되어 있다.
또한, 반도체 기판(1)의 최외주에는 반도체 기판(1)보다도 농도가 높은 n형의 불순물 확산 영역인 스토퍼 채널층(6)이 설치되어 있다. 또한, 캐소드층(2)에 접하여 설치된 금으로 이루어지는 캐소드 전극용 금속층(7)과, 애노드층(3)에 접하여 설치되며, 이 제2 캐소드층보다도 대략 중심으로부터의 거리가 작은 알루미늄으로 이루어지는 애노드 전극용 금속층(8)을 구비하고 있다. 본 실시예에서는 애노드 전극용 금속층(8)의 폭이 각각 w1=3000, 2500, 2000㎛와 같도록, 애노드층(3)의 폭보다 일정한 길이만큼 짧아지는 것이 종래와 다른 점이다.
이 때, w1=3000, 2500, 2000㎛의 상태에 대응하는 전류 밀도와 전압의 관계를 도 2에 나타낸다. 도 2에 나타낸 바와 같이, w1을 작게하면 동일 전압이 걸렸을 때의 전류 밀도가 저하하고 있는 것에서 다이오드의 특성이 저하하는 것을 알 수 있다. 또한, 도 3의 데이타의 각각은 w1=3000, 2500, 2000㎛의 상태일 때의 전류 밀도 분포와 도 1의 B-B선으로부터 애노드 전극용 금속층(8)의 최외주까지의 거리와의 관계를 나타내는 그래프이다. 또한, 도 4의 데이타의 각각은 w1=3000, 2500, 2000㎛의 상태일 때의 정공 밀도 분포와 도 1의 B-B선으로부터 애노드 전극용 금속층(8)의 최외주까지의 거리와의 관계를 나타내는 그래프이다. 이들의 그래프보다 w1=3000, 2500, 2000㎛ 각각의 경우에서 종래 기술의 도 19 및 도 20에서 도시한 바와 같은 전류 밀도가 불균일한 분포가 해소되고 있는 것을 알 수 있다.
이러한 구조로 함으로써, 반도체 기판(1)의 상측 면에서, 애노드 전극용 금속층(8)의 최외주면과 필드 리미팅 최내주(4)의 최내주면 간에 소정의 거리를 갖는 구조가 된다. 이에 따라, 반도체 기판(1)의 상측 주표면 근방에 두고 애노드 전극용 금속층(8)의 최외주면과 필드 리미팅 최내주(4)의 최내주면 간으로, 반도체 기판(1)의 상측 주표면으로부터 깊이 6㎛에 걸쳐서 형성된 애노드층(3)이 평면적으로 보아서 외주 부분은 순바이어스 시 즉 애노드 전극용 금속층(8)에 플러스 전계가 걸리며, 캐소드 전극 금속(7)에 마이너스 전계가 걸렸을 때, 도 5에 도시하는 경로 II의 저항 R0로부터 알 수 있듯이, 애노드 전극용 금속층(8)의 하면에서 발생하는 전류가 필드 리미팅 최내주(4)의 방향으로 흘러가는 것을 방해하는 저항으로 하여 작용한다. 이 때, 불순물 농도 NA(㎝-3)의 경우가 똑같은 p형 반도체 기판의 저항율 ρp는,
이다.
또한, NA는 애노드층(3)의 불순물 농도이다. 상측 식을 이용하면,
NA=1×1016/㎤의 경우에는, 저항율 ρp=0.2105Ω㎝ 정도가 된다. 애노드층(3)의 최외주로부터 필드 리미팅 최내주(4)까지의 거리가 500㎛로 하면 도 5의 경로 II의 저항치 R0=0.1053Ω 정도가 된다.
한편, 경로 I의 n형 반도체 기판(1) 부분의 저항치 R1은 100A/㎠에서의 전압이 1.5V인 경우에는 pn 접합면에서의 접촉 전위를 0.7V로 하면,
가 되며, 경로의 저항치는 R1=0.8Ω으로 경로의 저항치는 R0+R2=0.8Ω+0.1Ω=0.9Ω이 되며 경로로는 경로보다도 그 값이 큰 것부터 경로 I를 흐르는 전류에 비교하여 경로 II를 흐르는 전류가 매우 작은 것을 알 수 있다.
그 때문에, 애노드 전극용 금속층(8)이 필드 리미팅 최내주(4)에 직접 접하는 정도까지 크게 형성되어 있는 경우보다도 필드 리미팅 최내주(4)의 하측으로부터 캐소드층(2)으로 향하여 흐르는 전류 밀도를 작고 즉 전류의 집중을 억제할 수 있다. 이에 따라, 종래 기술에 비해 역바이어스시 즉 애노드 전극용 금속층(8)에 캐소드 전극용 금속(7)을 기준으로 한 경우에, 마이너스 전위가 걸리며, 캐소드 전극용 금속층(7)에 애노드 전극용 금속층(8)을 기준으로 한 경우에, 플러스 전위가 걸렸을 때, 필드 리미팅 최내주층(4)의 하부에 국소적으로 크게 축적된 정공의 역류에 의해 생기는 필드 리미팅 최내주층(4)으로 향하여 국소적으로 크게 흐르는 리커버리 전류의 집중을 억제할 수 있다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주(4)의 하측의 온도 상승에 기인하는 필드 리미팅 최내주(4) 근방의 열 파괴의 발생을 억제할 수 있다.
(실시예 2)
본 발명의 실시예 2의 FWD를 도 6을 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 마찬가지이다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 6에 도시한 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는 반도체 기판(1), 캐소드층(2), 필드 리미팅 최내주층(4), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7) 및 애노드 전극용 금속층(8)의 구조에서는 실시예 1에 기재된 FWD와 공통되고 있다. 또, 본 실시예의 FWD는 애노드층(3)의 직경 방향의 길이가 짧으며, 애노드층(3)과 필드 리미팅 최내주층(4) 간은 n형의 반도체 기판(1)에서 전기적 도통이 차단되며 또한 반도체 기판(1)의 주표면 상에 애노드 전극용 금속층(8)의 최외주로부터 필드 리미팅 최내주층(4)의 내측면에까지 절연막(17)을 통해 알루미늄으로 이루어지는 필드 플레이트(16)가 설치되어 있는 점에서는 실시예 1의 FWD와 구조가 다르다.
이러한 구조로 함으로써, p형의 애노드층(3)과 필드 리미팅 최내주층(4) 간에 n형을 갖는 반도체 기판(1)이 불순물 주입되지 않고서 그대로 남아 있기 때문에, 순바이어스 시에 애노드층(3)으로부터 필드 리미팅 최내주층(4)으로 흐르는 전류는 반도체 기판(1)에 의해 차단된다. 이에 따라, 필드 리미팅 최내주층(4)의 하측이 국소적으로 큰 정공 밀도 분포가 되는 것을 억제한다. 그 때문에, 필드 리미팅 최내주층(4)의 하측으로부터 캐소드층(2)으로 향하여 흐르는 전류 밀도를 작게 할 수 있다. 그 때문에, 역바이어스가 걸렸을 때 생기는 캐소드층(2)과 필드 리미팅 최내주층(4) 간에 국소적으로 크게 흐르는 리커버리 전류의 집중이 억제된다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주층(4) 근방의 온도 상승에 기인하는 필드 리미팅 최내주(4) 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 필드 플레이트(16)가 없는 경우는 도 7에 도시한 바와 같이, 애노드층(3)과 필드 리미팅 최내주층(4) 간에 역바이어스 시에 등전위면은 간격이 좁아지며 변화가 크므로 전계가 커지고 있지만, 필드 플레이트(16)를 설치하면 도 8에 도시한 바와 같이, 애노드 전극용 금속층(8)에 걸리는 전위가 애노드층(3)과 필드 리미팅 최내주(4) 간에 생기는 역바이어스 시의 등전위면의 간격이 커지며, 전위가 높은 면이 외측으로 송출되며 전계 집중이 완화된다. 이에 따라, 애노드층(3)과 필드 리미팅 최내주(4) 간에 생기는 전계 집중을 억제하는 것이 가능해진다.
(실시예 3)
본 발명의 실시예 3의 FWD를 도 9를 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 거의 동일하다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 9에 도시한 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는 반도체 기판(1), 캐소드층(2), 필드 리미팅 최내주층(4), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7) 및 애노드 전극(8)의 구조에서는 실시예 1에 기재된 FWD와 공통되어 있다. 또한, 본 실시예의 FWD는 애노드층(3)의 직경 방향의 길이를 짧게 하고 애노드층(3)의 최외주 부분과 필드 리미팅 최내주층(4)이 직접 접촉하는 일 없이 도전이 n형의 반도체 기판(1)에서 거의 차단된 상태이며, 애노드층(3)의 최외주 부분과 필드 리미팅 최내주층(4) 간의 반도체 기판(1)의 표면 상에 절연막(10)을 설치하여 더욱 그 절연막(10)을 덮도록 다결정 실리콘으로 이루어지는 배선(9)을 설치하며, 애노드층(3)의 최외주 부분과 필드 리미팅 최내주층(4)을 도통시키고 있는 구조에서는 실시예 1에 기재된 FWD와 다르다.
이러한 구조로 함으로써, p형의 애노드층(3)과 필드 리미팅 최내주층(4)과는 n형의 반도체 기판(1)에 의해 간격을 두고 설치되고 있다. 또한, 반도체 기판(1)의 상측 주표면에서 절연막(10)을 통해 애노드층(3)과 필드 리미팅 최내주층(4)을 접속하는 다결정 실리콘으로 이루어지는 도전층(9)이 설치됨으로써, 도전층(9)과 평행하게 애노드층(3)과 필드 리미팅 최내주층(4) 간에 전계가 집중하지 않도록 반도체 기판(1)의 표면에 평행하며 간격이 비교적 큰 등전위면이 형성된다.
또한, 애노드층(3)으로부터 필드 리미팅 최내주층(4)으로 흐르는 전류에 대해서는 도전층(9)이 저항으로서 작용하여, 필드 리미팅 최내주층(4)에 흐르는 전류를 작게 한다. 그 때문에, 역바이어스 시에는 역바이어스가 걸렸을 때 생기는 캐소드층(2)과 필드 리미팅 최내주층(4) 간에 국소적으로 크게 흐르는 리커버리 전류의 집중이 억제된다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주층(4) 근방의 온도 상승에 기인하는 필드 리미팅 최내주층(4) 근방의 열 파괴의 발생을 억제할 수 있다.
(실시예 4)
본 발명의 실시예 4의 FWD를 도 10을 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 거의 마찬가지이다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 10에 도시한 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는 반도체 기판(1), 캐소드층(2), 필드 리미팅 최내주층(4), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7) 및 애노드 전극(8)의 구조에서는 실시예 1에 기재된 FWD와 공통되고 있다. 또한, 본 실시예의 FWD는 애노드층(3)의 최외주으로부터 필드 리미팅 최내주(4)의 내측면까지 애노드층(3)보다도 주입 깊이가 얕은 n형의 불순물 확산 영역(11)을 구비하고 있는 점에서는 실시예 1에 기재된 FWD와 구조가 다르다.
이러한 구조로 함으로써, 애노드층(3)과 필드 리미팅 최내주(4) 간에는 애노드층(3)의 n형 불순물 확산 영역(11) 바로 아래의 부분의 p형의 농도가 낮은 부분이 저항층으로서 작용한다. 그 때문에, 애노드층(3)으로부터 필드 리미팅 최내주(4)까지 흐르는 전류에 대해서, 불순물 확산 영역(11)이 저항으로서 작용한다. 그 때문에, 불순물 확산 영역(11)이 없으며 애노드층(3)만인 경우보다도 순바이어스 시에서, 필드 리미팅 최내주(4)의 하측으로부터 캐소드층(2)으로 향하여 흐르는 전류 밀도를 작게 할 수 있게 된다. 이에 따라, 역바이어스가 걸렸을 때 생기는 캐소드층(2)과 필드 리미팅 최내주(4) 간에 국소적으로 크게 흐르는 리커버리 전류의 집중이 억제된다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주(4) 근방의 온도 상승에 기인하는 필드 리미팅 최내주(4) 근방의 열 파괴의 발생을 억제할 수 있다.
(실시예 5)
본 발명의 실시예 5의 FWD를 도 11을 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 거의 마찬가지이다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 11에 나타낸 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는 반도체 기판(1), 캐소드층(2), 애노드층(3), 필드 리미팅 최내주층(4), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7)의 구조에서는 실시예 1에 기재된 FWD와 공통되고 있다. 또한, 본 실시예의 FWD는 애노드 전극용 금속(8)이 애노드층(3)의 최외주까지 연장되어 있으며 또한 애노드층(3)과 필드 리미팅 최내주층(4)과의 경계 부분에 트렌치를 매립하도록 형성된 산화막(12)이 설치되어 있는 점에서 실시예 1에 기재된 FWD와 구조가 다르다.
이러한 구조로 함으로써, 애노드층(3)과 필드 리미팅 최내주(4) 간에는 트렌치에 매립된 절연층(12)이 형성되어 있기 때문에, 이 절연층(12)이 애노드층(3)으로부터 필드 리미팅 최내주(4)까지 흐르고 있는 전류에 대하여 절연층으로서 작용하여 전류를 흘리지 않는다. 그 때문에, 순바이어스 시에 필드 리미팅 최내주(4)의 하측으로부터 캐소드층(2)으로 향하여 흐르는 전류 밀도를 작게 할 수 있다. 이에 따라, 역바이어스가 걸렸을 때 국소적으로 크게 흐르는 리커버리 전류의 집중이 억제된다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주(4) 근방의 온도 상승에 기인하는 필드 리미팅 최내주(4) 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 이 경우, 애노드 전극용 금속층(8)을 애노드층(3)과 동일한 정도로 크게하여도 트렌치에 매립된 산화막(12)은 저항으로서 유효하게 작용하기 때문에, 애노드 전극용 금속층과 캐소드층(2) 간에 걸리는 전압이 동일 상태에서의 애노드 전극용 금속층(8)으로부터 캐소드 전극용 금속층(7)으로 흐르는 전류를 보다 반도체 기판(1)의 폭 방향으로 균일하게 분산하는 것이 가능해진다. 그 결과, 애노드 전극용 금속층(8)과 캐소드 전극용 금속층(7) 간의 전류 전압 특성을 향상시킬 수 있다.
(실시예 6)
본 발명의 실시예 6의 FWD를 도 12을 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 마찬가지이다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 12에 나타낸 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는, 반도체 기판(1), 캐소드층(2), 필드 리미팅 최내주층(4), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7)의 구조에서는 실시예 1에 기재된 FWD와 공통되어 있다. 또한, 애노드층(3)의 직경 방향의 길이가 짧으며, 애노드층(3)과 필드 리미팅 최내주층(4) 간에 애노드층(3)과 주표면으로부터의 깊이가 대략 같으며 매우 저농도인 p형의 불순물 확산 영역(13)이 설치되어 있다. 또한, 애노드 전극용 금속층(8)은 필드 리미팅 최내주층(4)의 내측면에까지 설치되어 있는 점에서 실시예 1에 기재된 FWD와 구조가 다르다.
이러한 구조로 함으로써, 애노드층(3)과 필드 리미팅 최내주층(4) 간에는 비교적 농도가 낮은 p형의 불순물 확산 영역(13)이 형성되어 있기 때문에, 순바이어스 시에는 불순물 확산 영역(13)이 애노드층(3)으로부터 필드 리미팅 최내주층(4)까지 흐르는 전류에 대하여 저항으로서 작용한다. 그 때문에, 애노드층(3)만으로 형성되며, 불순물 확산 영역(13)이 없는 경우보다도 필드 리미팅 최내주층(4)의 하측으로부터 캐소드층(2)으로 향하여 흐르는 전류 밀도를 작게 할 수 있다. 이에 따라, 역바이어스가 걸렸을 때 생기는 캐소드층(2)과 필드 리미팅 최내주층(4) 간에 국소적으로 크게 생기는 리커버리 전류의 집중이 억제된다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주층(4) 근방의 온도 상승에 기인하는 필드 리미팅 최내주층(4) 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 이 경우, 애노드 전극용 금속층(8)을 애노드층(3)과 동일한 정도로 크게하여도 트렌치에 매립된 산화막(12)은 저항으로서 유효하게 작용하기 때문에, 애노드 전극용 금속층과 캐소드 전극용 금속층(7) 간에 걸리는 전압이 동일한 상태에서의 애노드 전극용 금속층(8)으로부터 캐소드 전극용 금속층(7)으로 흐르는 전류를 보다 반도체 기판(1)의 폭 방향으로 균일하게 분산하는 것이 가능해진다. 그 결과, 애노드 전극용 금속층(8)과 캐소드 전극용 금속층(7) 간의 전류 전압 특성을 향상시킬 수 있다.
(실시예 7)
본 발명의 실시예 7의 FWD를 도 13을 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 마찬가지다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 13에 도시한 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는 반도체 기판(1), 캐소드층(2), 필드 리미팅 최내주층(4), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7) 및 애노드 전극(8)의 구조에서는 실시예 1에 기재된 FWD와 공통되어 있다. 또한, 본 실시예의 FWD는 애노드층(3)에 중심으로부터 최외주 부분으로 향하여 소정의 간격으로 복수의 매우 저농도의 p형의 불순물 확산 영역(14)을 구비하고 있는 점에서 실시예 1과 구조가 다르다.
이러한 구조로 함으로써, 애노드층(3)에는 비교적 농도가 낮은 p형의 복수의 불순물 확산 영역(14)이 형성되어 있기 때문에, 순바이어스 시에는 불순물 확산 영역(14)이 애노드층(3)으로부터 필드 리미팅 최내주층(4)까지 흐르는 전류에 대해서 저항으로서 작용한다. 그 때문에, 애노드층(3)만으로 형성되며 불순물 확산 영역(14)이 없는 경우보다도 필드 리미팅 최내주층(4)의 하측으로부터 캐소드층(2)을 향하여 흐르는 전류 밀도를 작게 할 수 있다. 이에 따라, 역바이어스가 걸렸을 때, 캐소드층(2)과 필드 리미팅 최내주층(4) 간에 국소적으로 크게 흐르는 리커버리 전류의 집중이 억제된다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주층(4) 근방의 온도 상승에 기인하는 필드 리미팅 최내주층(4) 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 이 경우, 애노드 전극용 금속층(8)을 애노드층(3)과 동일한 정도로 크게하여도 비교적 농도가 낮은 p형의 불순물 확산 영역(13)은 저항으로서 유효하게 작용하기 때문에, 애노드 전극용 금속층과 캐소드 전극용 금속층(7) 간에 걸리는 전압이 동일 상태에서의 애노드 전극용 금속층(8)으로부터 캐소드 전극용 금속층(7)으로 흐르는 전류를 보다 반도체 기판(1)의 폭 방향으로 균일하게 분산하는 것이 가능해진다. 그 결과, 애노드 전극용 금속층(8)과 캐소드 전극용 금속층(7) 간의 전류 전압 특성을 향상시킬 수 있다.
(실시예 8)
본 발명의 실시예 8의 FWD를 도 14를 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 마찬가지다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 14에 나타낸 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는 반도체 기판(1), 캐소드층(2), 필드 리미팅 최내주층(4), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7)의 구조에서는 실시예 1에 기재된 FWD와 공통되고 있다. 또한, 본 실시예의 FWD는 애노드층(3)의 직경 방향의 길이가 짧으며, 애노드층(3)과 필드 리미팅 최내주층(4) 간에, 애노드층(3)과 주표면으로부터의 깊이가 얕으며, 비교적 농도가 낮은 p형의 불순물 확산 영역(15)이 설치되고 있다. 또한, 본 실시예의 FWD는 애노드 전극용 금속층(8)은 필드 리미팅 최내주층(4)의 내측면에까지 설치되는 점에서, 실시예 1에 기재된 FWD와 구조가 다르다.
이러한 구조로 함으로써, 애노드층(3)과 필드 리미팅 최내주층(4) 간에는 애노드층(3)보다도 깊이가 얕고, 비교적 농도가 낮은 p형의 제9 불순물 확산 영역(15)이 형성되고 있다. 그 때문에, 순바이어스 시에는 불순물 확산 영역(15)은 애노드층(3)으로부터 필드 리미팅 최내주층(4)으로는 거의 전류를 흘리지 않는다. 이에 따라, 필드 리미팅 최내주층(4)의 하측으로부터 캐소드층(2)으로 향하여 흐르는 전류 밀도를 작게 할 수 있다. 이에 따라, 역바이어스가 걸렸을 때, 캐소드층(2)과 필드 리미팅 최내주층(4) 간에 국소적으로 크게 흐르는 리커버리 전류의 집중이 억제된다. 그 결과, 리커버리 전류에 의한 필드 리미팅 최내주층(4) 근방의 온도 상승에 기인하는 필드 리미팅 최내주층(4) 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 애노드 전극용 금속층(8)이 필드 리미팅 최내주층(4)의 내측면 근방까지 설치됨으로써, 애노드층(3)과 필드 리미팅 최내주층(4) 간의 전계 집중을 억제하는 것이 가능해진다.
(실시예 9)
본 발명의 실시예 9의 FWD를 도 15를 이용하여 설명한다. 본 실시예의 FWD는 반도체 기판의 표면으로부터 본 평면도는 도 16과 마찬가지이다. 또한, 단면에서는 도 16에 도시한 바와 같은 FWD의 평면도의 x-x선 단면의 상태가 도 15에 도시한 바와 같은 구조를 갖고 있다. 본 실시예의 FWD는 실시예 1에 기재된 FWD와, 반도체 기판(1), 캐소드층(2), 애노드층(3), 필드 리미팅층(5), 스토퍼 채널층(6), 캐소드 전극용 금속(7)의 구조에서는 공통되어 있다. 또한, 본 실시예의 FWD는, 애노드 전극용 금속(8)이 애노드층(3)의 최외주 근방까지 연장되어 있으며, 필드 리미팅 최내주층(4)이 그 중앙부에 농도가 낮은 부분을 갖도록 필드 리미팅 최내주층 내측 부분(4a)과 필드 리미팅 최내주층 외측 부분(4b)으로 나뉘어져 있는 점에서, 실시예 1에 기재된 FWD와 구조가 다르다.
이러한 구조로 함으로써, 필드 리미팅 최내주층 내측(4a)과 필드 리미팅 최내주층 외측(4b)은 각각의 사이에 비교적 농도가 낮은 부분을 갖는다. 이에 따라, 필드 리미팅 최내주층 내측(4a)과 필드 리미팅 최내주층 외측(4b)은 이 필드 리미팅 최내주층 내측(4a)와 필드 리미팅 최내주층 외측(4b)이 그 폭 방향의 중앙부에 비교적 농도가 작은 부분을 갖지 않으며, 일정한 농도로 분포되고 있는 경우보다도 비교적 정공 밀도가 작아지고 있다. 그 때문에, 순바이어스 시에 생기는 필드 리미팅 최내주층(4)으로부터 캐소드 전극(2)으로 향하여 흐르는 전류의 밀도는 비교적으로 작아진다. 그 결과, 역바이어스가 걸렸을 때, 캐소드층(2)과 필드 리미팅 최내주층(4) 간에 국소적으로 크게 흐르는 리커버리 전류의 집중이 억제된다. 그 결과, 필드 리미팅 최내주층 내측(4a) 및 필드 리미팅 최내주층 외측(4b) 근방의 온도 상승에 기인하는 필드 리미팅 최내주층 내측(4a) 및 필드 리미팅 최내주층 외측(4b) 근방의 열 파괴의 발생을 억제할 수 있다.
또한, 필드 리미팅 최내주층 내측(4a) 및 필드 리미팅 최내주층 외측(4b)은 그 폭 및 가장 깊은 부분의 주입 깊이는 종래와 공통이며, 등전위면의 상태는 종래와 거의 마찬가지이기 때문에, 폭을 좁게하거나 또는 주입 깊이를 얕게 하여 정공 밀도를 작게 할 때와 같이 전계 집중의 완화의 효과를 저감시키는 일은 없다.
본 발명의 반도체 장치에 따르면, 역 바이어스가 걸린 때에 생기는, 제2 불순물 확산 영역과 제2 금속층 사이에 국소적으로 크게 흐르는 라커버리 전류의 집중을 억제할 수 있다. 그 결과, 리커러비 전류에 의한 제2 불순물 확산 영역 근방의 온도 상승에 기인하는 필드 리미팅 최내주층 근방의 열 파괴의 발생을 억제할 수 있다.

Claims (3)

  1. 제1 도전형을 갖는 반도체 기판과,
    상기 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서 형성된 제2 도전형을 갖는 제1 불순물 확산 영역과,
    상기 제1 주표면에 있어서, 상기 제1 불순물 확산 영역보다도 외측의 영역에 상기 제1 불순물 확산 영역을 둘러싸도록 상기 제1 주표면으로부터의 깊이가 상기 제1 불순물 확산 영역보다도 깊고 또한 상기 제1 불순물 확산 영역보다도 농도가 높으며, 소정의 폭으로 형성된 환상의 제2 도전형을 갖는 제2 불순물 확산 영역과,
    상기 반도체 기판의 상기 제1 주표면 상에 상기 제1 불순물 확산 영역에 접하여 상기 제2 불순물 확산 영역의 최내주로부터 소정의 거리를 둔 내측의 영역에 설치된 제1 금속층과,
    상기 반도체 기판의 제2 주표면에 접하도록 설치된 제2 금속층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1 도전형을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 제1 주표면으로부터 소정의 깊이에 걸쳐서 형성된 제2 도전형을 갖는 제1 불순물 확산 영역과,
    상기 반도체 기판의 상기 제1 주표면에 있어서, 상기 제1 불순물 확산 영역보다도 외측의 영역에 해당 제1 불순물 확산 영역을 둘러싸도록 상기 제1 주표면으로부터의 깊이가 상기 제1 불순물 확산 영역보다도 깊으며 또한 상기 제1 불순물 확산 영역보다도 농도가 높으며, 소정의 폭으로 설치된 제2 불순물 확산 영역과,
    상기 반도체 기판의 상기 제1 주표면 상에 상기 제1 불순물 확산 영역에 접하여 설치된 제1 금속층과,
    상기 반도체 기판의 제2 주표면에 접하도록 설치된 제2 금속층과,
    상기 제1 불순물 확산 영역 내 또는 상기 제1 불순물 확산 영역과 상기 제2 불순물 확산 영역 간의 영역에, 상기 제1 불순물 확산 영역으로부터 상기 제2 불순물 확산 영역으로 향하여 흐르는 전류에 대하여 저항으로서 기능하는 상기 제1 불순물 확산 영역보다도 높은 저항치를 갖는 저항 영역
    을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1 도전형을 갖는 반도체 기판과,
    상기 반도체 기판의 제1 주표면으로부터 소정의 깊이에 걸쳐서 형성된 제2 도전형을 갖는 제1 불순물 확산 영역과,
    상기 반도체 기판의 상기 제1 주표면에 있어서, 상기 제1 불순물 확산 영역보다도 외측의 영역에 상기 제1 불순물 확산 영역을 둘러싸도록 상기 제1 주표면으로부터의 깊이가 상기 제1 불순물 확산 영역보다도 깊으며 또한 상기 제1 불순물 확산 영역보다도 농도가 높으며, 소정의 폭으로 형성되어 해당 폭 방향의 중심부 부근의 불순물 농도가 최외주 및 최내주에 비교하여 낮으며, 환상의 제2 도전형을 갖는 제2 불순물 확산 영역과,
    상기 반도체 기판의 상기 제1 주표면 상에 상기 제2 불순물 확산 영역에 대략 접하는 정도까지 설치된 제1 금속층과,
    상기 반도체 기판의 제2 주표면에 접하도록 설치된 제2 금속층
    을 구비하는 것을 특징으로 하는 반도체 장치.
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