JPS58151068A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS58151068A JPS58151068A JP3174082A JP3174082A JPS58151068A JP S58151068 A JPS58151068 A JP S58151068A JP 3174082 A JP3174082 A JP 3174082A JP 3174082 A JP3174082 A JP 3174082A JP S58151068 A JPS58151068 A JP S58151068A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は高耐圧半導体装置Ｋかがｌ）、％ＫＰＮ接合
に逆バイアス電圧を印加したときく安定な特性を有する
プレーナ型の高耐圧半導体装置ＫＩＩする。
に逆バイアス電圧を印加したときく安定な特性を有する
プレーナ型の高耐圧半導体装置ＫＩＩする。
半導体装置は素子の動作によシ自己発熱し温度上昇をみ
る。また、周囲温度が高温で使用されることが多く、高
温状態での信頼性の高いことが必要条件とされる、この
高温での信頼性は、主に高温でＰＮ接合に逆バイアスを
印加したときに生ずる電界によって周囲のＮａ＋等のイ
オンが分極、偏析することに起因する種々の現象に敏感
に左右されることが多い。この現象の判定法として高温
逆バイアス試験法（以降ＨＴＲＢと略称）がある。
る。また、周囲温度が高温で使用されることが多く、高
温状態での信頼性の高いことが必要条件とされる、この
高温での信頼性は、主に高温でＰＮ接合に逆バイアスを
印加したときに生ずる電界によって周囲のＮａ＋等のイ
オンが分極、偏析することに起因する種々の現象に敏感
に左右されることが多い。この現象の判定法として高温
逆バイアス試験法（以降ＨＴＲＢと略称）がある。
これは周囲温度１２５°〜１７５℃の高温状態でＰＮ接
合に逆バイアスを長時間、例えば１０００時間、継続的
に印加し、その前後の素子特性の変化から上述の現象を
観測して素子の信頼性を判断するものである。この場合
の素子特性の変化は一般に逆バイアス洩れ電流において
顕著となるので、以下、高温状態での信頼性をＨＴＲＢ
での前後の逆バイアス洩れ電流で評価することとする。
合に逆バイアスを長時間、例えば１０００時間、継続的
に印加し、その前後の素子特性の変化から上述の現象を
観測して素子の信頼性を判断するものである。この場合
の素子特性の変化は一般に逆バイアス洩れ電流において
顕著となるので、以下、高温状態での信頼性をＨＴＲＢ
での前後の逆バイアス洩れ電流で評価することとする。
高温逆バイアス状態ではＰＮ接合表面近傍の電界強度が
最大になることから、ＰＮ接合表面での表面保鏝法がこ
の信頼性を大きく左右する。特に高耐圧素子においては
、上記電界強度も大きく、表面保饅膜によっては基板外
への洩れ電界が無視できなくなり表面保饅法が重要な要
素となる。
最大になることから、ＰＮ接合表面での表面保鏝法がこ
の信頼性を大きく左右する。特に高耐圧素子においては
、上記電界強度も大きく、表面保饅膜によっては基板外
への洩れ電界が無視できなくなり表面保饅法が重要な要
素となる。
従来はいわゆるメサ型の半導体装置でＰＮ接合表面をエ
ンキャップ剤で被覆したものが多かったが、この方法で
はエンキャップ剤による被覆時に不安定要素が多々あり
、安定的に高信頼性の半導体装置を生産することは非常
に難かしい。最近では上記ＰＮ接合表面保護材としてガ
ラス部材を用いたものが開発されている。多くは上記メ
サ型のＰＮ接合をガラス部材で被覆したものであるが、
これは生産性を考えるとあまり好ましくない。生産性を
考慮して現在ではプレーナ型のＰＮ接合表面をガラス部
材で被覆する方法が開発されている。
ンキャップ剤で被覆したものが多かったが、この方法で
はエンキャップ剤による被覆時に不安定要素が多々あり
、安定的に高信頼性の半導体装置を生産することは非常
に難かしい。最近では上記ＰＮ接合表面保護材としてガ
ラス部材を用いたものが開発されている。多くは上記メ
サ型のＰＮ接合をガラス部材で被覆したものであるが、
これは生産性を考えるとあまり好ましくない。生産性を
考慮して現在ではプレーナ型のＰＮ接合表面をガラス部
材で被覆する方法が開発されている。
以下ガラスプレーナと称する。一方、このガラスプレー
ナ型の素子はメサ型以上に表面状態が素子の逆洩れ電流
に与える影響は顕著であり、外界イオンの汚染に対して
も敏感である。すなわち、高耐圧、高信頼性のものを生
産性よく製造するのにガラスプレーナ型の半導体装置は
優れているが、高温逆バイアス状態での安定性が最大の
問題点であった。
ナ型の素子はメサ型以上に表面状態が素子の逆洩れ電流
に与える影響は顕著であり、外界イオンの汚染に対して
も敏感である。すなわち、高耐圧、高信頼性のものを生
産性よく製造するのにガラスプレーナ型の半導体装置は
優れているが、高温逆バイアス状態での安定性が最大の
問題点であった。
この発明はプレーナ型で為耐圧、高信頼性で、％に高温
逆バイアス状態でもきわめて安定な半導体装置を提供す
るものである。
逆バイアス状態でもきわめて安定な半導体装置を提供す
るものである。
この発明の高耐圧半導体装置は基板の主面におけるＰＮ
接合の露出部にＰＮ接合を含みかつこのＰＮ接合を形成
する領域の周囲に凹部を形成しこれにガラス部材が充填
されており、凹部の深さｄＡは前記ＰＮ接合を形成する
領域の深さｄＢに対して０．４ｄｌ≦ｄＡ＜０６ｄ、
となるように形成されていることを特徴とする。
接合の露出部にＰＮ接合を含みかつこのＰＮ接合を形成
する領域の周囲に凹部を形成しこれにガラス部材が充填
されており、凹部の深さｄＡは前記ＰＮ接合を形成する
領域の深さｄＢに対して０．４ｄｌ≦ｄＡ＜０６ｄ、
となるように形成されていることを特徴とする。
この発明にかかるガラスプレーナ型は２極類に大別され
る。その１つはＰＮ接合表面周辺部の半導体基板（シリ
コン基板）の表面を無出させてガラスを付着させる方法
であり、他はＰＮ接合表面周辺部の半導体基板をエツチ
ング等の手段で穿って凹部を形成し、その凹部にガラス
部材を充填する方法である。すでに述べたようにＰＮ接
合の外界への洩れ電圧を防ぐ意味においても、また、外
界からの汚染を防ぐ意味においても、ガラスの厚さは５
〜６０β程度が適当とされている。これはガラス充填方
法のガラス制御性からも妥当な値である。このように、
ガラス層を５〜６０μ付着させるには紙上の２方法の後
者の方が有利である。すなわち、ガラス付層後に半導体
基板表面を平に近づけることＫより後工程の作業性がき
わめて向上する。
る。その１つはＰＮ接合表面周辺部の半導体基板（シリ
コン基板）の表面を無出させてガラスを付着させる方法
であり、他はＰＮ接合表面周辺部の半導体基板をエツチ
ング等の手段で穿って凹部を形成し、その凹部にガラス
部材を充填する方法である。すでに述べたようにＰＮ接
合の外界への洩れ電圧を防ぐ意味においても、また、外
界からの汚染を防ぐ意味においても、ガラスの厚さは５
〜６０β程度が適当とされている。これはガラス充填方
法のガラス制御性からも妥当な値である。このように、
ガラス層を５〜６０μ付着させるには紙上の２方法の後
者の方が有利である。すなわち、ガラス付層後に半導体
基板表面を平に近づけることＫより後工程の作業性がき
わめて向上する。
この発明では紙上の理由によシ基板表面に凹部を形成し
、その凹部にガラスを充填するガラスプレーナ型の半導
体装置につき以下に詳述する。この発明の１実施例の半
導体装置を第１図に示す。
、その凹部にガラスを充填するガラスプレーナ型の半導
体装置につき以下に詳述する。この発明の１実施例の半
導体装置を第１図に示す。
図において、（１）はＮ型のシリコン基板、（２）はシ
リコン基板に選択的にＰ型不純物を拡散させて形成され
たＰ型領域、（３）は前記Ｐ型領域の外面に形成され７
’ｈＰＮ接合部、（４）はガラス部材で、前記ＰＮ接合
を含みこのＰＮ接合を形成する領域の周囲で半導体基板
主面に形成された凹部（５）内に充填し焼成して形成さ
れたもので、凹部の深さをｄＡ％ＰＮ接合を形成する領
域（２）の厚さをｄＢとしたとき０．４ｄ、≦ｄＡ＜
０．６ ｄｌ となるように形成されている。
リコン基板に選択的にＰ型不純物を拡散させて形成され
たＰ型領域、（３）は前記Ｐ型領域の外面に形成され７
’ｈＰＮ接合部、（４）はガラス部材で、前記ＰＮ接合
を含みこのＰＮ接合を形成する領域の周囲で半導体基板
主面に形成された凹部（５）内に充填し焼成して形成さ
れたもので、凹部の深さをｄＡ％ＰＮ接合を形成する領
域（２）の厚さをｄＢとしたとき０．４ｄ、≦ｄＡ＜
０．６ ｄｌ となるように形成されている。
また、（６１，（的は電極導出をなす電極層、（７）は
表面保鏝の丸めの８ｉｏ７層である。 なお、上記は一
例のシリコン基板が比抵抗５０〜１００Ω・備、Ｐし域
（２）の表面濃Ｉｌｌ Ｘ １０”ａｔｍ／ｃＩＩで領
域の厚さｄＢ： ２０細、 凹部の深さｄムコ５〜１０
μｍとした。 かかる素子を前述のＨＴＲＢ試験（条件
：印加電圧４００ Ｖ。
表面保鏝の丸めの８ｉｏ７層である。 なお、上記は一
例のシリコン基板が比抵抗５０〜１００Ω・備、Ｐし域
（２）の表面濃Ｉｌｌ Ｘ １０”ａｔｍ／ｃＩＩで領
域の厚さｄＢ： ２０細、 凹部の深さｄムコ５〜１０
μｍとした。 かかる素子を前述のＨＴＲＢ試験（条件
：印加電圧４００ Ｖ。
印加時間１０００時間、周囲温度１５０℃）にて評価し
たときの結果を第２図に示す。ここでは、横軸に試験前
の逆洩れ電流（５００Ｖにおける）、縦軸に試験後の逆
洩れ電流（同前）を示す。これらの中′には試験前後で
の変化がほとんどみられないものがあるが、変化してい
るものが多い。
たときの結果を第２図に示す。ここでは、横軸に試験前
の逆洩れ電流（５００Ｖにおける）、縦軸に試験後の逆
洩れ電流（同前）を示す。これらの中′には試験前後で
の変化がほとんどみられないものがあるが、変化してい
るものが多い。
そこでさらに安定的に、より信頼性の高いもＯＫするよ
う種々検討を行なった。例えばガラス部材の種類の検討
、ＰＮ接合を形成する一方の領域（ＰＩ！領域（２））
の表面濃度の検討、ガラス部以外の部分の１！１面保−
展の検討、ガラス部材の厚さく第１１１ｔｇ）の検討等
である１、いずれの場合にもＨＴＲＢ試験結果は第２図
と大差ない結果となつた。しかし、各種の試作品の中に
は洩れ電流の変化分ΔＩｒがきわめて小さく、一般品が
ΔＩｒ≧０であるのに対しｊＩｒ＜Ｏのものも存在する
。それらの素子を再分析し、ｊＩｒと有意な相関をもつ
要素を追求したところ、ｊＩｒと、第１図のｄＡにて示
された凹部の深さとが有意な相関を示すことが見出され
た１ その様子を第３図に示す。図において、横軸はｄ
、であり縦軸がｊＩｒである供試数は１，０００個以上
あり、各ｄＡに対してｊＩｒは多少ばらつきを有するの
で幅をもたせて示しである。なお、図において０印は平
均値を示す。また、このときのその他の要素は極力同一
としているが、多少ガラス層ｔｇＦｉばらつきがあるの
でガラス層のほぼ同一（ｔｇご２０μｍ）のものを抜き
とり、第３図と同様な線図を書いても第４図に示す如く
、ｄａが７．５μｍ以上（０，４ｄＢ≦ｄＡ）において
良好な値を示す。
う種々検討を行なった。例えばガラス部材の種類の検討
、ＰＮ接合を形成する一方の領域（ＰＩ！領域（２））
の表面濃度の検討、ガラス部以外の部分の１！１面保−
展の検討、ガラス部材の厚さく第１１１ｔｇ）の検討等
である１、いずれの場合にもＨＴＲＢ試験結果は第２図
と大差ない結果となつた。しかし、各種の試作品の中に
は洩れ電流の変化分ΔＩｒがきわめて小さく、一般品が
ΔＩｒ≧０であるのに対しｊＩｒ＜Ｏのものも存在する
。それらの素子を再分析し、ｊＩｒと有意な相関をもつ
要素を追求したところ、ｊＩｒと、第１図のｄＡにて示
された凹部の深さとが有意な相関を示すことが見出され
た１ その様子を第３図に示す。図において、横軸はｄ
、であり縦軸がｊＩｒである供試数は１，０００個以上
あり、各ｄＡに対してｊＩｒは多少ばらつきを有するの
で幅をもたせて示しである。なお、図において０印は平
均値を示す。また、このときのその他の要素は極力同一
としているが、多少ガラス層ｔｇＦｉばらつきがあるの
でガラス層のほぼ同一（ｔｇご２０μｍ）のものを抜き
とり、第３図と同様な線図を書いても第４図に示す如く
、ｄａが７．５μｍ以上（０，４ｄＢ≦ｄＡ）において
良好な値を示す。
次に凹部の深さｄＡを３．６，９，１２，１５．１８
（いずれもμｍ）とした試作品のＨＴＲＢ試験結果を第
５図に示す。この図が示すところは、明らかにｊＩｒと
ｄ、の間には相関があり、安定してｊＩｒの小さいもの
を生産するためにはｄＡを７〜１４μｍ程度に制御すれ
ばよいことが判る。
（いずれもμｍ）とした試作品のＨＴＲＢ試験結果を第
５図に示す。この図が示すところは、明らかにｊＩｒと
ｄ、の間には相関があり、安定してｊＩｒの小さいもの
を生産するためにはｄＡを７〜１４μｍ程度に制御すれ
ばよいことが判る。
紙上の結果からｄ４を７〜１４μｍとし、５回の試作を
行ない、抜堆数を毎回１００個、計５００個についての
ＨＴＲＢ試験を第６図に示す。これによっても第５図に
示され九結果と同様の傾向が確認できた。
行ない、抜堆数を毎回１００個、計５００個についての
ＨＴＲＢ試験を第６図に示す。これによっても第５図に
示され九結果と同様の傾向が確認できた。
次に第１図の拡散領域（２）の深さｄｌｌを４０．６０
μｍとした場合のｄ、とｊＩｒとの相関の夫々を第７図
および＃Ｅ８図に示す。この場合ｄＡとしては５，１０
゜１５、２０．３０．４０（いずれもμｆｆ１）を中心
に試作を行なった。この場合も夫々に対しｊＩｒの変化
の少ないｄ、の範囲があり、０．４ｄ、≦ｄＡ≦０．６
ｄＢであればｊＩｒの変化がほとんどない事が明瞭に認
められる。
μｍとした場合のｄ、とｊＩｒとの相関の夫々を第７図
および＃Ｅ８図に示す。この場合ｄＡとしては５，１０
゜１５、２０．３０．４０（いずれもμｆｆ１）を中心
に試作を行なった。この場合も夫々に対しｊＩｒの変化
の少ないｄ、の範囲があり、０．４ｄ、≦ｄＡ≦０．６
ｄＢであればｊＩｒの変化がほとんどない事が明瞭に認
められる。
さらにこの発明は第９図に示すようないわゆるフィール
ドリミテイングリング（８）を有する構造の場合でも、
紙上の関係を満足させるｄＡ、 ｄＢとすればｊＩｒの
変動ははとんどない。これをｄＢ＝１５μｍの場合とｓ
ｄＢ”２０ｊ１ｍの場合とについて第１０図および第
１１図に示す。
ドリミテイングリング（８）を有する構造の場合でも、
紙上の関係を満足させるｄＡ、 ｄＢとすればｊＩｒの
変動ははとんどない。これをｄＢ＝１５μｍの場合とｓ
ｄＢ”２０ｊ１ｍの場合とについて第１０図および第
１１図に示す。
なお、フィールドリミティングリングが複数本の第１２
図に示す形状のものでも同様であ夛、さらに、第１３図
に示すようにＰＮ接合面が基板の主面への篇出部にだけ
凹部を形成しここにガラス部材（４’） 、 （４“）
が充填されたものに対しても同様である。
図に示す形状のものでも同様であ夛、さらに、第１３図
に示すようにＰＮ接合面が基板の主面への篇出部にだけ
凹部を形成しここにガラス部材（４’） 、 （４“）
が充填されたものに対しても同様である。
この発明によれば、高耐圧で特に高温逆バイアス状態で
もきわめて安定な半導体装置が得られる。
もきわめて安定な半導体装置が得られる。
また、この発明は実施例に限定されることなく、同様な
構造部を有するダイオード、トランジスタ、サイリスタ
等にも適用できる。
構造部を有するダイオード、トランジスタ、サイリスタ
等にも適用できる。
第１図はガラスプレーナ型の半導体装置の断面図、第２
図は半導体素子をＨＴＲＢ試験による評価結果を示す縮
図、第３図ないし第８図はいずれも１実施例Ｋかかる半
導体素子の凹部深さと洩れ電流変化との関係を示す線図
、第９図は別の１実施例にかかる半導体素子の断面図、
第１０図および第１１図は実施例Ｋかかる半導体素子の
凹部深さと洩れ電流変化との関係を示す線図、第１２図
および第１３図はいずれ一夫々がさらに別の実施例の半
導体素子の断面図である。 １ 半導体基板（Ｎ型シリコン基板）２
拡散領域（Ｐ型頭域） ３ ＰＮ接合部 ４．４’、４“ ガラス部材 ５ （基板主面の）凹部 ８ フィールドリミテイングリングｄ、
凹部の深さ ｄ、 拡散領域の厚 り ガラス層 代理人 弁理士 井 上 −男 第１図 第３図 第７図 凹部深さくｄ△）−〉 第９図
図は半導体素子をＨＴＲＢ試験による評価結果を示す縮
図、第３図ないし第８図はいずれも１実施例Ｋかかる半
導体素子の凹部深さと洩れ電流変化との関係を示す線図
、第９図は別の１実施例にかかる半導体素子の断面図、
第１０図および第１１図は実施例Ｋかかる半導体素子の
凹部深さと洩れ電流変化との関係を示す線図、第１２図
および第１３図はいずれ一夫々がさらに別の実施例の半
導体素子の断面図である。 １ 半導体基板（Ｎ型シリコン基板）２
拡散領域（Ｐ型頭域） ３ ＰＮ接合部 ４．４’、４“ ガラス部材 ５ （基板主面の）凹部 ８ フィールドリミテイングリングｄ、
凹部の深さ ｄ、 拡散領域の厚 り ガラス層 代理人 弁理士 井 上 −男 第１図 第３図 第７図 凹部深さくｄ△）−〉 第９図
Claims (5)
- （１） 一方の導電型からなる半導体基板の１主面に
露出して形成され、かつ前記基板と反対の導電型にな）
基板内ＫＰＮ接合を形成する領域と、前記ＰＮ接合を含
みこのＰＮ接合を形成する領域の周囲に半導体基板凹部
とを具備し、少くとも前記凹部はガラス部材で充填され
ており、前記凹部の深さｄ、は前記ＰＮ接合を形成する
領域の深さｄＢに対してＱ、４ ｄ、≦ｄＡ＜ ０．６
ｄＢなる関係を満たすように形成されていることを特
徴とする高耐圧半導体装置。 - （２）ＰＮ接合を形成する領域の周囲で、前記ＰＮ接合
に逆バイアス電圧を印加したときに空乏層が到達する域
に前記ＰＮＩ１合と同導電澄からなる少くとも１つの環
状の領域を有することを特徴とする特許請求の範囲第１
項に記載の高耐圧半導体装置。 - （３）半導体基板の比抵抗が３０〜１２０Ω・備の範囲
内にあることを特徴とする特許請求の範囲ｊｌ１１項に
記載の高耐圧半導体装置。 - （４）ＰＮ接合を形成する領域の表面不純物浸度がｌＸ
ｌ０’ｉ〜２ Ｘ １０” ａｉｍ／ｄｉの範囲内であ
ることを特徴とする特許請求の範囲第１項に記載の高耐
圧半導体装置。 - （５） ｄＢが１０〜６０μｍの範囲内にあることを
特徴とする特許請求の範囲第１項に記載の高耐圧半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174082A JPS58151068A (ja) | 1982-03-02 | 1982-03-02 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174082A JPS58151068A (ja) | 1982-03-02 | 1982-03-02 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151068A true JPS58151068A (ja) | 1983-09-08 |
Family
ID=12339424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174082A Pending JPS58151068A (ja) | 1982-03-02 | 1982-03-02 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258628A (en) * | 1992-02-27 | 1993-11-02 | Eastman Kodak Company | Linearizing emitted light intensity from a light-emitting device |
| US6177713B1 (en) * | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
-
1982
- 1982-03-02 JP JP3174082A patent/JPS58151068A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258628A (en) * | 1992-02-27 | 1993-11-02 | Eastman Kodak Company | Linearizing emitted light intensity from a light-emitting device |
| US6177713B1 (en) * | 1998-07-29 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Free wheel diode for preventing destruction of a field limiting innermost circumferential layer |
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