JPS59163867A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS59163867A JPS59163867A JP3857983A JP3857983A JPS59163867A JP S59163867 A JPS59163867 A JP S59163867A JP 3857983 A JP3857983 A JP 3857983A JP 3857983 A JP3857983 A JP 3857983A JP S59163867 A JPS59163867 A JP S59163867A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- type emitter
- main surface
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000001965 increasing effect Effects 0.000 abstract description 4
- 238000007493 shaping process Methods 0.000 abstract 1
- 230000003321 amplification Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はゲートターンオフサイリスタ（以下「ＧＴＯ
Ｊという。）に係り、特にその大ｒｔ化のための改良に
関するものである。
Ｊという。）に係り、特にその大ｒｔ化のための改良に
関するものである。
第１図は従来のＧＴＯの構造を示す断面図で、ｐ形エミ
ッタ（ｐ８）層、ｎ形ベース（ｎ、）Ｉｎ、ｐ形ベース
（ｐ、）層及びｎ形エミッタｍ （ｎ、）層の＝ ｒｏ
構造Ｔｉ： 有Ｌ、ｐ２層とｎｌ、層との間に接合Ｊ１
．ｂ層とｐＢ層との間に接合、ｒ、＋ｐＢｆｆｉと０８
層との間に接合Ｊ３を形成しており、ｐ８層表面にはア
ノード電極Ａが、ｎ８階の表面にはカソード電極Ｋが、
ｐＢ層の主面への露出部にはゲート電極Ｇが形成されて
いる。
ッタ（ｐ８）層、ｎ形ベース（ｎ、）Ｉｎ、ｐ形ベース
（ｐ、）層及びｎ形エミッタｍ （ｎ、）層の＝ ｒｏ
構造Ｔｉ： 有Ｌ、ｐ２層とｎｌ、層との間に接合Ｊ１
．ｂ層とｐＢ層との間に接合、ｒ、＋ｐＢｆｆｉと０８
層との間に接合Ｊ３を形成しており、ｐ８層表面にはア
ノード電極Ａが、ｎ８階の表面にはカソード電極Ｋが、
ｐＢ層の主面への露出部にはゲート電極Ｇが形成されて
いる。
このｆｌＴｏのターンオンは、通常のサイリスタと同様
に接合Ｊ１が順方向にバイアスされている状態で、ゲー
ト電極Ｇからカソード電極にの方向にゲート７１流１゜
を流すことによって起こり、ターンオフは負荷電流ＸＡ
がアノード電極Ａからカソード電極Ｋに流れている状態
で、カソード電極Ｋからゲート電極Ｇへの方向にゲート
電流−工。を流すことによって達成される。このときタ
ーンオフ可能な負荷電流の量大値を可制御電流Ｘ、。え
と呼び、ＧＴＯの重要な性能の一つである。
に接合Ｊ１が順方向にバイアスされている状態で、ゲー
ト電極Ｇからカソード電極にの方向にゲート７１流１゜
を流すことによって起こり、ターンオフは負荷電流ＸＡ
がアノード電極Ａからカソード電極Ｋに流れている状態
で、カソード電極Ｋからゲート電極Ｇへの方向にゲート
電流−工。を流すことによって達成される。このときタ
ーンオフ可能な負荷電流の量大値を可制御電流Ｘ、。え
と呼び、ＧＴＯの重要な性能の一つである。
ＧＴＯがターンオフするためには、上述のようにゲート
・カンード間に逆電流を流すことにより、導通時に発生
している過剰キャリアを均一かつ速やかに排除する必要
があるが、可制御電流工、。。
・カンード間に逆電流を流すことにより、導通時に発生
している過剰キャリアを均一かつ速やかに排除する必要
があるが、可制御電流工、。。
を大きくするためには、ターン・オフ直前の通電領域を
均等に分布させる必要がある。特に大容量のＧＴＯを得
るためには、この電流分布の均一化が重要なネックポイ
ントとなる。
均等に分布させる必要がある。特に大容量のＧＴＯを得
るためには、この電流分布の均一化が重要なネックポイ
ントとなる。
第２図は従来のＧＴＯのゲート、カソード側主面のパタ
ーンを示す平面図で、可制御電流工、。、の増大の手法
としては、一般にカソード領域の幅Ｗを狭くする方法が
用いられており、このためにはカソード領域（ｎ、層）
とゲート領域（ｐ迦）とが互いに入り組んだ構造をとる
が、カソード領域（ｎＢ層）の表面にはアルミニウムの
蒸着層などで形成されたカソード電極Ｋがあり、回路接
続のために、このカソード電極Ｋをワイヤボンデング、
または加圧接触などの方法で外部電極と接続するが、カ
ソード領域の幅Ｗを狭くするためには、第１にカソード
電極にの幅を狭くする必要があり、外部への電極えヨリ
１１ルカ、ｉｎ ｋｌＬ 、、ｑ ６０ ’！ ｋ、’
ｆ、 ｕ Ｉ −ｙが複雑となり、ウエーノ・面積の利
用率が低下する。
ーンを示す平面図で、可制御電流工、。、の増大の手法
としては、一般にカソード領域の幅Ｗを狭くする方法が
用いられており、このためにはカソード領域（ｎ、層）
とゲート領域（ｐ迦）とが互いに入り組んだ構造をとる
が、カソード領域（ｎＢ層）の表面にはアルミニウムの
蒸着層などで形成されたカソード電極Ｋがあり、回路接
続のために、このカソード電極Ｋをワイヤボンデング、
または加圧接触などの方法で外部電極と接続するが、カ
ソード領域の幅Ｗを狭くするためには、第１にカソード
電極にの幅を狭くする必要があり、外部への電極えヨリ
１１ルカ、ｉｎ ｋｌＬ 、、ｑ ６０ ’！ ｋ、’
ｆ、 ｕ Ｉ −ｙが複雑となり、ウエーノ・面積の利
用率が低下する。
この発明は以上のような点に鑑みてなされたもので、カ
ソード領域（ｎ、層）に部分的をこｐＢ層へ突出した複
数個のドツトを設けることによって、通電領域の分散を
計り、ターンオフ時の節１流集中を緩和して、大電流を
遮断できるＧＴＯを提供するものである。
ソード領域（ｎ、層）に部分的をこｐＢ層へ突出した複
数個のドツトを設けることによって、通電領域の分散を
計り、ターンオフ時の節１流集中を緩和して、大電流を
遮断できるＧＴＯを提供するものである。
第３図はこの発明の一実施例の構造を示す断面図で、第
１図の従来例と同一符号は同等部分を示し、その説明は
省略する。この実施例では、ｎＪに複数個の突出部ｎｇ
＋が形成され、この突出ｓｎｍ＋とその他のｎ８層直下
との不純物濃度プロファイルは第４図に示すようになっ
ている。即ち、突出部ｎ；は破線で示すように他の部分
よりも高濃度のｎ形不純物領域であり、ｎ、ｐＢｎＢ部
はｎｌｐＩｌｎＢ部に比して電流増幅率が大きく、ｎ＋
ｌ１ｐＢｎＢ部の電流増幅率を適当に選ぶことによって
、負荷電流は突出部ｎ１直下を流れるようにで炒る。第
５図はこの実施例のｎ＋Ｉ］領域の配置を示すためにカ
ソード電極Ｋを一部破断して示す平面図である。ドツト
状の突出部ｎ１の半径は２０μｍ１間隔ａは６Ｏμｍで
ある。また、この突出１（Ｓ ｎ−の近傍のｐＢ層の領
域は高不純物濃度層となっているので、シート抵抗が小
さくターンオフ時のキャリアの排出に有利である。また
、ドツト状の突出部ｎ書からなる通電領域を分散配置さ
せたので、ターンオフ時のパワーロスによる局部的な温
度上昇を緩和することができ、可制御電流工、。、を峯
太させることができる。ドツト状の突出部ｎ＋の半径は
小さい程、局部的な温度上昇によるホットスポットの発
生を防止する効果は大きいが、カソード領域の有効面積
が減少する。また、ドツト状突出部ｎｔの半径が１００
μｍ以上では可制御電流工、。、増加の効果は全く見ら
れなかった。従って、その半径は１００μｍ以下で適当
な値に選ぶ必携がある。
１図の従来例と同一符号は同等部分を示し、その説明は
省略する。この実施例では、ｎＪに複数個の突出部ｎｇ
＋が形成され、この突出ｓｎｍ＋とその他のｎ８層直下
との不純物濃度プロファイルは第４図に示すようになっ
ている。即ち、突出部ｎ；は破線で示すように他の部分
よりも高濃度のｎ形不純物領域であり、ｎ、ｐＢｎＢ部
はｎｌｐＩｌｎＢ部に比して電流増幅率が大きく、ｎ＋
ｌ１ｐＢｎＢ部の電流増幅率を適当に選ぶことによって
、負荷電流は突出部ｎ１直下を流れるようにで炒る。第
５図はこの実施例のｎ＋Ｉ］領域の配置を示すためにカ
ソード電極Ｋを一部破断して示す平面図である。ドツト
状の突出部ｎ１の半径は２０μｍ１間隔ａは６Ｏμｍで
ある。また、この突出１（Ｓ ｎ−の近傍のｐＢ層の領
域は高不純物濃度層となっているので、シート抵抗が小
さくターンオフ時のキャリアの排出に有利である。また
、ドツト状の突出部ｎ書からなる通電領域を分散配置さ
せたので、ターンオフ時のパワーロスによる局部的な温
度上昇を緩和することができ、可制御電流工、。、を峯
太させることができる。ドツト状の突出部ｎ＋の半径は
小さい程、局部的な温度上昇によるホットスポットの発
生を防止する効果は大きいが、カソード領域の有効面積
が減少する。また、ドツト状突出部ｎｔの半径が１００
μｍ以上では可制御電流工、。、増加の効果は全く見ら
れなかった。従って、その半径は１００μｍ以下で適当
な値に選ぶ必携がある。
以上説明したように、この発明になるＧＴＯではカソー
ド領域を形成するｎ８層のｐＢＮとの界面に複数個の高
濃度ｎ形を有するドツト状突出部ｎｔを均一に形成した
のでカソード電極の幅を小さくすることなく、遮断容量
を大きくすることができる。
ド領域を形成するｎ８層のｐＢＮとの界面に複数個の高
濃度ｎ形を有するドツト状突出部ｎｔを均一に形成した
のでカソード電極の幅を小さくすることなく、遮断容量
を大きくすることができる。
第１図は従来のＧ’ＴＯの構造を示す断面図、第２図は
従来のＧＴＯのゲート、カソード側主面のパターンを示
す平面図、第３図はこの発明の一実施例の構造を示す断
面図、第４図はこの実施例の不純物濃度プロファイルを
示す図、第５図はこの実施例のｎ−領域の配置を示すた
めにカソード電極の一部を破断して示す平面図である０ 図において、Ｔ’ｌはｐ形エミッタ層、ｎＢはｎ形成−
ス層、ｐＢはｐ形ベース層、ｎＢはｎ形エミッタ層、ｎ
−は高不純物濃度のｎ形突出部、Ａはアノード電極、Ｋ
けカソード電極、Ｇはゲート電極である。 なお、図中同一符号は同−捷たけ和尚部分を示゛す０ 代理人 葛 野 信 −（外１名）第１図 第２図 誇褪８キ許郵
従来のＧＴＯのゲート、カソード側主面のパターンを示
す平面図、第３図はこの発明の一実施例の構造を示す断
面図、第４図はこの実施例の不純物濃度プロファイルを
示す図、第５図はこの実施例のｎ−領域の配置を示すた
めにカソード電極の一部を破断して示す平面図である０ 図において、Ｔ’ｌはｐ形エミッタ層、ｎＢはｎ形成−
ス層、ｐＢはｐ形ベース層、ｎＢはｎ形エミッタ層、ｎ
−は高不純物濃度のｎ形突出部、Ａはアノード電極、Ｋ
けカソード電極、Ｇはゲート電極である。 なお、図中同一符号は同−捷たけ和尚部分を示゛す０ 代理人 葛 野 信 −（外１名）第１図 第２図 誇褪８キ許郵
Claims (2)
- （１）ｐ形エミッタ層、ｎ形ベース層、ｐ形ベース層お
よびｎ形エミッタ層がＩｌＮ次重なるように形成され一
ヒ記ｐ形エミッタ層側の第１の主面にアノード電極が形
成され、上記ｎ形エミッタ層側の第２の主面の上記ｎ形
エミッタ層の表面にはカソード電極が形成され、かつ上
記第２の主面の一部にＩ′に出する上記ｐ形ベース層の
表面にはゲー１− ［極が形成さねてなり、上記ケート
電極に逆電流を流すことによって導通状態から阻止状態
に移行させることができるゲートターンオフサイリスタ
において、上記ｎ形エミッタ層の上記ｐ形ベース層との
接合面側に部分的にドツト状のｎ形不純物濃度の高い突
出部を均一に分布するように形成したことを特徴とする
ゲートターンオフサイリスタ。 - （２） ドツト状の突出部は半径が１００ Ｉｔ ｍ
以下の円柱状であることを特徴とする特許請求の範囲第
１項記載のゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3857983A JPS59163867A (ja) | 1983-03-07 | 1983-03-07 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3857983A JPS59163867A (ja) | 1983-03-07 | 1983-03-07 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163867A true JPS59163867A (ja) | 1984-09-14 |
| JPH025307B2 JPH025307B2 (ja) | 1990-02-01 |
Family
ID=12529198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3857983A Granted JPS59163867A (ja) | 1983-03-07 | 1983-03-07 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163867A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214471A (ja) * | 1985-03-19 | 1986-09-24 | Res Dev Corp Of Japan | ゲ−ト制御半導体装置 |
| JPS6269557A (ja) * | 1985-09-20 | 1987-03-30 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
| JPH0624120U (ja) * | 1992-08-12 | 1994-03-29 | 株式会社イナバエクステリア | 軒下用日除け |
| JPH0624119U (ja) * | 1992-08-12 | 1994-03-29 | 株式会社イナバエクステリア | 軒下用日除け |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112465U (ja) * | 1975-03-06 | 1976-09-11 |
-
1983
- 1983-03-07 JP JP3857983A patent/JPS59163867A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112465U (ja) * | 1975-03-06 | 1976-09-11 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214471A (ja) * | 1985-03-19 | 1986-09-24 | Res Dev Corp Of Japan | ゲ−ト制御半導体装置 |
| JPS6269557A (ja) * | 1985-09-20 | 1987-03-30 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
| JPH0624120U (ja) * | 1992-08-12 | 1994-03-29 | 株式会社イナバエクステリア | 軒下用日除け |
| JPH0624119U (ja) * | 1992-08-12 | 1994-03-29 | 株式会社イナバエクステリア | 軒下用日除け |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025307B2 (ja) | 1990-02-01 |
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