KR20140116942A - 반도체장치 - Google Patents

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Abstract

반도체 소자의 특성을 악화시키지 않고, 칩 면적을 저감하고, 내압 특성 능력 및 턴오프 차단 능력을 향상가능한 기술을 제공하는 것을 목적으로 한다. 반도체장치는, 활성 영역(11)과 종단 영역(51)이 규정된 반도체 기판(1)과, 활성 영역에 형성된 반도체 소자(14)와, 활성 영역의 단부와 종단 영역 사이의 반도체 기판의 표면 내에 형성된 제1 내지 제4 P층(38-1∼38-4)을 구비한다. 제1 내지 제4 P층(38-1∼38-4)의 표면 농도 P(1)∼P(4)이 이 순서로 작아지고, 하단 거리 D(1)∼D(4)가 이 순서로 커지고, 반도체 기판 단부측의 끝까지의 거리 B(1)∼B(4)이 이 순서로 커진다. 표면 농도 P(4)가 반도체 기판의 불순물 농도의 10∼1000배이고, 하단 거리 D(4)가 15∼30㎛이다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로서, 특히 고전압 하에서 사용되는 반도체장치에 관한 것이다.
반도체 소자가 형성되는 활성 영역의 외측에 PN 접합을 이루는 P층을 형성함으로써, 고전압하에서의 사용이 가능한 반도체장치가 알려져 있다. 최근, 이와 같은 반도체장치에 관해서, 예를 들면, 특허문헌 1에 개시되어 있는 기술과 같이, 다양한 기술이 제안되어 있다.
일본국 특개 2003-303956호 공보
전술한 것과 같은 반도체장치에 있어서는, 활성 영역 단부와 기판 단부 사이에 복수의 P층을 기판 표면을 따라 배열함으로써, 반도체 기판의 횡방향의 전계 변화를 완만하게 하고, 장치의 전압내량을 높이는 것이 제안되어 있다. 그렇지만, 이와 같은 구조에서는, 복수의 P층이 형성되는 영역이 커지기 때문에, 단일 칩의 면적이 커진다고 하는 문제가 있다. 또한, P층의 단면 형상의 곡률이 높은 국소 부분에 있어서 고전계가 집중적으로 인가되기 때문에, 전압내량의 상한이 제한되고 있다고 하는 문제가 있다.
또한, 전술한 반도체장치에 있어서는, ON 상태시에서의 활성 영역 및 그 주변 영역의 캐리어 농도가 고농도로 되도록 구성되어 있고, IGBT에 있어서 낮은 ON 전압화를 실현하는 것이 제안되어 있다. 그렇지만, 이와 같은 구성에 따르면, 턴오프 동작시에, 활성 영역의 주변 영역에 있어서 전류밀도가 증가하기 때문에, 전류 차단 능력이 저하한다고 하는 문제가 있다.
따라서, 본 발명은, 상기와 같은 문제점을 감안해서 이루어진 것으로서, 반도체 소자의 특성을 악화시키지 않고, 칩 면적을 저감하고, 내압특성 능력 및 턴오프 차단 능력을 향상가능한 기술을 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치는, 활성 영역과, 해당 활성 영역과 이격되어서 그것의 외측을 둘러싸는 종단 영역이 규정된 제1도전형의 반도체 기판과, 상기 활성 영역에 형성된 반도체 소자와, 상기 활성 영역의 단부와 상기 종단 영역 사이의 상기 반도체 기판의 표면 내에 적어도 부분적으로 겹쳐서 형성된 제2도전형의 복수의 불순물층을 구비한다. 상기 복수의 불순물층 중 임의의 인접하는 2개의 제i불순물층 및 제(i+1)불순물층에 관해, 상기 제i불순물층 및 제(i+1)불순물층의 상기 반도체 기판 표면에 있어서 상기 제2도전형의 불순물 농도인 표면 농도를 각각 P(i), P(i+1)로 하고, 상기 반도체 기판 표면으로부터 상기 제i불순물층 및 제(i+1)불순물층의 하단까지의 거리인 하단 거리를 각각 D(i), D(i+1)로 하고, 상기 종단 영역의 상기 활성 영역측의 끝으로부터 상기 제i불순물층 및 제(i+1)불순물층의 상기 반도체 기판 단부측의 끝까지의 거리를 각각 B(i), B(i+1)로 한 경우에, P(i)>P(i+1)과, D(i)<D(i+1)과, B(i)<B(i+1)가 만족된다. 그리고, 상기 복수의 불순물층 중 상기 하단 거리가 가장 큰 불순물층의 상기 표면 농도가, 상기 반도체 기판의 상기 제1도전형의 불순물 농도의 10∼1000배이고, 해당 불순물층의 상기 하단 거리가, 15∼30㎛이다.
본 발명에 따르면, 활성 영역에 가깝게 될수록 제2도전형의 복수의 불순물층의 농도가 높아지도록 구성되어 있고, 또한, 하단 거리가 가장 큰 불순물층의 표면 농도가 반도체 기판의 불순물 농도의 10∼1000배, 해당 불순물층의 하단 거리가 15∼30㎛이 되도록 구성되어 있다. 따라서, 반도체 소자의 특성을 악화시키지 않고, 칩 면적을 저감할 수 있는 동시에, 내압특성 능력 및 턴오프 차단 능력을 향상시킬 수 있다.
도 1은 실시형태 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 2는 실시형태 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 3은 종단 폭과 P층의 층 수의 관계를 도시한 도면이다.
도 4는 전압내량과, P층의 층 수의 관계를 도시한 도면이다.
도 5는 전압내량과, 제4 P층의 하단 거리의 관계를 도시한 도면이다.
도 6은 ON 전압과, 제4 P층의 하단 거리의 관계를 도시한 도면이다.
도 7은 전압내량과, 제4 P층의 표면 농도의 관계를 도시한 도면이다.
도 8은 전압내량과, 거리 A1과 거리 A2의 비의 관계를 도시한 도면이다.
도 9는 실시형태 1의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 10은 실시형태 1의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 11은 실시형태 1의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 12는 턴오프 차단 능력과, 이면 P층의 끝의 위치의 관계를 도시한 도면이다.
도 13은 ON 전압과, 이면 P층의 끝의 위치의 관계를 도시한 도면이다.
도 14는 도 12 및 도 13의 횡축의 스케일을 설명하기 위한 평면도다.
도 15는 실시형태 1의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다.
도 16은 D-D'선∼G-G'선에 있어서의 불순물 농도 분포를 도시한 도면이다.
도 17은 실시형태 1의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다.
도 18은 실시형태 1의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다.
도 19는 H-H'선∼I-I'선에 있어서의 불순물 농도 분포를 도시한 도면이다.
도 20은 실시형태 2에 관한 반도체장치의 구성을 나타낸 단면도다.
도 21은 실시형태 2의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 22는 실시형태 2의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다.
도 23은 실시형태 2의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다.
도 24는 실시형태 2의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다.
도 25는 실시형태 3에 관한 반도체장치의 구성을 나타낸 단면도다.
도 26은 실시형태 3의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 27은 실시형태 3의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다.
도 28은 실시형태 3의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다.
도 29는 실시형태 3의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다.
도 30은 실시형태 4에 관한 반도체장치의 구성을 나타낸 단면도다.
도 31은 실시형태 4의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 32는 실시형태 4의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다.
도 33은 실시형태 4의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다.
도 34는 실시형태 4의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다.
도 35는 실시형태 5에 관한 반도체장치의 구성을 나타낸 단면도다.
도 36은 실시형태 5의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다.
도 37은 실시형태 5의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다.
도 38은 실시형태 5의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다.
도 39는 실시형태 5의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다.
도 40은 실시형태 1에 관한 반도체장치에 있어서의 종단 폭의 저감 효과를 도시한 도면이다.
도 41은 내압특성을 평가하기 위한 실험에 사용한 평가 회로의 도면이다.
도 42는 반도체장치의 내압 리크 전류 특성 평가 파형을 도시한 도면이다.
도 43은 반도체 기판의 횡방향의 위치에 대한, 전계강도 및 정전 포텐셜을 도시한 도면이다.
도 44는 반도체 기판의 횡방향의 위치에 대한에 대한, 전계강도 및 불순물 농도를 도시한 도면이다.
도 45는 반도체 기판의 종방향의 위치에 대한, 전계강도 및 불순물 농도를 도시한 도면이다.
도 46은 반도체 기판의 종방향의 위치에 대한, 전계강도 및 정전 포텐셜을 도시한 도면이다.
도 47은 턴오프 특성을 평가하기 위한 실험에 사용한 평가 회로의 도면이다.
도 48은 턴오프 특성 평가의 결과를 도시한 도면이다.
도 49는 턴오프 차단 능력을 도시한 도면이다.
도 50은 턴오프 차단 능력에 있어서, 이면 P층의 농도 의존성을 도시한 도면이다.
도 51은 턴오프 차단시의 안전동작 영역을 도시한 도면이다.
도 52는 역내압 특성을 평가하기 위한 실험에 사용한 평가 회로의 도면이다.
도 53은 역내압 리크 전류 특성 평가 파형을 도시한 도면이다.
도 54는 다이오드 또는 IGBT를 구비한 반도체장치의 구성을 나타낸 단면도다.
도 55는 관련 반도체장치의 구성을 나타낸 평면도다.
도 56은 관련 반도체장치의 구성을 나타낸 평면확대도다.
도 57은 관련 반도체장치의 구성을 나타낸 단면도다.
도 58은 관련 반도체장치의 다른 구성을 나타낸 단면도다.
<실시형태 1>
우선, 본 발명에 관한 반도체장치에 대해 설명하기 전에, 그것과 관련되는 반도체장치(이하, 「관련 반도체장치」라고 부른다)에 대해 설명한다.
도 55는, 관련 반도체장치의 구성을 나타낸 평면도이고, 도 56은, 도 55에 표시되어 있는 파선으로 표시된 범위의 확대도이다. 도 55에 나타낸 것과 같이, 이 반도체장치는 N형 (제1도전형)의 반도체 기판(1)을 구비하고 있고, 이 반도체 기판(1)에 있어서는, 활성 영역(11)과, 해당 활성 영역(11)과 이격되어서 그것의 외측을 둘러싸는 종단 영역(엣지 터미네이션 영역)(51)과, 활성 영역(11)과 종단 영역(51)에 끼워진 주 PN 접합 영역(31)이 규정되어 있다. 여기에서는, 활성 영역(11)은, 주 PN 접합 영역(31)에 의해 둘러싸이고, 주 PN 접합 영역(31)은, 종단 영역(51)에 의해 둘러싸여 있다. 이때, 활성 영역(11), 주 PN 접합 영역(31), 종단 영역(51)의 상세에 대해서는 나중에 설명한다.
도 56에 나타낸 것과 같이, 반도체 기판(1)에는, 후술하는 Al(알루미늄) 등으로 이루어진 금속막(4), P형(제2도전형)의 P층(33), N형(제1도전형)의 N층(53), 게이트 전극(13)이 형성되어 있다.
도 57은, 도 56에 도시되어 있는 A-A'선에 따른 관련 반도체장치의 구성을 나타낸 단면도다. 도 57에 나타낸 것과 같이, 관련 반도체장치는, 활성 영역(11)에 형성된 반도체 소자인 IGBT(14)을 구비하고 있다.
이 IGBT(14)은, N형의 반도체 기판(1)의 표면의 트렌치 위에 절연막(17)을 개재하여 형성된 게이트 전극(18)과, 반도체 기판(1) 표면에 있어서 게이트 전극(18)을 사이에 끼우는 P층(19)과, P층(19) 아래에 형성된 N층(20)과, P층(19)의 상부에 형성된 P+층(21) 및 N+층(22)과, 절연막(17)의 콘택홀을 통해 P+층(21)과 접속된 금속막(4)인 에미터 전극(23)을 구비하고 있다. 그리고, 이 IGBT(14)은, 반도체 기판(1) 이면 위에 형성된 N형의 버퍼층인 이면 N층(24)과, 이면 N층(24) 위에 형성된 P콜렉터층인 이면 P층(25)과, 이면 P층(25) 위에 형성된 콜렉터 전극(26)을 구비하고 있다.
이때, 반도체 기판(1) 중 N층(20) 및 P층(19) 등의 불순물층이 형성되어 있지 않은 부분은, N-의 드리프트층(16)으로서 기능한다. 또한, IGBT(14)의 게이트 전극(18)끼리는 배선으로 접속되어, IGBT(14)의 에미터 전극(23)끼리는 배선으로 접속되어 있다.
관련 반도체장치는, 전술한 IGBT(14)을 구비할 뿐만 아니라, 활성 영역(11)의 단부와 종단 영역(51) 사이에 있어서 반도체 기판(1)의 표면 내에 배열된 복수의 P층(33)(33-1, 33-2, 33-3,…, 33-n)을 구비하는 동시에, 반도체 기판(1)의 단부(종단 영역(51)의 단부)에 형성된 N층(53)을 구비하고 있다. 복수의 P층(33)(33-1, 33-2, 33-3, …, 33-n) 중, 활성 영역(11)의 가장 내측에 형성된 P층(33-1)(주접합 P층)은, 비교적 크게 형성되어 있다. 그리고, 이 P층(33-1)의 게이트 전극(18)에 가까운 상부에는, 절연막(17)의 콘택홀을 통해 에미터 전극(23)과 접속된 P+층(34)이 형성되어 있다.
복수의 P층(33) 및 N층(53)의 각각은, 절연막(17)의 콘택홀을 통해 금속막(4)인 복수의 전극(35)과 접속되어 있고, 해당 복수의 전극(35) 및 절연막(17) 위에는 복수의 보호막(6)이 형성되어 있다. 이때, P층(33)의 농도, 깊이, 폭, 수, 및, 전극(35)의 설계는, 요구되는 내압(전압내량)에 의해 변경되는 설계 파라미터로서 사용된다.
이상과 같이 구성된 관련 반도체장치에 있어서, 게이트 전극(18)에 임계전압 이상의 전압이 인가되면, P층(19) 중 게이트 전극(18) 주변 부분에 채널이 형성되어, IGBT(14)이 ON이 된다. 즉, 주전류가, 에미터 전극(23)으로부터, P+층(21), 채널(P층(19)), N층(20), 드리프트층(16), 이면 N층(24), 이면 P층(25)을 거쳐, 콜렉터 전극(26)에 흐르는 것이 가능해진다. 이때, 상세한 설명에 대해서는 생략하지만, 이 관련 반도체 장치에서는, 활성 영역(11) 및 주 PN 접합 영역(31)에 있어서 에미터측의 부분의 캐리어 농도가, IGBT(14)의 낮은 ON 전압화가 실현되도록, IGBT(14)의 ON 상태시에 고농도(예를 들면, 모듈레이션 동작에 의해 드리프트층(16)의 농도가 3자리 이상 상승한다)가 되도록 구성되어 있다.
이상, 관련 반도체장치의 구성에 대해 설명하였다. 다음에, 같은 도 57을 사용하여, 상기한 내용에 있어서 간단하게 설명한 활성 영역(11), 주 PN 접합 영역(31) 및 종단 영역(51)에 대해 설명하는 동시에, 나중의 설명에서 사용하는 종단 폭(엣지 터미널 폭) Le에 대해서도 설명한다.
활성 영역(11)은, IGBT(14)의 ON 상태시에 주전류가 흐르는 영역이다. 주 PN 접합 영역(31)은, 활성 영역(11)과 종단 영역(51) 사이의 영역이다. 여기에서, 활성 영역(11)과 주 PN 접합 영역(31)의 경계선 B는, 활성 영역(11)에서의 가장 바깥 둘레의 콘택홀(여기에서는 에미터 전극(23)과 P+층(34)의 콘택홀) 중, 반도체 기판(1) 단부측의 끝을 통과하는 것으로 한다.
종단 영역(51)은, 주 PN 접합 영역(31)의 외주에 위치하는 영역으로서, IGBT(14)의 ON 상태시에 주전류가 흐르지 않는 영역이다. 이 종단 영역(51)에서는, OFF 상태에서 바이어스 인가시에 공핍층이 반도체 기판(1)의 횡방향으로 뻗어, 내압이 유지된다. 여기에서, 주 PN 접합 영역(31)과 종단 영역(51)의 경계선 C는, P층 33-1 중 반도체 기판(1) 단부측의 끝을 통과하는 것으로 한다.
종단 폭(엣지 터미널 폭) Le는, 도 57에 나타낸 것과 같이, 주 PN 접합 영역(31)과 종단 영역(51)의 경계선 C로부터, N층(53) 중 활성 영역(11)측의 끝까지의 폭을 의미하는 것으로 한다.
도 58은, 관련 반도체장치의 다른 구성을 나타낸 단면도다. 도 58에 나타낸 관련 반도체장치에 있어서는, 복수의 P층(33) 대신에, 종단 영역(51)으로부터 활성 영역(11)을 향함에 따라 불순물 농도가 연속적으로 높아지는 한개의 P층(33a)이 형성되어 있다.
그런데, 전술한 관련 반도체장치에 있어서는, 복수의 P층 33(또는 한개의 P층 33a)이 반도체 기판(1) 표면을 따라 배열되어 있기 때문에, 반도체 기판(1)의 횡방향의 전계 변화가 완만해진다. 그 결과, 디바이스(반도체장치)의 고내압화가 실현 가능해진다. 그렇지만, 이와 같은 구조에서는, 복수의 P층(33)이 형성되는 주 PN 접합 영역(31) 및 종단 영역(51)이 커지는 결과, 단일 칩의 면적이 커진다고 하는 문제가 있다.
또한, P층(33)의 단면 형상의 곡률이 높은 국소 부분(예를 들면, 도 57에 표시되는 파선의 원이 붙여진 부분)에 있어서, 고전계가 집중적으로 인가되기 때문에, 전압내량의 상한이 제한되고 있다고 하는 문제가 있다.
또한, 상기한 것과 같이, 관련 반도체 장치에서는, 활성 영역(11) 및 주 PN 접합 영역(31)에 있어서 에미터측의 부분의 캐리어 농도가, IGBT(14)의 ON 상태시에 고농도가 되도록 구성되어 있다. 그렇지만, 이와 같은 구조에 있어서는, IGBT(14)의 턴오프 동작시에, 종단 영역(51)의 이면 P층(25)으로부터 홀이 과잉으로 주입되는 결과, 에미터측의 주 PN 접합 영역(31) 및 종단 영역(51)의 경계에 있어서 전류밀도가 증가한다. 덧붙여, IGBT(14)의 턴오프 동작시에, 주 PN 접합 영역(31)의 에미터측의 캐리어 농도가 높아, 공핍층이 콜렉터측으로 뻗기 어려워진다. 그 결과, IGBT(14)의 턴오프 동작시에 주 PN 접합 영역(31)의 에미터측 전계강도 상승에 의해 임팩트 이온화가 촉진되어, 전류밀도가 증가한다.
그리고, 이상과 같이 전류밀도가 증가하는 결과로서, 국소적인 온도상승이 생겨서 전기적인 열파괴가 발생하고, IGBT(14)의 턴오프 동작시의 전류 차단 능력이 저하하는 일이 있다고 하는 문제가 있다. 특히, 파워 반도체인 IGBT에는, CMOS(Complementary Metal Oxide Semiconductor)로 대표되는 LSI(Large Scale Integration)과 달리, 낮은 ON 전압, 고속화나 전류 구동 능력 향상 이외에 턴오프 동작시의 차단 능력으로 대표되는 파괴 내량도 요구되고 있다.
따라서, 본 발명의 실시형태 1에 관한 반도체장치에 따르면, 이상의 문제를 해결하는 것이 가능해지고 있다. 즉, 본 실시형태에 관한 발명에 따르면, IGBT(14)의 특성을 악화시키지 않고, 칩 면적을 저감하고, 내압 특성 능력 및 턴오프 차단 능력을 향상하는 것이 가능해지고 있다. 이하, 이와 같은 효과가 얻어지는 본 실시형태에 관한 반도체장치에 대해 설명한다.
도 1은, 본 실시형태에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 실시형태에 관한 반도체장치에 있어서, 관련 반도체 장치에서 설명한 구성요소와 동일 또는 유사한 것에 대해서는 동일한 부호를 붙이고, 관련 반도체장치와 다른 점을 중심으로 설명한다.
도 1에 나타낸 것과 같이, 본 실시형태에 관한 반도체장치는, 상기한 복수의 P층(33) 대신에, 활성 영역(11)의 단부와 종단 영역(51) 사이의 반도체 기판(1)의 표면 내에 적어도 부분적으로 겹쳐서 형성된 복수의 P층(38)(제2도전형의 복수의 불순물층)을 구비하고 있다.
본 실시형태에서는, 이 복수의 P층(38)은, 전체로서, 활성 영역(11)의 단부, 주 PN 접합 영역(31) 및 종단 영역(51)에 걸쳐 형성되어 있고, 활성 영역(11)의 가장 바깥 둘레(활성 영역(11)의 끝)에 위치하는 게이트 전극(18) 주변에 생기는 고전계를 억제하는 P형 필드 스톱퍼층(이하 「PFS층」)으로서 기능한다.
여기에서는, 반도체장치가 4500V 클래스의 전압에도 견딜 수 있도록, 4개의 P층(38)(제1 P층(38-1), 제2 P층(38-2), 제3 P층(38-3), 제4 P층(38-4))이 열확산에 의해 형성되어 있는 것으로 한다. 이때, 4개의 P층(38)을 형성하면 4500V 클래스의 전압에도 견딜 수 있는 것에 대해서는, 나중에 설명한다.
이와 같은 4개의 P층(38) 중, 제1 P층(38-1)은, 상기한 P층 33-1(주접합 P층)에 대응하고 있다. 그리고, 활성 영역(11)과 주 PN 접합 영역(31)의 경계선 B는, 에미터 전극(23)과 P+층(34))과의 콘택홀 중 반도체 기판(1) 단부측의 끝을 통과하고, 주 PN 접합 영역(31)과 종단 영역(51)의 경계선 C는, 제1 P층(38-1) 중 반도체 기판(1) 단부측의 끝을 통과하고 있다.
그런데, 임의의 인접하는 2개의 제i의 P층(38)(여기에서는 i=1, 2, 3)과 제(i+1)의 P층(38)에 관해, 제i의 P층(38) 및 제(i+1)의 P층(38)의 반도체 기판(1) 표면에 있어서의 P형의 불순물 농도(표면 농도」)를 각각 P(i), P(i+1)로 한 경우에, P(i)>P(i+1)이 만족되고 있다. 즉, 본 실시형태에서는, P(1)>P(2)>P(3)>P(4)이 만족되고 있고, 표면 농도는 이 순서로 단계적으로 저감하는 것으로 되어 있다.
또한, 반도체 기판(1) 표면으로부터, 제i의 P층(38) 및 제(i+1)의 P층(38)의 하단까지의 거리(「하단 거리」)를 각각 D(i), D(i+1)로 한 경우에, D(i)<D(i+1)이 만족되고 있다. 즉, 본 실시형태에서는, 도 2에 나타낸 것과 같이, D(1)<D(2)<D(3)<D(4)이 만족되고 있다.
또한, 종단 영역(51)의 활성 영역(11)측의 끝(즉 경계선 C)으로부터, 제i의 P층(38) 및 제(i+1)의 P층(38)의 반도체 기판(1) 단부측의 끝까지의 거리를 각각 B(i), B(i+1)로 한 경우에, B(i)<B(i+1)이 만족되고 있다. 즉, 본 실시형태에서는, 도 1에 나타낸 것과 같이, B(1)<B(2)<B(3)<B(4)이 만족되고 있다(이때, B(1)=0).
이상과 같은 본 실시형태에 관한 구성에 있어서는, 복수의 P층(38)(PFS층) 중 가장 바깥 둘레의 제4 P층(38-4)이 전압을 갖게 되는데, 제4 P층(38-4)의 단면 형상의 곡률은, 비교적 낮아져 있다. 따라서, 국소 부분에 대한 고전계의 집중적인 인가를 억제할 수 있다.
또한, 복수의 P층(38)의 농도 설계는, P(1)>P(2)>P(3)>P(4)이며, 셀(활성 영역(11))에 가깝게 될수록, 복수의 P층(38)(PFS층)의 농도가 단계적으로 높아지고 있다. 따라서, 종 및 횡방향에 있어서의 공핍층의 신장을 저지하는 효과가 강해지고 있다. 구체적으로는, 공핍층이 종 및 횡방향으로 뻗어 제1 P층(38-1)에 이르는 것이, 제2 및 제3 P층(38-2, 38-3)에 의해 억제된다. 그 결과, 제1 P층(38-1)의 단면 형상에 있어서 높은 곡률의 부분에 있어서, 내외의 정전 포텐셜 차이가 거의 0이 되기 때문에, 제1 P층(38-1)의 해당 부분에 고전계가 인가되는 것을 억제할 수 있다.
이상에 의해, 본 실시형태에 관한 반도체장치에 따르면, 국소 부분에 대한 고전계의 집중적인 인가가 억제된다. 즉 고전계가 분산되기 때문에, 최대 전압내량을 높일 수 있다. 또한, 전계의 변화가 복수의 P층(38) 내부에서 완만해지기 때문에, 내압을 일정하게 한 경우에는, 후술하는 것과 같이 종단 폭 Le(도 57)을 저감할 수 있다. 따라서, 칩 면적을 저감할 수 있다.
이때, 제4 P층(38-4)의 설계의 허용범위는, 다음에 설명한 것과 같이, 디바이스에 요구되는 종단 폭 Le 및 전압내량에 근거하여 결정된다. 또한, 제2 및 제3 P층(38-2, 38-3)의 설계의 허용범위는, 상세한 설명은 생략하지만, 디바이스의 전압내량의 마진, 및, 각 내압 모드의 전계분포 최적화에 근거하여 결정된다.
도 3∼도 8은, 주로 제4 P층(38-4)의 설계의 허용범위를 설명하기 위한 도면이다. 이하, 도 3으로부터 순서대로, 주로 제4 P층(38-4)의 설계의 허용범위에 대해 설명한다.
도 3은, 전압내량(BVCES)이 일정한 조건하에서, 종단 폭 Le와, P층(38)(PFS층)의 층 수의 관계를 도시한 도면이다. 도 3의 종축의 스케일은, 관련 반도체장치의 종단 폭 Le를 기준으로 하여, 본 실시형태에 관한 반도체장치의 종단 폭 Le를 규격화한 값을 나타낸다. 도 3에 나타낸 것과 같이, P층(38)이 1층 이상 형성된 경우에는, 종단 폭 Le는, 관련 반도체장치의 종단 폭 Le로부터 그것의 25% 이상의 폭을 뺀 폭까지 저감할 수 있다.
그리고, 전압내량(BVCES)이 일정한 조건하에서, P층(38)의 층 수를 늘림에 따라서 종단 폭 Le를 저감해 갈 수 있다. 이것의 이유에 대해서 고찰하면, P층(38)의 층 수가 늘어나면, 인접하는 P층(38)끼리의 사이의 불순물 농도의 차이가 작아져, 각 P층(38) 중 종단 영역(51)측의 확산층 경계 곡률이 높은 부분에 있어서 전계의 집중이 완화되어 간다. 그리고, 확산 경계부에 있어서의 전계집중이 억제되면, 전계의 변화가 완만해진 분포가 된다. 이것이 이유로, 전압내량(BVCES)이 일정한 조건하에서 P층(38)의 층 수를 늘리면, 종단 폭 Le를 저감할 수 있다고 생각된다.
이때, 도 3에 있어서는, P층(38)이 4층 형성된 경우에는, 관련 반도체장치의 종단 폭 Le의 50% 정도까지 저감할 수 있지만, 4층 이상은 종단 폭 Le의 저감 효과는 적어지는 것이 표시되어 있다.
도 4는, 종단 폭 Le가 일정한 조건하에서, 전압내량(BVCES)과, P층(38)(PFS층)의 층 수의 관계를 도시한 도면이다. 도 4의 종축의 스케일은, 관련 반도체장치의 전압내량을 기준으로 하여, 본 실시형태에 관한 반도체장치의 전압내량을 규격화한 값을 나타낸다.
도 4에 나타낸 것과 같이, P층(38)의 층 수를 늘림에 따라서 전압내량을 높일 수 있고, 기판 재료, 농도, 두께에 의해 결정되는 평면 PN 접합의 전압내량에 대한 이론 최대값(도 4의 파선)에 가깝게 할 수 있다. 이것의 유에 대해서 고찰하면, P층(38)의 층 수가 늘어나면, 인접하는 P층(38)끼리의 사이의 불순물 농도의 차이가 작아져, 각 P층(38) 중 종단 영역(51)측의 확산층 경계 곡률이 높은 부분에 있어서의 전계의 집중이 완화되어 간다. 이렇게 확산 경계부에 있어서의 전계집중이 억제되는 것이 이유로, 전체의 최대 내압이, 평면 PN 접합의 이론 최대값에 가깝게 된다고 생각된다.
도 5는, 전압내량(BVCES)과, 제4 P층(38-4)의 하단 거리 D(4)의 관계를 도시한 도면이다. 이때, 도 3을 사용하여 설명한 것 같이, 4개의 P층(38)을 형성한 경우에는 종단 폭 Le를 관련 반도체장치의 종단 폭 Le의 50% 정도까지 저감 가능하기 때문에, 여기에서의 종단 폭 Le는, 관련 반도체장치의 종단 폭 Le의 50%의 폭으로 고정되어 있다. 또한, 제1∼제3 P층(38-1∼38-3)의 농도 분포, 깊이, 폭, 위치는, 이미 최적화되어 있는 것으로 한다.
도 5의 종축의 스케일은, 관련 반도체장치의 전압내량을 기준으로 하여, 본 실시형태에 관한 반도체장치의 전압내량을 규격화한 값을 나타낸다. 도 5의 횡축의 스케일은, 제4 P층(38-4)의 하단 거리 D(4)를 나타낸다. 도 5에 나타낸 것과 같이, 고내압 클래스(3300V, 4500V, 6500V)에 있어서, 제4 P층(38-4)의 하단 거리 D(4)를 15㎛ 이상으로 하면, 전압내량을 관련 반도체장치보다도 향상시킬 수(종축의 스케일이 1을 초과할) 수 있다.
도 6은, ON 전압(VCE(sat))과, 반도체 기판(1) 표면으로부터 제4 P층(38-4)의 하단 거리 D(4)의 관계를 도시한 도면이다. 이 도 6에 있어서도, 도 5와 마찬가지로, 종단 폭 Le는 관련 반도체장치의 종단 폭 Le의 50%의 폭으로 고정되는 동시에, 제1∼제3 P층(38-1∼38-3)의 농도 분포, 깊이, 폭, 위치는, 이미 최적화되어 있는 것으로 한다.
도 6의 종축의 스케일은, 관련 반도체장치의 ON 전압을 기준으로 하여, 본 실시형태에 관한 반도체장치의 ON 전압을 규격화한 값을 나타낸다. 도 6의 횡축의 스케일은, 제4 P층(38-4)의 하단 거리 D(4)를 나타낸다. 도 6에 나타낸 것과 같이, 고내압 클래스(3300V, 4500V, 6500V)에 있어서, 제4 P층(38-4)의 하단 거리 D(4)를 30㎛ 이하로 하면, ON 전압의 상승을 억제할 수 있다.
도 7은, 전압내량(BVCES)과, 제4 P층(38-4)의 표면 농도 P(4)의 관계를 도시한 도면이다. 이 도 7에 있어서도, 도 5 등과 마찬가지로, 종단 폭 Le는 관련 반도체장치의 종단 폭 Le의 50%의 폭으로 고정되는 동시에, 제1∼제3 P층(38-1∼38-3)의 농도 분포, 깊이, 폭, 위치는, 이미 최적화되어 있는 것으로 한다.
도 7의 종축의 스케일은, 전압내량(BVCES)의 이론 최대값을 기준으로 하여, 본 실시형태에 관한 반도체장치의 전압내량을 규격화한 값을 나타낸다. 도 7의 횡축의 스케일은, 반도체 기판(1)의 불순물 농도를 기준으로 하여, 제4 표면 농도 P(4)의 피크값을 규격화한 값을 나타낸다. 도 7에 나타낸 것과 같이, 제4 표면 농도 P(4)의 피크값을, 반도체 기판(1)의 불순물 농도의 1∼2000배로 하면, 전압내량을 관련 반도체장치보다도 향상시킬(종축에 있어서의 스케일이 0.85를 초과할 수) 있다. 특히, 제4 표면 농도 P(4)의 피크값을, 반도체 기판(1)의 불순물 농도의 10∼1000배로 하면, 전압내량을 보다 향상시킬 수 있어, 상기한 이론 최대값에 보다 가깝게 할 수 있다.
도 8은, 전압내량(BVCES)과, 도 2에 표시되는 거리 A1과 거리 A2의 비(A1/A2)의 관계를 도시한 도면이다. 여기에서, 거리 A1은, 제(i+1)의 P층(38)의 주입창의 끝으로부터, 제i의 P층(38)의 주입창의 끝까지의 거리이다. 거리 A2는, 제(i+1)의 P층(38)의 주입창의 양단 사이의 거리이다. 이때, 이 도 8에 있어서도, 도 5 등과 마찬가지로, 종단 폭 Le는 관련 반도체장치의 종단 폭 Le의 50%의 폭으로 하는 동시에, 제1∼제3 P층(38-1∼38-3)의 농도 분포, 깊이, 폭, 위치는, 이미 최적화되어 있는 것으로 한다. 더구나, 이 도 8에 있어서는, 도 5∼도 7을 사용하여 설명한 내용에 의해, 제4 P층(38-4)의 농도 분포, 깊이, 폭, 위치도 최적화되어 있는 것으로 한다.
도 8의 종축의 스케일은, 전압내량(BVCES)의 최적화후의 값을 기준으로 하여, 본 실시형태에 관한 반도체장치의 전압내량을 규격화한 값을 나타낸다. 도 8의 횡축의 스케일은, 상기한 비(A1/A2)를 나타낸다. 도 8에 나타낸 것과 같이, 비(A1/A2)를 0.5 이하로 하면, 전압내량(BVCES)이 낮아지는 것을 억제할 수 있다.
이상의 내용으로부터, 본 실시형태에 관한 반도체장치는, 활성 영역(11)에 가깝게 될수록 P층(38)의 농도가 높아지도록 구성되어 있고, 또한, 하단 거리 D(4)가 가장 큰 불순물층(여기에서는 제4 P층(38-4))의 표면 농도 P(4)가 반도체 기판(1)의 불순물 농도의 10∼1000배, 해당 불순물층(여기에서는 제4 P층(38-4))의 하단 거리 D가 15∼30㎛이 되도록 구성되어 있다. 따라서, IGBT(14)의 특성을 악화시키지 않고, 칩 면적을 저감할 수 있는 동시에, 내압 특성 능력 및 턴오프 차단 능력을 향상시킬 수 있다.
이때, 이상에 있어서는, 주로 4500V 정도의 전압내량을 갖는 고내압 파워 모듈의 IGBT를 갖는 반도체장치를 실현하는 예를 설명했지만, 4500V 이상(예를 들면, 6000V 이상)의 전압내량을 갖는 고내압 파워 모듈의 IGBT를 갖는 반도체장치에 있어서도 마찬가지로 실현할 수 있다. 또한, 반도체 재료로서는, Si 뿐만 아니라 SiC, GaN 등의 와이드 밴드갭 재료를 사용한 반도체 디바이스에 대해서도 상기와 동일한 효과를 얻을 수 있다.
<실시형태 1의 변형예 1>
도 9∼도 11은, 실시형태 1의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다. 본 변형예에 관한 반도체 장치에서는, 상기한 반도체장치에 있어서, 이면 P층(25) 및 콜렉터 전극(26)의 구조가 다르다. 이때, 본 변형예에 있어서도, 이면 N층(24)(제1 이면 불순물층)은, 상기한 반도체장치와 마찬가지로, 반도체 기판(1)의 이면 위에 형성되어 있다.
이면 P층(25)(제2 이면 불순물층)은, 종단 영역(51)의 반도체 기판(1) 단부측의 영역을 제외한, 활성 영역(11) 내부의 영역을 포함하는 소정의 영역에 있어서, 이면 N층(24) 위에 형성되어 있다. 이때, 이하의 설명에 있어서는, 이면 P층(25)이 형성된 해당 소정의 영역을 「이면 P층 형성 영역」으로 부르는 일도 있다. 도 9에 있어서 이면 P층 형성 영역은, 활성 영역(11)과 그것의 주변의 주 PN 접합 영역(31)에 형성되어 있고, 도 10에 있어서의 이면 P층 형성 영역은, 활성 영역(11) 내측에 있어서만 형성되어 있고, 도 11에 있어서의 이면 P층 형성 영역은, 활성 영역(11)으로부터 종단 영역(51)에 걸쳐서 형성되어 있다.
도 9∼도 11에 나타낸 것과 같이, 본 변형예에 있어서, 콜렉터 전극(26)(전극)은, 이면 P층 형성 영역을 제외하고 이면 N층(24) 위에 형성되는 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다. 이렇게 콜렉터 전극(26)과 이면 N층(24)이 직접 접촉(단락)하는 구성에서는, 종단 영역(51)에 있어서의 이면 N층(24)은, IGBT(14)의 턴오프 동작시에 콜렉터측으로부터의 홀 주입을 억제하도록 기능한다. 따라서, IGBT(14)의 ON 상태에의 악영향이 생기지 않고, IGBT(14)의 턴오프 차단 능력을 향상시킬 수 있고, 또한, ON 전압의 상승을 억제할 수 있다.
도 12는, 턴오프 차단 능력 JC(break)(반도체장치가 파괴하지 않고 차단가능한 최대의 전류밀도)와, 이면 P층(25)의 끝(평면에서 볼 때 이면 P층(25)과 이면 N층(24)의 경계)의 위치의 관계를 나타낸 도면이고, 도 13은, ON 전압(VCE(sat))과, 이면 P층(25)의 끝(평면에서 볼 때 이면 P층(25)과 이면 N층(24)의 경계)의 위치의 관계를 도시한 도면이다.
도 12의 종축의 스케일은, 관련 반도체장치의 턴오프 차단 능력을 기준으로 하여, 본 변형예에 관한 반도체장치의 턴오프 차단 능력을 규격화한 값을 나타낸다. 도 13의 종축의 스케일은, 관련 반도체장치의 ON 전압을 기준으로 하여, 본 변형예에 관한 반도체장치의 ON 전압을 규격화한 값을 나타낸다.
도 12 및 도 13의 횡축은, 주 PN 접합 영역(31)과 종단 영역(51)의 경계를 원점으로 하는, 이면 P층(25)의 끝의 위치(이면 N층(24)과 이면 P층(25)의 경계의 위치)이다. 도 14는, 도 12 및 도 13의 횡축의 스케일을 설명하기 위한 평면도다. 이 도 14에 나타낸 것과 같이, 도 12 및 도 13의 횡축에 있어서의 스케일은, 주 PN 접합 영역(31)과 종단 영역(51)의 경계를 원점으로 하여, +1의 스케일의 위치가 반도체 기판(1)의 끝(칩 끝)을 나타내도록 규격화되어 있는 동시에, -1의 스케일의 위치가 반도체 기판(1)의 중심(칩 중심)을 나타내도록 규격화되어 있다.
도 12 및 도 13으로 되돌아가, 이들 도면에는, 개소 A3, A4가 표시되고 있다. 개소 A3은, 활성 영역(11)의 가장 바깥 둘레의 게이트 전극(18)의 종단 영역(51)측의 끝의 개소(스케일이 -0.05인 개소)이다. 개소 A4는, 종단 영역(51)의 양단 사이(주 PN 접합 영역(31) 및 종단 영역(51)의 경계와, 반도체 기판(1)의 끝의 사이)의 거리의 1/4만큼 종단 영역(51)의 활성 영역(11)측의 끝으로부터 반도체 기판(1) 단부측에 위치하는 개소이다.
여기에서, 본 변형예에 관한 반도체장치는, 이면 P층(25)의 끝(평면에서 볼 때 이면 P층(25)과 이면 N층(24)의 경계)이, 개소 A3과 개소 A4 사이에 위치하도록 구성되어 있다. 이와 같은 반도체장치에 따르면, 도 12 및 도 13에 나타낸 것과 같이, IGBT(14)의 ON 상태에의 악영향이 생기지 않고, IGBT(14)의 턴오프 차단 능력을 향상시킬 수 있고, 또한, ON 전압의 상승을 제할 수 있다. 이때, 도 9∼도 11에 나타낸 구성의 어느 것이라도, 이면 P층(25)의 끝(평면에서 볼 때 이면 P층(25)과 이면 N층(24)의 경계)이, 개소 A3과 개소 A4 사이에 위치하도록 구성되어 있으면, 이 효과를 얻을 수 있다.
<실시형태 1의 변형예 2>
도 15는, 실시형태 1의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다. 본 변형예에 관한 반도체 장치에서는, 실시형태 1의 변형예 1에 관한 반도체장치에 있어서, 이면 N층(24)의 N형 불순물 농도의 피크가, 반도체 기판(1) 표면으로부터 깊은 위치에 존재하고 있다.
도 16은, 도 9에 표시되는 D-D'선 및 E-E'선에 있어서의 불순물 농도 분포와, 도 15에 표시되는 F-F'선 및 G-G'선에 있어서의 불순물 농도 분포를 도시한 도면이다. 도 16의 종축의 스케일은, 불순물 농도를 드리프트층(16)의 불순물 농도(반도체 기판(1)의 불순물 농도)로 규격화한 값을 나타낸다. 도 16의 횡축의 스케일은, 반도체 기판(1)의 두께 방향에 있어서의 위치를 나타내고 있어, 스케일이 1에 가깝게 될수록, 그 스케일의 위치가 콜렉터 전극(26)에 가까운 것을 의미한다.
D-D'선 및 F-F'선에 있어서의 불순물 농도의 2개의 피크 중 콜렉터 전극(26)에 가까운 한쪽의 피크는, 이면 P층(25)의 P형 불순물 농도의 피크를 나타내고, 콜렉터 전극(26)으로부터 먼 다른 쪽면의 피크는, 이면 N층(24)의 N형 불순물 농도의 피크를 나타내고 있다. E-E'선 및 G-G'에 있어서의 불순물 농도의 한개의 피크는, 이면 N층(24)의 N형 불순물 농도의 피크를 나타내고 있다. 또한, D-D'선∼G-G'선에 있어서의 불순물 농도에 있어서 도 16의 0.99에 가까운 위치에서의 불순물 농도는, 드리프트층(16)의 불순물 농도(반도체 기판(1)의 불순물 농도)를 나타내고 있다.
여기에서, 본 변형예에서는, 반도체 기판(1) 이면으로부터 이면 N층(24)의 불순물 농도의 피크(제1피크)까지의 거리 R은, 다음 식이 성립하도록 구성되어 있다. 이때, 이 식에 있어서, ΔR는, 반도체 기판(1) 이면으로부터 해당 피크까지의 사이에 있어서 이면 N층(24)의 불순물 농도의 표준편차에 대응하는 위치와 해당 피크의 거리이고, NO은, 이면 N층(24)의 반도체 기판(1) 이면에 있어서의 불순물 농도이고, Nb은, 이면 N층(24)의 피크에 있어서의 불순물 농도이다. 이때, 여기에서는, 이면 P층 형성 영역의 이면 N층(24)도, 그 이외의 영역의 이면 N층(24)도 동일한 주입 프로세스(주입량, 주입 에너지, 주입창)로 형성되어 있다.
[수학식 1]
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이와 같이, 본 변형예에 있어서 이면 N층(24)의 불순물 농도(G-G'선의 불순물 농도)의 피크의 위치는, 상기 식이 만족되고 있어, 반도체 기판(1) 이면으로부터 깊게 되어 있다. 이 결과, 도 16에 나타낸 파선의 화살표와 같이, G-G'선에 있어서의 콜렉터 전극(26)측의 불순물 농도는, E-E'선에 있어서의 콜렉터 전극(26)측의 불순물 농도보다도 저하하고 있다. 따라서, 종단 영역(51)에 있어서 이면 N층(24)과 콜렉터 전극(26)이 형성하는 오믹 콘택의 영향이 저감된다. 따라서, IGBT(14)의 역내압시(에미터가 Positive, 콜렉터가 Negative로 될 때)에, 반도체 기판(1) 표면측의 P+층(21)과 이면 N층(24) 사이에 형성되는 순 바이어스 다이오드의 효과가 억제되기 때문에, IGBT(14)의 역전압 내량이 향상되고, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 1의 변형예 3>
도 17은, 실시형태 1의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다. 본 변형예에 관한 반도체 장치에서는, 실시형태 1의 변형예 1에 관한 반도체장치에 있어서, 콜렉터 전극(26)이, 이면 N층(24) 위에 형성되지 않고, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같이 구성된 본 변형예에 따르면, 종단 영역(51)에 있어서, 이면 N층(24) 및 콜렉터 전극(26)이 오믹 콘택을 형성하지 않게 된다. 따라서, IGBT(14)이 역내압할 때에, 반도체 기판(1) 표면측의 P+층(21)과 이면 N층(24) 사이에 형성되는 순 바이어스 다이오드의 효과가 억제되기 때문에, IGBT(14)의 역전압 내량이 향상되고, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 1의 변형예 4>
도 18은, 실시형태 1의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다. 본 변형예에 관한 반도체 장치에서는, 실시형태 1의 변형예 1에 관한 반도체장치에 있어서, 이면 P층(25)보다도 불순물 농도가 낮은 저농도 P층(27)(제3 이면 불순물층)이 추가되어 있다.
이 저농도 P층(27)은, 이면 P층 형성 영역을 제외하고 이면 N층(24) 위에 형성되어 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고 저농도 P층(27) 위에 형성되는 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
도 19는, 도 18에 표시되는 H-H'선 및 I-I'선에 있어서의 불순물 농도 분포를, 도 16과 동일한 형식으로 도시한 도면이다. H-H'선에 있어서의 불순물 농도의 2개의 피크 중 콜렉터 전극(26)에 가까운(횡축의 스케일이 1에 가까운) 한쪽의 피크는, 이면 P층(25)의 P형 불순물 농도의 피크를 나타내고, 콜렉터 전극(26)으로부터 먼 다른쪽의 피크는, 이면 N층(24)의 N형 불순물 농도의 피크를 나타내고 있다.
I-I'선에 있어서의 불순물 농도의 2개의 피크 중 콜렉터 전극(26)에 가까운(횡축의 스케일이 1에 가까운) 한쪽의 피크는, 저농도 P층(27)의 P형 불순물 농도의 피크를 나타내고, 콜렉터 전극(26)으로부터 먼 다른쪽의 피크는, 이면 N층(24)의 N형 불순물 농도의 피크를 나타내고 있다. 또한, H-H'선 및 I-I'선에 있어서의 불순물 농도에 있어서 일정하게 되어 있는 범위의 불순물 농도는, 드리프트층(16)의 불순물 농도(반도체 기판(1)의 불순물 농도)를 나타내고 있다.
이상과 같이, 저농도 P층(27)을 구비한 본 변형예에 관한 반도체장치에 따르면, 이면 P층(25) 및 저농도 P층(27)과, 드리프트층(16) 및 이면 N층 26에 의해 PN 접합이 형성된다. 따라서, IGBT(14)의 역내압시(에미터가 Positive, 콜렉터가 Negative로 될 때)에, 역내압을 갖게 되기 때문에, IGBT(14)의 역전압 내량이 향상되고, 역내압 모드의 리크 전류를 억제할 수 있다.
또한, 본 변형예에 있어서는, 도 19에 나타낸 것과 같이, 저농도 P층(27)의 불순물 농도의 피크(제2피크)는, 반도체 기판(1)의 불순물 농도보다도 높고, 이면 N층 25의 불순물 농도의 피크(제3피크)보다도 낮아져 있다.
이와 같은 본 변형예에 관한 반도체장치에 따르면, IGBT(14)이 ON 상태시에 콜렉터측으로부터 홀 주입의 기여가 억제되어, 종단 영역(51)의 캐리어 농도의 증대를 억제한다. 그 결과, 종단 영역(51) 등의 캐리어 농도의 상승에 의해 생기고 있었던 에미터측 전계강도 상승에 의한 임팩트 이온화를 억제할 수 있고, 과잉의 전류밀도 및 온도상승을 억제할 수 있다. 따라서, IGBT(14)의 턴오프 동작시에 전류 차단 능력의 저하를 억제할 수 있다.
<실시형태 2>
도 20은, 본 발명의 실시형태 2에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 실시형태에 관한 반도체장치에 있어서, 실시형태 1에서 설명한 구성요소와 동일 또는 유사한 것에 대해서는 동일한 부호를 붙이고, 실시형태 1과 다른 점을 중심으로 설명한다.
이 도 20에 나타낸 것과 같이, 본 실시형태에 관한 반도체장치는, 복수의 P층 38 대신에, 3개의 P층(39)(제2도전형의 제1 P층(39-1), 제2 P층(39-2), 제3 P층(39-3)을 구비하고 있다.
제1 및 제2 P층(39-1, 39-2)은, 활성 영역(11)의 단부와 종단 영역(51) 사이의 반도체 기판(1)의 표면 내에 부분적으로 겹쳐서 형성되어 있다. 그리고, 제3 P층(39-3)은, 제1 P층(39-1)의 종단 영역(51)측의 하부와, 제2 P층(39-2)의 활성 영역(11)측의 하부에 인접하고 있다.
본 실시형태에서는, 이 복수의 P층(39)은, 전체로서, 활성 영역(11)의 단부, 주 PN 접합 영역(31) 및 종단 영역(51)에 걸쳐 형성되어 있고, 활성 영역(11)의 가장 바깥 둘레(활성 영역(11)의 끝)에 위치하는 게이트 전극(18) 주변에 생기는 고전계를 억제하는 P형 필드 스톱퍼층(이하 「PFS층」)으로서 기능한다.
이 3개의 P층(39) 중에서, 제1 P층(39-1)은, 상기한 P층 (33-1(주접합 P층)에 대응하고 있다. 그리고, 활성 영역(11)과 주 PN 접합 영역(31)의 경계선 B는, 에미터 전극(23)과 P+층(34)과의 콘택홀 중 반도체 기판(1) 단부측의 끝을 통과하고, 주 PN 접합 영역(31)과 종단 영역(51)의 경계선 C는, 제1 P층(39-1) 중 반도체 기판(1) 단부측의 끝을 통과하고 있다.
또한, 제1 내지 제3 P층(39-1∼39-3)의 반도체 기판(1) 표면에 있어서의 P형의 불순물 농도(표면 농도)를 각각P(1), P(2), P(3)로 한 경우에, P(1)>P(2)>P(3)가 만족되고 있다.
또한, 반도체 기판(1) 표면으로부터, 제1 내지 제3 P층(39-1∼39-3)의 하단까지의 거리(하단 거리)를 각각 D(1), D(2), D(3)로 한 경우에, D(1)<D(2)<D(3)가 만족되고 있다.
또한, 종단 영역(51)의 활성 영역(11)측의 끝(즉 경계선 C)으로부터, 제1 내지 제3 P층(39-1∼39-3)의 반도체 기판(1) 단부측의 끝까지의 거리를 각각 B(1), B(2), B(3)로 한 경우에, 도 20에 나타낸 것과 같이, B1<B(3)<B(2)가 만족되고 있다(이때, B(1)=0).
이상과 같은 본 실시형태에 관한 구성에 있어서는, 복수의 P층(39)(PFS층) 중 외주의 제2 및 제3 P층(39-2, 39-3)이 전압을 갖게 되지만, 이 제2 및 제3 P층(39-2, 39-3)의 단면 형상의 곡률은, 비교적 낮아져 있다. 따라서, 국소 부분에 대한 고전계의 집중적인 인가를 억제할 수 있다.
또한, 복수의 P층(39)의 농도 설계는, P(1)>P(2)>P(3)이며, 셀(활성 영역(11_)에 가깝게 될수록, 복수의 P층(39)(PFS층)의 농도가 단계적으로 높아지고 있다. 따라서, 공핍층이 횡방향으로 뻗어 제1 P층(39-1)에 이르는 것이, 제2 P층(39-2)에 의해 억제된다. 그 결과, 제1 P층(39-1)의 단면 형상에 있어서의 고곡률의 부분에 있어서, 내외의 정전 포텐셜 차이가 거의 0이 되기 때문에, 제1 P층(39-1)의 해당 부분에 고전계가 인가되는 것을 억제할 수 있다.
이상에 의해, 본 실시형태에 관한 반도체장치에 따르면, 국소 부분에 대한 고전계의 집중적인 인가가 억제된다. 즉 고전계가 분산되기 때문에, 최대 전압내량을 높일 수 있다. 또한, 전계의 변화가 복수의 P층(39) 내부에서 완만해지기 때문에, 내압을 일정하게 한 경우에는, 실시형태 1과 마찬가지로 종단 폭 Le를 저감할 수 있다. 따라서, 칩 면적을 저감할 수 있다.
이때, 제3 P층(39-3)의 설계의 허용범위는, 디바이스에 요구되는 종단 폭 Le 및 전압내량에 근거하여 결정된다. 여기에서는, 실시형태 1과 마찬가지로, 제3 P층(39-3)의 하단 거리 D(3)를, 15∼30㎛로 하고 있다(도 5 및 도 6). 또한, 제2 P층(39-2)의 설계의 허용범위는, 디바이스의 전압내량의 마진, 및, 각 내압 모드의 전계분포 최적화에 근거하여 결정된다. 여기에서는, 실시형태 1과 마찬가지로, 제2 P층(39-2)의 표면 농도 P(2)를, 반도체 기판(1)의 불순물 농도의 10∼1000배로 하고 있다(도 7).
이상과 같이 구성된 본 실시형태에 관한 반도체장치는, 활성 영역(11)에 가깝게 될수록 P층(39)의 농도가 높아지도록 구성되어 있고, 또한, 제2 P층(39-2)의 표면 농도 P(2)가 반도체 기판(1)의 불순물 농도의 10∼1000배, 제3 P층(39-3)의 하단 거리 D(3)가 15∼30㎛이 되도록 구성되어 있다. 따라서, IGBT(14)의 특성을 악화시키지 않고, 칩 면적을 저감할 수 있는 동시에, 내압 특성 능력 및 턴오프 차단 능력을 향상시킬 수 있다.
<실시형태 2의 변형예 1>
도 21은, 실시형태 2의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 1과 대응하는 것이다.
즉, 이면 P층(25)은, 종단 영역(51)의 반도체 기판(1) 단부측의 영역을 제외한, 활성 영역(11) 내부의 영역을 포함하는 소정의 영역에 있어서, 이면 N층(24) 위에 형성되어 있다. 그리고, 이면 P층(25)의 끝은, 도 12 및 도 13에 나타낸 개소 A3과 개소 A4 사이에 위치하도록 구성되어 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고, 이면 N층(24) 위에 형성되는(이면 N층(24)과 직접 단락하도록 형성되는) 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 실시형태 1의 변형예 1과 마찬가지로, IGBT(14)의 ON 상태에의 악영향이 생기지 않고, IGBT(14)의 턴오프 차단 능력을 향상시킬 수 있고, 또한, ON 전압의 상승을 억제할 수 있다. 이때, 이면 P층(25)이 형성되는 소정의 영역(즉 이면 P층 형성 영역)은, 도 21에 표시되는 영역에 한정된 것은 아니고, 도 9∼도 11에 나타낸 영역이라도 상기와 동일한 효과를 얻을 수 있다.
<실시형태 2의 변형예 2>
도 22는, 실시형태 2의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 2와 대응하는 것이다.
즉, 본 변형예에 있어서는, 반도체 기판(1) 이면으로부터 이면 N층(24)의 불순물 농도의 피크(제1피크)까지의 거리 R은, 반도체 기판(1) 이면으로부터 피크까지의 사이에 있어서 이면 N층(24)의 불순물 농도의 표준편차에 대응하는 위치와 피크의 거리를 ΔR, 이면 N층(24)의 반도체 기판(1) 이면에 있어서의 불순물 농도를 N0, 이면 N층(24)의 피크에 있어서의 불순물 농도를 Nb로 한 경우에, 실시형태 1의 변형예 2에서 설명한 식이 성립하도록 구성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 이면 N층(24)의 불순물 농도의 피크의 위치는, 반도체 기판(1) 이면으로부터 깊게 되어 있기 때문에, 실시형태 1의 변형예 2와 마찬가지로, 이면 N층(24)의 콜렉터 전극(26)측의 불순물 농도가 저감한다. 따라서, 종단 영역(51)에 있어서 이면 N층(24)과 콜렉터 전극(26)이 형성하는 오믹 콘택의 영향이 저감된다. 그 결과, 실시형태 1의 변형예 2와 마찬가지로, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 2의 변형예 3>
도 23은, 실시형태 2의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 3과 대응하는 것이다.
즉, 본 변형예에 있어서는, 콜렉터 전극(26)이, 이면 N층(24) 위에 형성되지 않고, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다. 따라서, 실시형태 1의 변형예 3과 마찬가지로, 종단 영역(51)에 있어서 이면 N층(24) 및 콜렉터 전극(26)이 오믹 콘택을 형성하지 않게 되기 때문에, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 2의 변형예 4>
도 24는, 실시형태 2의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 4와 대응하는 것이다.
즉, 본 변형예에 있어서는, 이면 P층(25)보다도 불순물 농도가 낮은 저농도 P층(27)이, 이면 P층 형성 영역을 제외하고 이면 N층(24) 위에 형성되어 있다. 이때, 저농도 P층(27)의 불순물 농도의 피크는, 반도체 기판(1)의 불순물 농도보다도 높고, 이면 N층 25의 불순물 농도의 피크보다도 낮아져 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고 저농도 P층(27) 위에 형성되는 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형예에 관한 반도체장치에 따르면, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 역전압 내량이 향상되기 때문에, 역내압 모드의 리크 전류를 억제할 수 있다. 또한, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 턴오프 동작시에 전류 차단 능력의 저하를 억제할 수 있다.
<실시형태 3>
도 25는, 본 발명의 실시형태 3에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 실시형태에 관한 반도체장치에 있어서, 실시형태 1에서 설명한 구성요소와 동일 또는 유사한 것에 대해서는 동일한 부호를 붙이고, 실시형태 1과 다른 점을 중심으로 설명한다.
이 도 25에 나타낸 것과 같이, 본 실시형태에 관한 반도체장치는, 복수의 P층 38 대신에, 4개의 P층(40)(제2도전형의 제1 P층(40-1), 제2 P층(40-2), 제3 P층(40-3), 제4 P층(40-4)을 구비하고 있다.
제1 및 제2 P층(40-1, 40-2)은, 활성 영역(11)의 단부와 종단 영역(51) 사이의 반도체 기판(1)의 표면 내에 적어도 부분적으로 겹쳐서 형성되어 있다. 그리고, 제3 P층(40-3)은, 제1 P층(40-1)의 종단 영역(51)측의 단부에 인접하고 있고, 제4 P층(40-4)은, 제2 P층(40-2)의 종단 영역(51)측의 단부에 인접하고 있다.
본 실시형태에서는, 이 복수의 P층(40)은, 전체로서, 활성 영역(11)의 단부, 주 PN 접합 영역(31) 및 종단 영역(51)에 걸쳐 형성되어 있고, 활성 영역(11)의 가장 바깥 둘레(활성 영역(11)의 끝)에 위치하는 게이트 전극(18) 주변에 생기는 고전계를 억제하는 P형 필드 스톱퍼층(이하 「PFS층」)으로서 기능한다.
이 4개의 P층(40) 중에서, 제1 P층(40-1)은, 상기한 P층 33-1(주접합 P층)에 대응하고 있다. 그리고, 활성 영역(11)과 주 PN 접합 영역(31)의 경계선 B는, 에미터 전극(23)과 P+층(34)의 콘택홀 중 반도체 기판(1) 단부측의 끝을 통과하고, 주 PN 접합 영역(31)과 종단 영역(51)의 경계선 C는, 제1 P층(40-1) 중 반도체 기판(1) 단부측의 끝을 통과하고 있다.
또한, 제1 내지 제4 P층(40-1∼40-4)의 반도체 기판(1)표면에 있어서의 P형의 불순물 농도(표면 농도)를 각각 P(1), P(2), P(3), P(4)로 한 경우에, P(1)>P(3)=P(4)>P(2)가 만족되고 있다.
또한, 반도체 기판(1) 표면으로부터, 제1 내지 제4 P층(40-1∼40-4)의 하단까지의 거리(하단 거리)를 각각 D(1), D(2), D(3), D(4)로 한 경우에, D(1)<D(3)=D(4)<D(2)가 만족되고 있다.
또한, 종단 영역(51)의 활성 영역(11)측의 끝(즉 경계선 C)으로부터, 제1 내지 제4 P층(40-1∼40-4)의 반도체 기판(1) 단부측의 끝까지의 거리를 각각 B(1), B(2), B(3), B(4)로 한 경우에, 도 25에 나타낸 것과 같이, B(1)<B(3)<B(2)<B(4)가 만족되고 있다(이때, B(1)=0).
이상과 같은 본 실시형태에 관한 구성에 있어서는, 복수의 P층(40)(PFS층) 중 외주의 제2 P층(40-2)이 전압을 갖게 되지만, 이 제2 P층(40-2)의 단면 형상의 곡률은, 비교적 낮아져 있다. 따라서, 국소 부분에 대한 고전계의 집중적인 인가를 억제할 수 있다.
또한, 복수의 P층(40)의 농도 설계는, P(1)>P(3)>P(2)이고, 제2 P층(40-2)으로부터 셀(활성 영역(11))에 가깝게 될수록, 복수의 P층(40)(PFS층)의 농도가 단계적으로 높아지고 있다. 따라서, 공핍층이 횡방향으로 뻗어 제1 P층(40-1)에 이르는 것이, 제2 및 제3 P층(40-2, 40-3)에 의해 억제된다. 그 결과, 제1 P층(40-1)의 단면 형상에 있어서의 고곡률의 부분에 있어서, 내외의 정전 포텐셜 차이가 거의 0이 되기 때문에, 제1 P층(40-1)의 해당 부분에 고전계가 인가되는 것을 억제할 수 있다.
이상에 의해, 본 실시형태에 관한 반도체장치에 따르면, 국소 부분에 대한 고전계의 집중적인 인가가 억제된다. 즉 고전계가 분산하기 때문에, 최대 전압내량을 높일 수 있다. 또한, 전계의 변화가 복수의 P층(40) 내부에서 완만하게 되기 때문에, 내압을 일정하게 한 경우에는, 실시형태 1과 마찬가지로 종단 폭 Le를 저감할 수 있다. 따라서, 칩 면적을 저감할 수 있다.
이때, 제2 P층(40-2)의 설계의 허용범위는, 디바이스에 요구되는 종단 폭 Le 및 전압내량에 근거하여 결정된다. 여기에서는, 실시형태 1과 마찬가지로, 제2 P층(40-2)의 하단 거리 D(2)를, 15∼30㎛로 하고 있다(도 5 및 도 6). 또한, 제3 및 제4 P층(40-3, 40-4)의 설계의 허용범위는, 디바이스의 전압내량의 마진, 및, 각 내압 모드의 전계분포 최적화에 근거하여 결정된다. 여기에서는, 실시형태 1과 마찬가지로, 제3 및 4의 P층(40-3, 40-4)의 표면 농도 P(3), P(4)를, 반도체 기판(1)의 불순물 농도의 10∼1000배로 하고 있다(도 7).
이상과 같이 본 실시형태에 관한 반도체장치는, 활성 영역(11)에 가깝게 될수록 P층(40)의 농도가 높아지도록 구성되어 있고, 또한, 제4 P층(40-4)의 표면 농도 P(4)가 반도체 기판(1)의 불순물 농도의 10∼1000배, 제2 P층(40-2)의 하단 거리 D(2)가 15∼30㎛가 되도록 구성되어 있다. 따라서, IGBT(14)의 특성을 악화시키지 않고, 칩 면적을 저감할 수 있는 동시에, 내압 특성 능력 및 턴오프 차단 능력을 향상시킬 수 있다.
<실시형태 3의 변형예 1>
도 26은, 실시형태 3의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 1과 대응하는 것이다.
즉, 이면 P층(25)은, 종단 영역(51)의 반도체 기판(1) 단부측의 영역을 제외한, 활성 영역(11) 내부의 영역을 포함하는 소정의 영역에 있어서, 이면 N층(24) 위에 형성되어 있다. 그리고, 이면 P층(25)의 끝은, 도 12 및 도 13에 나타낸 개소 A3과 개소 A4 사이에 위치하도록 구성되어 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고, 이면 N층(24) 위에 형성되는(이면 N층(24)과 직접 단락하도록 형성되는) 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 실시형태 1의 변형예 1과 마찬가지로, IGBT(14)의 ON 상태에의 악영향이 생기지 않고, IGBT(14)의 턴오프 차단 능력을 향상시킬 수 있고, 또한, ON 전압의 상승을 억제할 수 있다. 이때, 이면 P층(25)이 형성되는 소정의 영역(즉 이면 P층 형성 영역)은, 도 26에 표시되는 영역에 한정되는 것은 아니고, 도 9∼도 11에 나타낸 영역이라도 상기와 동일한 효과를 얻을 수 있다.
<실시형태 3의 변형예 2>
도 27은, 실시형태 3의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 2와 대응하는 것이다.
즉, 본 변형예에 있어서는, 반도체 기판(1) 이면으로부터 이면 N층(24)의 불순물 농도의 피크(제1피크)까지의 거리 R은, 반도체 기판(1) 이면으로부터 피크까지의 사이에 있어서의 이면 N층(24)의 불순물 농도의 표준편차에 대응하는 위치와 피크의 거리를 ΔR, 이면 N층(24)의 반도체 기판(1) 이면에 있어서의 불순물 농도를 N0, 이면 N층(24)의 피크에 있어서의 불순물 농도를 Nb로 한 경우에, 실시형태 1의 변형예 2에서 설명한 식이 성립하도록 구성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 이면 N층(24)의 불순물 농도의 피크의 위치는, 반도체 기판(1) 이면으로부터 깊게 되어 있기 때문에, 실시형태 1의 변형예 2와 마찬가지로, 이면 N층(24)의 콜렉터 전극(26)측의 불순물 농도가 저감한다. 따라서, 종단 영역(51)에 있어서 이면 N층(24)과 콜렉터 전극(26)이 형성하는 오믹 콘택의 영향이 저감된다. 그 결과, 실시형태 1의 변형예 2와 마찬가지로, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 3의 변형예 3>
도 28은, 실시형태 3의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 3과 대응하는 것이다.
즉, 본 변형예에 있어서는, 콜렉터 전극(26)이, 이면 N층(24) 위에 형성되지 않고, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다. 따라서, 실시형태 1의 변형예 3과 마찬가지로, 종단 영역(51)에 있어서 이면 N층(24) 및 콜렉터 전극(26)이 오믹 콘택을 형성하지 않게 되기 때문에, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 3의 변형예 4>
도 29는, 실시형태 3의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 4와 대응하는 것이다.
즉, 본 변형예에 있어서는, 이면 P층(25)보다도 불순물 농도가 낮은 저농도 P층(27)이, 이면 P층 형성 영역을 제외하고 이면 N층(24) 위에 형성되어 있다. 이때, 저농도 P층(27)의 불순물 농도의 피크는, 반도체 기판(1)의 불순물 농도보다도 높고, 이면 N층 25의 불순물 농도의 피크보다도 낮아져 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고 저농도 P층(27) 위에 형성되는 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형예에 관한 반도체장치에 따르면, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 역전압 내량이 향상됨으로써, 역내압 모드의 리크 전류를 억제할 수 있다. 또한, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 턴오프 동작시에 전류 차단 능력의 저하를 억제할 수 있다.
<실시형태 4>
도 30은, 본 발명의 실시형태 4에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 실시형태에 관한 반도체장치에 있어서, 실시형태 1에서 설명한 구성요소와 동일 또는 유사한 것에 대해서는 동일한 부호를 붙이고, 실시형태 1과 다른 점을 중심으로 설명한다.
이 도 30에 나타낸 것과 같이, 본 실시형태에 관한 반도체장치는, 복수의 P층 38 대신에, 2개의 P층(41)(제2도전형의 제1 P층(41-1), 제2 P층(41-2)을 구비하고 있다.
제1 및 제2 P층(41-1, 41-2)은, 활성 영역(11)의 단부와 종단 영역(51) 사이의 반도체 기판(1)의 표면 내에 적어도 부분적으로 겹쳐서 형성되어 있다. 그리고, 제1 P층(41-1)의 활성 영역(11)에 있어서의 P형의 불순물 농도는, 제1 P층(41-1)의 종단 영역(51)에 있어서의 해당 불순물 농도보다도 높아져 있다. 이때, 여기에서는, 제1 P층(41-1)의 불순물 농도는, 종단 영역(51)으로부터 활성 영역(11)을 향함에 따라서 연속적으로 높아지도록 형성되어 있다. 이와 같은 제1 P층(41-1)을 형성하기 위해서는, 예를 들면, 우선, 종단 영역(51)으로부터 활성 영역(11)을 향함에 따라서 단계적으로 높아지는 복수의 불순물 농도 영역을 형성하는 공정과, 그 후에 해당 복수의 불순물 농도 영역을 열확산해서 그들 사이의 농도의 차이를 저하시키는 공정을 행한다.
본 실시형태에서는, 이 복수의 P층(41)은, 전체로서, 활성 영역(11)의 단부, 주 PN 접합 영역(31) 및 종단 영역(51)에 걸쳐 형성되어 있고, 활성 영역(11)의 가장 바깥 둘레(활성 영역(11)의 끝)에 위치하는 게이트 전극(18) 주변에 생기는 고전계를 억제하는 P형 필드 스톱퍼층(이하 「PFS층」)으로서 기능한다.
이 2개의 P층(41) 중에서, 제1 P층(41-1)은, 상기한 P층 33-1(주접합 P층)에 대응하고 있다. 그리고, 활성 영역(11)과 주 PN 접합 영역(31)의 경계선 B는, 에미터 전극(23)과 P+층(34)의 콘택홀 중 반도체 기판(1) 단부측의 끝을 통과하고, 주 PN 접합 영역(31)과 종단 영역(51)의 경계선 C는, 제1 P층(41-1) 중 반도체 기판(1) 단부측의 끝을 통과하고 있다.
또한, 제2 P층(41-2)의 반도체 기판(1) 표면에 있어서의 P형의 불순물 농도(표면 농도)를 P(2)로 하고, 제1 P층(41-1)의 표면 농도의 최소를 Pmin(1)으로 한 경우에, Pmin(1)>P(2)가 만족되고 있다.
또한, 반도체 기판(1) 표면으로부터, 제1 및 제2 P층(41-1, 41-2)의 하단까지의 거리(하단 거리)를 각각 D(1), D(2)로 한 경우에, D(1)<D(2)가 만족되고 있다(이때, 여기에서는 D(1)은, 제1 P층의 최하단까지의 거리이다).
또한, 종단 영역(51)의 활성 영역(11)측의 끝(즉 경계선 C)으로부터, 제1 및 제2 P층(41-1, 41-2)의 반도체 기판(1) 단부측의 끝까지의 거리를 각각 B(1), B(2)로 한 경우에, 도 30에 나타낸 것과 같이, B(1)<B(2)가 만족되고 있다(이때, B(1)=0).
이상과 같은 본 실시형태에 관한 구성에 있어서는, 복수의 P층(41)(PFS층) 중 외주의 제2 P층(41-2)이 전압을 갖게 되지만, 이 제2 P층(41-2)의 단면 형상의 곡률은, 비교적 낮아져 있다. 따라서, 국소 부분에 대한 고전계의 집중적인 인가를 억제할 수 있다.
또한, 복수의 P층(41)의 농도 설계는, Pmin(1)>P(2)이고, 셀(활성 영역(11))에 가깝게 될수록, 복수의 P층(41)(PFS층)의 농도가 단계적 및 연속적으로 높아지고 있다. 따라서, 공핍층이 횡방향으로 뻗어 제1 P층(41-1)에 이르는 것이, 제2 P층(41-2)에 의해 억제된다. 그 결과, 제1 P층(41-1)의 단면 형상에 있어서의 고곡률의 부분에 있어서, 내외의 정전 포텐셜 차이가 거의 0이 되기 때문에, 제1 P층(41-1)의 해당 부분에 고전계가 인가되는 것을 억제할 수 있다.
이상에 의해, 본 실시형태에 관한 반도체장치에 따르면, 국소 부분에 대한 고전계의 집중적인 인가가 억제된다. 즉 고전계가 분산되기 때문에, 최대 전압내량을 높일 수 있다. 또한, 전계의 변화가 복수의 P층(41) 내부에서 완만하게 되기 때문에, 내압을 일정하게 한 경우에는, 실시형태 1과 마찬가지로 종단 폭 Le를 저감할 수 있다. 따라서, 칩 면적을 저감할 수 있다.
이때, 제2 P층(41-2)의 설계의 허용범위는, 디바이스에 요구되는 종단 폭 Le 및 전압내량에 근거하여 결정된다. 여기에서는, 실시형태 1과 마찬가지로, 제2 P층(41-2)의 하단 거리 D(2)를, 15∼30㎛로 하고(도 5 및 도 6), 제2 P층(41-2)의 표면 농도 P(2)를, 반도체 기판(1)의 불순물 농도의 10∼1000배로 하고 있다(도 7). 또한, 제1 P층(41-1)의 설계의 허용범위는, 디바이스의 전압내량의 마진, 및, 각 내압 모드의 전계분포 최적화에 근거하여 결정된다.
이상과 같이 본 실시형태에 관한 반도체장치는, 활성 영역(11)에 가깝게 될수록 P층(41)의 농도가 높아지도록 구성되어 있고, 또한, 제2 P층(41-2)의 표면 농도 P(2)가 반도체 기판(1)의 불순물 농도의 10∼1000배, 제2 P층(41-2)의 하단 거리 D(2)가 15∼30㎛가 되도록 구성되어 있다. 따라서, IGBT(14)의 특성을 악화시키지 않고, 칩 면적을 저감할 수 있는 동시에, 내압 특성 능력 및 턴오프 차단 능력을 향상시킬 수 있다.
<실시형태 4의 변형예 1>
도 31은, 실시형태 4의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 1과 대응하는 것이다.
즉, 이면 P층(25)은, 종단 영역(51)의 반도체 기판(1) 단부측의 영역을 제외한, 활성 영역(11) 내부의 영역을 포함하는 소정의 영역에 있어서, 이면 N층(24) 위에 형성되어 있다. 그리고, 이면 P층(25)의 끝은, 도 12 및 도 13에 나타낸 개소 A3과 개소 A4 사이에 위치하도록 구성되어 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고, 이면 N층(24) 위에 형성되는(이면 N층(24)과 직접 단락하도록 형성되는) 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 실시형태 1의 변형예 1과 마찬가지로, IGBT(14)의 ON 상태에의 악영향이 생기지 않고, IGBT(14)의 턴오프 차단 능력을 향상시킬 수 있고, 또한, ON 전압의 상승을 억제할 수 있다. 이때, 이면 P층(25)이 형성되는 소정의 영역(즉 이면 P층 형성 영역)은, 도 31에 표시되는 영역에 한정되는 것은 아니고, 도 9∼도 11에 나타낸 영역이라도 상기와 동일한 효과를 얻을 수 있다.
<실시형태 4의 변형예 2>
도 32는, 실시형태 4의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 2와 대응하는 것이다.
즉, 본 변형예에 있어서는, 반도체 기판(1) 이면으로부터 이면 N층(24)의 불순물 농도의 피크(제1피크)까지의 거리 R은, 반도체 기판(1) 이면으로부터 피크까지의 사이에 있어서의 이면 N층(24)의 불순물 농도의 표준편차에 대응하는 위치와 피크의 거리를 ΔR, 이면 N층(24)의 반도체 기판(1) 이면에 있어서의 불순물 농도를 N0, 이면 N층(24)의 피크에 있어서의 불순물 농도를 Nb로 한 경우에, 실시형태 1의 변형예 2에서 설명한 식이 성립하도록 구성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 이면 N층(24)의 불순물 농도의 피크의 위치는, 반도체 기판(1) 이면으로부터 깊게 되어 있기 때문에, 실시형태 1의 변형예 2와 마찬가지로, 이면 N층(24)의 콜렉터 전극(26)측의 불순물 농도가 저감한다. 따라서, 종단 영역(51)에 있어서 이면 N층(24)과 콜렉터 전극(26)이 형성하는 오믹 콘택의 영향이 저감된다. 그 결과, 실시형태 1의 변형예 2와 마찬가지로, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 4의 변형예 3>
도 33은, 실시형태 4의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 3과 대응하는 것이다.
즉, 본 변형예에 있어서는, 콜렉터 전극(26)이, 이면 N층(24) 위에 형성되지 않고, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다. 따라서, 실시형태 1의 변형예 3과 마찬가지로, 종단 영역(51)에 있어서 이면 N층(24) 및 콜렉터 전극(26)이 오믹 콘택을 형성하지 않게 되기 때문에, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 4의 변형예 4>
도 34는, 실시형태 4의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 4와 대응하는 것이다.
즉, 본 변형예에 있어서는, 이면 P층(25)보다도 불순물 농도가 낮은 저농도 P층(27)이, 이면 P층 형성 영역을 제외하고 이면 N층(24) 위에 형성되어 있다. 이때, 저농도 P층(27)의 불순물 농도의 피크는, 반도체 기판(1)의 불순물 농도보다도 높고, 이면 N층 25의 불순물 농도의 피크보다도 낮아져 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고 저농도 P층(27) 위에 형성되는 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형예에 관한 반도체장치에 따르면, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 역전압 내량이 향상됨으로써, 역내압 모드의 리크 전류를 억제할 수 있다. 또한, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 턴오프 동작시에 전류 차단 능력의 저하를 억제할 수 있다.
<실시형태 5>
도 35는, 본 발명의 실시형태 5에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 실시형태에 관한 반도체장치에 있어서, 실시형태 1에서 설명한 구성요소와 동일 또는 유사한 것에 대해서는 동일한 부호를 붙이고, 실시형태 1과 다른 점을 중심으로 설명한다.
이 도 35에 나타낸 것과 같이, 본 실시형태에 관한 반도체장치는, 복수의 P층 38 대신에, (n+1)개의 P층(42)(제2도전형의 제1 P층(42-1), 제2 P층(42-2), …, 제(n+1)의 P층(42-(n+1)))을 구비하고 있다.
이 중에서 n개의 제1 내지 제n의 P층(42-1∼42-n)은, 활성 영역(11)의 단부와 종단 영역(51) 사이의 반도체 기판(1)의 표면 내에, 활성 영역 51로부터 종단 영역(51)을 향하는 방향에 배열되어 있다. 이때, 제1 내지 제n의 P층(42-1∼42-n)의 반도체 기판(1) 표면에 있어서의 P형의 불순물 농도인 표면 농도는 서로 동일하고, 또한, 반도체 기판(1) 표면으로부터 제1 내지 제n의 P층(42-1∼42-n)의 하단까지의 거리인 하단 거리는 서로 동일하다.
그리고, 나머지의 1개인 제(n+1)의 P층(42-(n+1))은, 제1 내지 제n의 P층(42-1∼42-n) 중 적어도 제1 P층(42-1)의 하부에 인접하고 있다.
본 실시형태에서는, 이 복수의 P층(42)은, 전체로서, 활성 영역(11)의 단부, 주 PN 접합 영역(31) 및 종단 영역(51)에 걸쳐 형성되어 있고, 활성 영역(11)의 가장 바깥 둘레(활성 영역(11)의 끝)에 위치하는 게이트 전극(18) 주변에 생기는 고전계를 억제하는 P형 필드 스톱퍼층(이하 「PFS층」)으로서 기능한다.
이 (n+1)개의 P층(42) 중에서, 제1 P층(42-1)은, 상기한 P층 33-1(주접합 P층)에 대응하고 있다. 그리고, 활성 영역(11)과 주 PN 접합 영역(31)의 경계선 B는, 에미터 전극(23)과 P+층(34)의 콘택홀 중 반도체 기판(1) 단부측의 끝을 통과하고, 주 PN 접합 영역(31)과 종단 영역(51)의 경계선 C는, 제1 P층(42-1) 중 반도체 기판(1) 단부측의 끝을 통과하고 있다.
제1 P층(42-1) 및 제(n+1)의 P층(42-(n+1))의 표면 농도를 각각 P(1), P(n+1)로 한 경우에, P(1)>P(n+1)가 만족되고 있다. 또한, 제1 P층(42-1) 및 제(n+1)의 P층(42-(n+1))의 하단 거리를 각각 D(1), D(n+1)로 한 경우에, D(1)<D(n+1)이 만족되고 있다.
이상과 같은 본 실시형태에 관한 구성에 있어서는, 복수의 P층(42)(PFS층) 중 외주의 제(n+1)의 P층(42-(n+1))이 전압을 갖게 되지만, 이 제(n+1)의 P층(42-(n+1))의 단면 형상의 곡률은, 비교적 낮아져 있다. 따라서, 국소 부분에 대한 고전계의 집중적인 인가를 억제할 수 있다.
또한, 복수의 P층(41)의 농도 설계는, P(1)>P(n+1)이고, 셀(활성 영역(11))에 가깝게 될수록, 복수의 P층(42)(PFS층)의 농도가 단계적으로 높아지고 있다. 따라서, 공핍층이 횡방향으로 뻗어 제1 P층(42-1)에 이르는 것이, 제(n+1)의 P층(42-(n+1))에 의해 억제된다. 그 결과, 제1 P층(42-1)의 단면 형상에 있어서의 고곡률의 부분에 있어서, 내외의 정전 포텐셜 차이가 거의 0이 되기 때문에, 제(n+1)의 P층(42-(n+1))의 해당 부분에 고전계가 인가되는 것을 억제할 수 있다.
이상에 의해, 본 실시형태에 관한 반도체장치에 따르면, 국소 부분에 대한 고전계의 집중적인 인가가 억제된다. 즉 고전계가 분산되기 때문에, 최대 전압내량을 높일 수 있다. 또한, 전계의 변화가 복수의 P층(42) 내부에서 완만하게 되기 때문에, 내압을 일정하게 한 경우에는, 실시형태 1과 마찬가지로 종단 폭 Le를 저감할 수 있다. 따라서, 칩 면적을 저감할 수 있다.
이때, 제(n+1)의 P층(42-(n+1))의 설계의 허용범위는, 디바이스에 요구되는 종단 폭 Le 및 전압내량에 근거하여 결정된다. 여기에서는, 실시형태 1과 마찬가지로, 제(n+1)의 P층(42-(n+1))의 하단 거리 D(n+1)을, 15∼30㎛로 하고(도 5 및 도 6), 제(n+1)의 P층(42-(n+1))의 표면 농도 P(n+1)을, 반도체 기판(1)의 불순물 농도의 10∼1000배로 하고 있다(도 7). 또한, 제1 내지 제2 P층(42-1∼42-n)의 개수, 폭, 간격은, 디바이스의 전압내량의 마진, 및, 각 내압 모드의 전계분포 최적화에 근거하여 결정된다.
이상과 같이 본 실시형태에 관한 반도체장치는, 활성 영역(11)에 가깝게 될수록 P층(42)의 농도가 높아지도록 구성되어 있고, 또한, 제(n+1)의 P층(42-(n+1))의 표면 농도 P(n+1)이 반도체 기판(1)의 불순물 농도의 10∼1000배, 제(n+1)의 P층(42-(n+1))의 하단 거리 D(n+1)이 15∼30㎛가 되도록 구성되어 있다. 따라서, IGBT(14)의 특성을 악화시키지 않고, 칩 면적을 저감할 수 있는 동시에, 내압 특성 능력 및 턴오프 차단 능력을 향상시킬 수 있다.
<실시형태 5의 변형예 1>
도 36은, 실시형태 5의 변형예 1에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 1과 대응하는 것이다.
즉, 이면 P층(25)은, 종단 영역(51)의 반도체 기판(1) 단부측의 영역을 제외한, 활성 영역(11) 내부의 영역을 포함하는 소정의 영역에 있어서, 이면 N층(24) 위에 형성되어 있다. 그리고, 이면 P층(25)의 끝은, 도 12 및 도 13에 나타낸 개소 A3과 개소 A4 사이에 위치하도록 구성되어 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고, 이면 N층(24) 위에 형성되는(이면 N층(24)과 직접 단락하도록 형성되는) 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 실시형태 1의 변형예 1과 마찬가지로, IGBT(14)의 ON 상태에의 악영향이 생기지 않고, IGBT(14)의 턴오프 차단 능력을 향상시킬 수 있고, 또한, ON 전압의 상승을 억제할 수 있다. 이때, 이면 P층(25)이 형성되는 소정의 영역(즉 이면 P층 형성 영역)은, 도 36에 표시되는 영역에 한정되는 것은 아니고, 도 9∼도 11에 나타낸 영역이라도 상기와 동일한 효과를 얻을 수 있다.
<실시형태 5의 변형예 2>
도 37은, 실시형태 5의 변형예 2에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 2와 대응하는 것이다.
즉, 본 변형예에 있어서는, 반도체 기판(1) 이면으로부터 이면 N층(24)의 불순물 농도의 피크(제1피크)까지의 거리 R은, 반도체 기판(1) 이면으로부터 피크까지의 사이에 있어서의 이면 N층(24)의 불순물 농도의 표준편차에 대응하는 위치와 피크의 거리를 ΔR, 이면 N층(24)의 반도체 기판(1) 이면에 있어서의 불순물 농도를 N0, 이면 N층(24)의 피크에 있어서의 불순물 농도를 Nb로 한 경우에, 실시형태 1의 변형예 2에서 설명한 식이 성립하도록 구성되어 있다.
이와 같은 본 변형에 관한 반도체장치에 따르면, 이면 N층(24)의 불순물 농도의 피크의 위치는, 반도체 기판(1) 이면으로부터 깊게 되어 있기 때문에, 실시형태 1의 변형예 2와 마찬가지로, 이면 N층(24)의 콜렉터 전극(26)측의 불순물 농도가 저감한다. 따라서, 종단 영역(51)에 있어서 이면 N층(24)과 콜렉터 전극(26)이 형성하는 오믹 콘택의 영향이 저감된다. 그 결과, 실시형태 1의 변형예 2와 마찬가지로, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 5의 변형예 3>
도 38은, 실시형태 5의 변형예 3에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 3과 대응하는 것이다.
즉, 본 변형예에 있어서는, 콜렉터 전극(26)이, 이면 N층(24) 위에 형성되지 않고, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다. 따라서, 실시형태 1의 변형예 3과 마찬가지로, 종단 영역(51)에 있어서 이면 N층(24) 및 콜렉터 전극(26)이 오믹 콘택을 형성하지 않게 되기 때문에, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있다.
<실시형태 5의 변형예 4>
도 39는, 실시형태 5의 변형예 4에 관한 반도체장치의 구성을 나타낸 단면도다. 이때, 본 변형예는, 실시형태 1의 변형예 4와 대응하는 것이다.
즉, 본 변형예에 있어서는, 이면 P층(25)보다도 불순물 농도가 낮은 저농도 P층(27)이, 이면 P층 형성 영역을 제외하고 이면 N층(24) 위에 형성되어 있다. 이때, 저농도 P층(27)의 불순물 농도의 피크는, 반도체 기판(1)의 불순물 농도보다도 높고, 이면 N층 25의 불순물 농도의 피크보다도 낮아져 있다. 그리고, 콜렉터 전극(26)은, 이면 P층 형성 영역을 제외하고 저농도 P층(27) 위에 형성되는 동시에, 이면 P층 형성 영역에 있어서 이면 P층(25) 위에 형성되어 있다.
이와 같은 본 변형예에 관한 반도체장치에 따르면, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 역전압 내량이 향상됨으로써, 역내압 모드의 리크 전류를 억제할 수 있다. 또한, 실시형태 1의 변형예 4와 마찬가지로, IGBT(14)의 턴오프 동작시에 전류 차단 능력의 저하를 억제할 수 있다.
<실시형태 1∼5에 관한 반도체장치의 평가>
<종단 폭>
도 40은, 실시형태 1에 관한 반도체장치(도 1)에 있어서, 종단 영역(51)의 면적의 저감 효과, 즉, 종단 폭 Le의 저감 효과를 도시한 도면이다. 이때, 여기에서는, 각 내압 클래스(600, …, 6500V)에 대하여, 전압내량 BVCES를 일률적으로 내압 클래스의 1.3배로 하고 있다. 도 40의 종축의 스케일은 관련 반도체장치의 종단 폭 Le를 기준으로 하여, 실시형태 1에 관한 반도체장치의 종단 폭 Le를 규격화한 값을 나타낸다.
이 도 40에서 알 수 있는 것과 같이, 실시형태 1에 관한 반도체장치에 따르면, 각 내압 클래스에 대하여, 관련 반도체장치보다도 종단 폭 Le는 50% 정도 저감할 수 있다. 즉, 작은 종단 폭 Le에서 동등한 전압내량을 가질 수 있다. 이 이유를 고찰하면, 복수의 P층(38)(PFS층) 중 외주의 P층(38)의 단면 형상의 곡률이 비교적 낮아, 국소 부분에 대한 고전계의 집중적인 인가를 억제할 수 있었기 때문이라고 생각된다. 이때, 종방향으로 배열된 P층을 구비한 실시형태 2∼5에 관한 반도체장치에 있어서도, 정도에는 약간의 차이가 있지만, 마찬가지로, 관련 반도체장치보다도 종단 폭 Le를 저감할 수 있다.
<내압 모드의 리크 전류와 전압내량>
도 41은, 관련 반도체장치, 및, 실시형태 1에 관한 반도체장치(도 1)의 내압 특성을 평가하기 위한 실험에 사용한 평가 회로의 도면이다. 여기에서는, 내압 4500V의 IGBT의 디바이스를 사용하고, 평가시의 각종 조건은, 게이트와 에미터 사이의 전압 VGE=0V, 정션 온도 Tj=398K, DC 모드로 하고, 전압 VCC(즉 콜렉터와 에미터 사이의 전압 VCE)을 변경해 갔다. 또한, 여기에서의 실시형태 1에 관한 반도체장치로서, 종단 폭 Le가 관련 반도체장치의 종단 폭의 50% 정도의 폭인 반도체장치를 사용하였다.
도 42는, 상기 조건하에 있어서의, 관련 반도체장치, 및, 실시형태 1에 관한 반도체장치의 내압 리크 전류 특성 평가 파형을 도시한 도면이다. 도 42에 나타낸 것과 같이, 실시형태 1에 관한 반도체장치에 따르면, 전압 VCC=4500V의 리크 전류 JCES(도 42에 있어서 실선)을, 관련 반도체장치의 같은 전압의 리크 전류 JCES(도 42에 있어서 파선)의 90% 정도로 감소할 수 있었다. 즉, 종단 영역 13에서의 표면전계가 억제되었기 때문에, 고전계에 의한 드리프트 전류를 감소할 수 있었다. 또한, 국소적인 임팩트 이온화가 억제되기 때문에, 임계 전계를 초과하는 것에 의한 디바이스 파괴를 억제할 수 있었다.
도 43은, 관련 반도체장치, 및, 실시형태 1에 관한 반도체장치의 반도체 기판(1) 표면의 횡방향의 위치에 대한, 일정한 내압(VCE=4500V)하의 전계강도(하측의 그래프) 및 정전 포텐셜(상측의 그래프)을 도시한 도면이다. 이때, 도 43, 및, 후술하는 도 44∼도 46의 그래프는 시뮬레이션에 의해 얻어진 것이다.
도 43의 좌측의 종축의 스케일은 반도체 기판(1) 표면의 전계강도를 나타내고, 도 43의 우측의 종축의 스케일은 반도체 기판(1) 표면의 정전 포텐셜을 나타내고 있다. 도 43의 횡축은 도 57에 표시되는 x-x'의 선, 도 1에 표시되는 X-X'의 선에 대응하고 있고, 그것의 0의 스케일은, 게이트 전극(18) 중 반도체 기판(1) 단부측의 끝의 위치를 나타내고, 1의 스케일은, 반도체 기판(1) 끝의 위치를 나타낸다.
도 43에 나타낸 것과 같이, 실시형태 1에 관한 반도체장치는, 그것의 정전 포텐셜(도 43 상측의 실선)을, 관련 반도체장치의 정전 포텐셜(도 43 상측의 파선)과 거의 동일하게 할 수 있는 동시에, 그것의 최대 전계강도(도 43 하측의 실선의 피크)를, 관련 반도체장치의 최대 전계강도(도 43 하측의 파선의 피크)보다도 40% 이상 억제할 수 있다.
도 44는, 관련 반도체장치, 및, 실시형태 1에 관한 반도체장치의 반도체 기판(1) 표면의 횡방향의 위치에 대한, 일정한 내압(VCE=4500V)하의 전계강도(하측의 그래프) 및 불순물 농도(상측의 그래프)를 도시한 도면이다. 도 44의 좌측의 종축의 스케일은 전계강도를 나타내고, 도 44의 우측의 종축의 스케일은, 반도체 기판(1)의 불순물 농도를 기준으로 하여 불순물 농도를 규격화한 값을 나타내고 있다. 도 44의 횡축은 도 43과 같다.
도 44의 파선에 나타낸 것과 같이, 관련 반도체 장치에서는, 공핍층이 게이트 전극(18)에 가장 가까운 P층(33)까지 뻗고 있다. 그것에 대하여, 도 44의 실선 및 일점쇄선에 나타낸 것과 같이, 실시형태 1에 관한 반도체 장치에서는, 공핍층은 제1 P층(38-1)까지 뻗고 있지 않다. 따라서, 실시형태 1에 관한 반도체장치에 따르면, 국소 부분에 대한 고전계의 집중적인 인가를 억제할 수 있다.
도 45는, 관련 반도체장치, 및, 실시형태 1에 관한 반도체장치의, 반도체 기판(1)의 종방향의 위치에 대한, 일정한 내압(VCE=4500V)하의 전계강도(하측의 그래프) 및 불순물 농도(상측의 그래프)를 도시한 도면이다. 도 45의 좌측의 종축의 스케일은 전계강도를 나타내고, 도 45의 우측의 종축의 스케일은, 반도체 기판(1)의 불순물 농도를 기준으로 하여 불순물 농도를 규격화한 값을 나타내고 있다. 도 45의 횡축은, 도 57에 표시되는 y-y'의 선, 도 1에 표시되는 Y-Y'의 선에 대응하고 있고, 그것의 0의 스케일은, 반도체 기판(1)의 표면의 위치를 나타낸다.
도 46은, 관련 반도체장치, 및, 실시형태 1에 관한 반도체장치의, 반도체 기판(1)의 종방향의 위치에 대한, 일정한 내압(VCE=4500V)하의 전계강도(하측의 그래프) 및 정전 포텐셜(상측의 그래프)을 도시한 도면이다. 도 46의 좌측의 종축의 스케일은 전계강도를 나타내고, 도 46의 우측의 종축의 스케일은 정전 포텐셜을 나타내고 있다. 도 46의 횡축은 도 45와 같다. 도 46에 나타낸 것과 같이, 실시형태 1에 관한 반도체장치는, 그것의 정전 포텐셜(도 46 상측의 실선)을, 관련 반도체장치의 정전 포텐셜(도 46 상측의 파선)과 거의 동일하게 할 수 있는 동시에, 그것의 최대 전계강도(도 46 하측의 실선의 피크)를, 관련 반도체장치의 최대 전계강도(도 46 하측의 파선의 피크)보다도 40% 이상 억제할 수 있다.
<턴오프 동작>
도 47은, 관련 반도체장치, 및, 실시형태 1에 관한 반도체장치(도 1)의 턴오프 특성을 평가하기 위한 실험에 사용한 평가 회로의 도면이다. 기에서는, 내압 4500V의 IGBT의 디바이스를 사용하고 평가시 각종 조건은, Vcc=2800V, 누설 인덕턴스 Ls=2.47μH, Tj=398K, JC=56A/㎠으로 하였다. 또한, 여기에서의 실시형태 1에 관한 반도체장치로서, 종단 폭 Le가 관련 반도체장치의 종단 폭의 50% 정도의 폭인 반도체장치를 사용하였다.
도 48은, 상기 조건하에 있어서의, 관련 반도체장치의 턴오프 특성 평가(도 48의 파선), 및, 실시형태 1에 관한 반도체장치의 턴오프 특성 평가(도 48의 실선)의 결과를 도시한 도면이다. 도 48에 나타낸 것과 같이, 실시형태 1에 관한 반도체장치 및 관련 반도체장치의 턴오프 손실이 거의 일정하게 된다.
또한, 실시형태 1에 관한 반도체장치에 따르면, 도 48의 일점쇄선으로 둘러싸인 부분으로 나타낸 것과 같이, 관련 반도체장치보다도 전류가 감소하는 시점의 피크 전압을 억제할 수 있는 동시에, 도 48의 2점쇄선으로 둘러싸인 부분으로 나타낸 것과 같이, 관련 반도체장치보다도 차단후의 전압 및 전류에 있어서의 발진을 억제할 수 있다. 이것의 이유는, 종단 영역(51)의 하단 거리 D가 큰 P층(38)에 홀이 축적되고, 전류가 감소할 때에 홀 전류가 공급되어, 전류의 변화율이 완화된 결과, 누설 인덕턴스 Ls에 의한 피크 전압 및 발진을 억제할 수 있었다.
<턴오프 차단 능력>
상기한 도 47에 나타낸 평가 회로도를 사용하여, 관련 반도체장치(도 57), 실시형태 1 관한 반도체장치(도 1) 및 그것의 변형예 1에 관한 반도체장치(도 9), 실시형태 5에 관한 반도체장치(도 35) 및 그것의 변형예 1에 관한 반도체장치(도 36)의 턴오프 특성을 평가하였다. 여기에서는, 내압 4500V의 IGBT의 디바이스를 사용하고, 평가시의 각종 조건은, Vcc=3400V, Ls=2.47μH, Tj=423K로 하였다. 그리고, 전류밀도 JC은 56A/㎠로부터 0.5A/㎠마다 상승시켜 가, 반도체장치가 파괴할 때까지 평가를 행하였다. 이때, 턴오프 차단 능력을 표시하는 지표란, 반도체장치가 파괴하지 않고 차단가능한 최대의 전류밀도 JC(break)로 하고 있다.
도 49는, 관련 반도체장치 및 실시형태 1에 관한 반도체장치 등의, 상기 조건하에 있어서의 턴오프 차단 능력 JC(break)을 도시한 도면이다. 여기에서는, 관련 반도체장치의 턴오프 차단 능력을 기준으로 하여, 실시형태 1 관한 반도체장치 및 그것의 변형예 1에 관한 반도체장치, 실시형태 5에 관한 반도체장치 및 그것의 변형예 1에 관한 반도체장치의 턴오프 차단 능력을 규격화하고 있다.
실시형태 1에 관한 반도체장치(도 1)의 구조는, 표면 전계 완화 효과에 의해 임팩트 이온화가 억제되기 때문에, 관련 반도체장치보다도 턴오프 차단 능력이 향상되었다. 실시형태 1의 변형예 1에 관한 반도체장치(도 9)의 구조는, 표면 전계 완화 효과 뿐만 아니라, 턴오프시의 종단 영역(51)에 모이는 캐리어가 억제되고, 주 PN 접합 영역(31) 내부의 고농도의 캐리어에 의한 고전계가 억제되고, 임팩트 이온화가 억제되기 때문에, 턴오프 차단 능력이 한층 더 향상되었다.
도 50은, 관련 반도체장치(도 57) 및 실시형태 1에 관한 반도체장치(도 1)의 턴오프 차단 능력에 있어서의, 이면 P층(25)의 농도 의존성을 도시한 도면이다. 이때, 도 50의 횡축의 스케일은, 규격화된 이면 P층(25)의 불순물 농도를 나타내고 있고, 파선은 관련 반도체장치에 관한 그래프, 실선은 실시형태 1에 관한 반도체장치에 관한 그래프를 나타내고 있다.
이 도 50에 나타낸 것과 같이, 이면 P층(25)의 농도는, IGBT(14)의 ON 전압을 제어하는 디바이스 파라미터의 한개로 되어 있고, IGBT(14)의 턴오프 차단 능력도 이면 P층(25)의 농도에 의존하고 있다. 그리고, 실시형태 1에 관한 반도체장치에 있어서는, 이면 P층(25)의 농도가 다소 변화하여도, 관련 반도체장치보다도 턴오프시의 차단 응력을 높게 유지할 수 있다. 이때, 여기에서는 도시하고 있지 않지만, 실시형태 2∼5에 관한 반도체장치에 대해서도 마찬가지로, 관련 반도체장치보다도, 턴오프시의 차단 응력을 높게 유지할 수 있다.
도 51은, 관련 반도체장치 및 실시형태 1에 관한 반도체장치(도 1)의 턴오프 차단시의 안전 동작 영역을 도시한 도면이다. 이때, 파선은 관련 반도체장치에 관한 그래프, 실선은 실시형태 1에 관한 반도체장치에 관한 그래프를 나타내고 있다.
이 도 51에 나타낸 것과 같이, 실시형태 1에 관한 반도체장치에 따르면, 관련 반도체장치보다도 IGBT(14)의 턴오프시의 안전 동작 영역을 확대할 수 있다. 이때, 여기에서는 도시하고 있지 않지만, 실시형태 2∼5에 관한 반도체장치에 대해서도 마찬가지로, 관련 반도체장치보다도 IGBT(14)의 턴오프시의 안전 동작 영역을 확대할 수 있다.
이상에 의해, 실시형태 1∼5에 관한 반도체장치에 따르면, IGBT(14)의 턴오프 차단 능력 및 안전 동작 영역을 확대할 수 있고, IGBT(14)의 파괴 내량을 향상시킬 수 있다.
<역내압 모드의 리크 전류>
도 52는, 실시형태 1의 변형예 1∼변형예 4(도 9, 도 10, 도 11, 도 15)의 역내압 특성을 평가하기 위한 실험에 사용한 평가 회로의 도면이다. 여기에서는, 내압 4500V의 IGBT의 디바이스를 사용하고, 평가시의 각종 조건은, Vcc=-100V, VGE=0V, Tj=423K, AC 모드로 하였다.
도 53은, 상기 조건하에 있어서, 실시형태 1의 변형예 1∼변형예 4에 관한 반도체장치의 역내압 리크 전류 특성 평가 파형을 도시한 도면이다. 도 53에 나타낸 것과 같이, 전압 VCE=-60V인 경우에는, 변형예 2∼4에 관한 반도체장치의 역내압 리크 전류(실선)는, 변형예 1에 관한 반도체장치의 역내압 리크(파선)보다도 10% 이하까지 저감할 수 있었다. 이것의 이유는, 예를 들면, 변형예 4에 관한 반도체장치(도 15)에서는, 이면 N층(24) 및 콜렉터 전극(26)이 오믹 콘택을 형성하고 있지 않고, 또한, IGBT(14)의 역내압시에 이면 N층(24) 및 저농도 P층(27)의 접합부에서 내압(역내압)을 유지하기 때문이라고 생각된다. 또한, IGBT(14)의 역내압시에, 반도체 기판(1) 표면측의 P+층(21)과 이면 N층(24) 사이에 형성되는 순 바이어스 다이오드의 효과가 억제되기 때문에, IGBT(14)의 역전압 내량이 향상되어, 역내압 모드의 리크 전류를 억제할 수 있기 때문이라고 생각된다.
<기타에 대해>
이상에 있어서는, 활성 영역(11)에 형성된 반도체 소자는 IGBT(14)을 포함하는 것으로 하여 설명하였다. 그러나 반도체 소자는 IGBT(14)을 포함하는 것에 한정된 것은 아니고, 해당 반도체 소자는, 도 54a에 나타낸 것과 같이, 다이오드(28)를 포함하는 것이어도 되고, 도 54b에 나타낸 것과 같이, 활성 영역(11)의 에미터 구조로서 평면 게이트 구조를 갖는 IGBT(29)을 포함하는 것이어도 된다. 이들 구성이라도, 상기와 동일한 효과를 기대할 수 있다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 반도체 기판, 11 활성 영역, 14, 29 IGBT, 18 게이트 전극, 24 이면 N층, 25 이면 P층, 26 콜렉터 전극, 27 저농도 P층, 28 다이오드, 38, 39, 40, 41, 42 P층, 51 종단 영역.

Claims (23)

  1. 활성 영역(11)과, 해당 활성 영역과 이격되어서 그것의 외측을 둘러싸는 종단 영역(51)이 규정된 제1도전형의 반도체 기판(1)과,
    상기 활성 영역에 형성된 반도체 소자(14)와,
    상기 활성 영역의 단부와 상기 종단 영역 사이의 상기 반도체 기판의 표면 내에 적어도 부분적으로 겹쳐서 형성된 제2도전형의 복수의 불순물층(38-1, 38-2, 38-3, 38-4)을 구비하고,
    상기 복수의 불순물층 중 임의의 인접하는 2개의 제i불순물층 및 제(i+1)불순물층에 관해, 상기 제i불순물층 및 제(i+1)불순물층의 상기 반도체 기판 표면에 있어서의 상기 제2도전형의 불순물 농도인 표면 농도를 각각 P(i), P(i+1)로 하고, 상기 반도체 기판 표면으로부터 상기 제i불순물층 및 제(i+1)불순물층의 하단까지의 거리인 하단 거리를 각각 D(i), D(i+1)로 하고, 상기 종단 영역의 상기 활성 영역측의 끝으로부터 상기 제i불순물층 및 제(i+1)불순물층의 상기 반도체 기판 단부측의 끝까지의 거리를 각각 B(i), B(i+1)로 한 경우에, P(i)>P(i+1)과, D(i)<D(i+1)과, B(i)<B(i+1)가 만족되고,
    상기 복수의 불순물층 중 상기 하단 거리가 가장 큰 불순물층(38-4)의 상기 표면 농도가, 상기 반도체 기판의 상기 제1도전형의 불순물 농도의 10∼1000배이고, 해당 불순물층(38-4)의 상기 하단 거리가, 15∼30㎛인, 반도체장치.
  2. 활성 영역(11)과, 해당 활성 영역과 이격되어서 그것의 외측을 둘러싸는 종단 영역(51)이 규정된 제1도전형의 반도체 기판(1)과,
    상기 활성 영역에 형성된 반도체 소자(14)와,
    상기 활성 영역의 단부와 상기 종단 영역 사이의 상기 반도체 기판의 표면 내에 부분적으로 겹쳐서 형성된 제2도전형의 제1 및 제2불순물층(39-1,39-2)과,
    상기 제1불순물층의 상기 종단 영역측의 하부와, 상기 제2불순물층의 상기 활성 영역측의 하부에 인접하는 상기 제2도전형의 제3불순물층(39-3)을 구비하고,
    상기 제1 내지 제3불순물층의 상기 반도체 기판 표면에 있어서의 상기 제2도전형의 불순물 농도인 표면 농도를 각각 P(1), P(2), P(3)로 하고, 상기 반도체 기판 표면으로부터 상기 제1 내지 제3불순물층의 하단까지의 거리인 하단 거리를 각각 D(1), D(2), D(3)로 하고, 상기 종단 영역의 상기 활성 영역측의 끝으로부터 상기 제1 내지 제3불순물층의 상기 반도체 기판 단부측의 끝까지의 거리를 각각 B(1), B(2), B(3)로 한 경우에, P(1)>P(2)>P(3)과, D(1)<D(2)<D(3)과, B(1)<B(3)<B(2)가 만족되고,
    상기 제2불순물층(39-2)의 상기 표면 농도 P(2)가, 상기 반도체 기판의 상기 제1도전형의 불순물 농도의 10∼1000배이고, 상기 제3불순물층(39-3)의 상기 하단 거리 D(3)가, 15∼30㎛인, 반도체장치.
  3. 활성 영역(11)과, 해당 활성 영역과 이격되어서 그것의 외측을 둘러싸는 종단 영역(51)이 규정된 제1도전형의 반도체 기판(1)과,
    상기 활성 영역에 형성된 반도체 소자(14)와,
    상기 활성 영역의 단부와 상기 종단 영역 사이의 상기 반도체 기판의 표면 내에 적어도 부분적으로 겹쳐서 형성된 제2도전형의 제1 및 제2불순물층(40-1, 40-2)과,
    상기 제1불순물층의 상기 종단 영역측의 단부에 인접하는 상기 제2도전형의 제3불순물층(40-3)과,
    상기 제2불순물층의 상기 종단 영역측의 단부에 인접하는 상기 제2도전형의 제4불순물층(40-4)을 구비하고,
    상기 제1 내지 제4불순물층의 상기 반도체 기판 표면에 있어서의 상기 제2도전형의 불순물 농도인 표면 농도를 각각 P(1), P(2), P(3), P(4)로 하고, 상기 반도체 기판 표면으로부터 상기 제1 내지 제4불순물층의 하단까지의 거리인 하단 거리를 각각 D(1), D(2), D(3), D(4)로 하고, 상기 종단 영역의 상기 활성 영역측의 끝으로부터 상기 제1 내지 제4불순물층의 상기 반도체 기판 단부측의 끝까지의 거리를 각각 B(1), B(2), B(3), B(4)로 한 경우에, P(1)>P(3)=P(4)>P(2)과, D(1)<D(3)=D(4)<D(2)과, B(1)<B(3)<B(2)<B(4)가 만족되고,
    상기 제4불순물층(40-4)의 상기 표면 농도 P(4)가, 상기 반도체 기판의 상기 제1도전형의 불순물 농도의 10∼1000배이고, 상기 제2불순물층(40-2)의 상기 하단 거리 D(2)가, 15∼30㎛인, 반도체장치.
  4. 활성 영역(11)과, 해당 활성 영역과 이격되어서 그것의 외측을 둘러싸는 종단 영역(51)이 규정된 제1도전형의 반도체 기판(1)과,
    상기 활성 영역에 형성된 반도체 소자(14)와,
    상기 활성 영역의 단부와 상기 종단 영역 사이의 상기 반도체 기판의 표면 내에 적어도 부분적으로 겹쳐서 형성된 제2도전형의 제1 및 제2불순물층(41-1, 41-2)을 구비하고,
    상기 제1불순물층(41-1)의 상기 활성 영역에 있어서의 상기 제2도전형의 불순물 농도는, 상기 제1불순물층의 상기 종단 영역에 있어서의 해당 불순물 농도보다도 높고,
    상기 제2불순물층의 상기 반도체 기판 표면에 있어서의 상기 제2도전형의 불순물 농도인 표면 농도를 P(2)로 하고, 상기 제1불순물층의 상기 표면 농도의 최소를 Pmin(1)으로 하고, 상기 반도체 기판 표면으로부터 상기 제1 및 제2불순물층의 하단까지의 거리인 하단 거리를 각각 D(1), D(2)로 하고, 상기 종단 영역의 상기 활성 영역측의 끝으로부터 상기 제1 및 제2불순물층의 상기 반도체 기판 단부측의 끝까지의 거리를 각각 B(1), B(2)로 한 경우에, Pmin(1)>P(2)과, D(1)<D(2)과, B(1)<B(2)가 만족되고,
    상기 제2불순물층(41-2)의 상기 표면 농도 P(2)가, 상기 반도체 기판의 상기 제1도전형의 불순물 농도의 10∼1000배이고, 상기 제2불순물층(41-2)의 상기 하단 거리 D(2)가, 15∼30㎛인, 반도체장치.
  5. 활성 영역(11)과, 해당 활성 영역과 이격되어서 그것의 외측을 둘러싸는 종단 영역(51)이 규정된 제1도전형의 반도체 기판(1)과,
    상기 활성 영역에 형성된 반도체 소자(14)와,
    상기 활성 영역의 단부와 상기 종단 영역 사이의 상기 반도체 기판의 표면 내에, 상기 활성 영역으로부터 상기 종단 영역을 향하는 방향으로 배열된 제2도전형의 제1 내지 제n불순물층(42-1∼42-n)과,
    상기 제1 내지 제n불순물층 중 적어도 상기 제1불순물층의 하부에 인접하는 상기 제2도전형의 제(n+1)불순물층(42-(n+1))을 구비하고,
    상기 제1 내지 제n불순물층의 상기 반도체 기판 표면에 있어서의 상기 제2도전형의 불순물 농도인 표면 농도는 서로 동일하고, 또한, 상기 반도체 기판 표면으로부터 상기 제1 내지 제n불순물층의 하단까지의 거리인 하단 거리는 서로 동일하고,
    상기 제1불순물층 및 상기 제(n+1)불순물층의 상기 표면 농도를 각각 P(1), P(n+1)로 하고, 상기 제1불순물층 및 상기 제(n+1)불순물층의 상기 하단 거리를 각각 D(1), D(n+1)로 한 경우에, P(1)>P(n+1)과, D(1)<D(n+1)이 만족되고,
    상기 제(n+1)불순물층(42-(n+1))의 상기 표면 농도 P(n+1)이, 상기 반도체 기판의 상기 제1도전형의 불순물 농도의 10∼1000배이고, 상기 제(n+1)불순물층의 상기 하단 거리 D(n+1)이, 15∼30㎛인, 반도체장치.
  6. 제 1항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  7. 제 1항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 제1 이면 불순물층 위에 형성되지 않고, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  8. 제 1항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성된, 상기 제2 이면 불순물층보다도 불순물 농도가 낮은 상기 제2도전형의 제3 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제3 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  9. 제 2항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  10. 제 2항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 제1 이면 불순물층 위에 형성되지 않고, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  11. 제 2항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성된, 상기 제2 이면 불순물층보다도 불순물 농도가 낮은 상기 제2도전형의 제3 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제3 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  12. 제 3항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  13. 제 3항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 제1 이면 불순물층 위에 형성되지 않고, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  14. 제 3항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성된, 상기 제2 이면 불순물층보다도 불순물 농도가 낮은 상기 제2도전형의 제3 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제3 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  15. 제 4항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  16. 제 4항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 제1 이면 불순물층 위에 형성되지 않고, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  17. 제 4항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성된, 상기 제2 이면 불순물층보다도 불순물 농도가 낮은 상기 제2도전형의 제3 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제3 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  18. 제 5항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  19. 제 5항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 제1 이면 불순물층 위에 형성되지 않고, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  20. 제 5항에 있어서,
    상기 반도체 기판의 이면 위에 형성된 상기 제1도전형의 제1 이면 불순물층과,
    상기 종단 영역의 상기 반도체 기판 단부측의 영역을 제외한, 상기 활성 영역 내부의 영역을 포함하는 소정의 영역에 있어서, 상기 제1 이면 불순물층 위에 형성된 상기 제2도전형의 제2 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제1 이면 불순물층 위에 형성된, 상기 제2 이면 불순물층보다도 불순물 농도가 낮은 상기 제2도전형의 제3 이면 불순물층과,
    상기 소정의 영역을 제외하고 상기 제3 이면 불순물층 위에 형성되는 동시에, 상기 소정의 영역에 있어서 상기 제2 이면 불순물층 위에 형성된 전극을 더 구비한, 반도체장치.
  21. 제 6항, 제 9항, 제 12항, 제 15항 또는 제 18항 중 어느 한 항에 있어서,
    상기 반도체 소자는,
    상기 반도체 기판의 트렌치 내에 형성된 게이트 전극을 갖고,
    상기 제2 이면 불순물층의 끝은,
    상기 게이트 전극의 상기 종단 영역측의 끝의 개소와, 상기 종단 영역의 양단 사이의 거리의 1/4만큼 상기 종단 영역의 상기 활성 영역측의 끝으로부터 상기 반도체 기판 단부측에 위치하는 개소 사이에 위치하는, 반도체장치.
  22. 제 8항, 제 11항, 제 14항, 제 17항 또는 제 20항 중 어느 한 항에 있어서,
    상기 제3 이면 불순물층의 불순물 농도의 제2피크는,
    상기 반도체 기판의 불순물 농도보다도 높고, 상기 제1 이면 불순물층의 불순물 농도의 제3피크보다도 낮은, 반도체장치.
  23. 제 6항 내지 제 22항 중 어느 한 항에 있어서,
    상기 반도체 기판 이면으로부터 상기 제1 이면 불순물층의 불순물 농도의 제1피크까지의 거리 R은, 상기 반도체 기판 이면으로부터 상기 제1피크까지의 사이에 있어서 상기 제1 이면 불순물층의 불순물 농도의 표준편차에 대응하는 위치와 상기 제1피크의 거리를 ΔR, 상기 제1 이면 불순물층의 상기 반도체 기판 이면에 있어서의 불순물 농도를 N0, 상기 제1 이면 불순물층의 상기 제1피크에 있어서의 불순물 농도를 Nb로 한 경우에 다음 식을 만족하는, 반도체장치.
    [수학식 1]
    Figure pct00002
    .
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