JPH0936388A - 半導体装置 - Google Patents
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- JPH0936388A JPH0936388A JP7184085A JP18408595A JPH0936388A JP H0936388 A JPH0936388 A JP H0936388A JP 7184085 A JP7184085 A JP 7184085A JP 18408595 A JP18408595 A JP 18408595A JP H0936388 A JPH0936388 A JP H0936388A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
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Abstract
(57)【要約】
【課題】 ターンオフ時の破壊を抑制する。
【解決手段】 カソード電極６は、半導体基板１０の下
主面全体に接続されるのではなく、アノード電極５に略
対向する領域に選択的に接続される。このため、順方向
電圧が印加されたときに、半導体基板１０内に発生する
電場は、おおよそＰ型拡散層２の直下の領域に限って分
布し、その外側に位置する周辺領域へはほとんど広がら
ない。その結果、Ｐ型拡散層２およびＮ+層４からＮ-層
１へと注入されるキャリアは周辺領域へはほとんど広が
らず、蓄積キャリアはおおよそＰ型拡散層２の直下の領
域に限って蓄積される。このため、Ｐ型拡散層２の辺縁
部におけるターンオフ時の逆方向電流の集中が緩和され
る。その結果、逆方向電流の集中による破壊が防止ない
し抑制される。
主面全体に接続されるのではなく、アノード電極５に略
対向する領域に選択的に接続される。このため、順方向
電圧が印加されたときに、半導体基板１０内に発生する
電場は、おおよそＰ型拡散層２の直下の領域に限って分
布し、その外側に位置する周辺領域へはほとんど広がら
ない。その結果、Ｐ型拡散層２およびＮ+層４からＮ-層
１へと注入されるキャリアは周辺領域へはほとんど広が
らず、蓄積キャリアはおおよそＰ型拡散層２の直下の領
域に限って蓄積される。このため、Ｐ型拡散層２の辺縁
部におけるターンオフ時の逆方向電流の集中が緩和され
る。その結果、逆方向電流の集中による破壊が防止ない
し抑制される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、ターンオフ時の破壊を抑えるための改良に関
する。
し、特に、ターンオフ時の破壊を抑えるための改良に関
する。
【０００２】
【従来の技術】図５は従来の電力用ダイオードの構成を
示す斜視断面図である。この装置１００では、Ｎ型不純
物が低濃度に導入された半導体基板（半導体基体）１０
の下主面に、Ｎ型不純物を高濃度に拡散することによっ
てＮ+層４が形成されており、他方の上主面の中央部に
は、Ｐ型不純物を選択的に拡散することによって、Ｐ型
拡散層２が選択的に形成されている。また、上主面にお
けるＰ型拡散層２の周辺部には、Ｐ型拡散層２を囲むよ
うに例えば環状のＰ型拡散層３が選択的に形成されてい
る。すなわち、半導体基板１０は、Ｎ+層４、Ｐ型拡散
層２、Ｐ型拡散層３、およびそれらを除いた領域である
Ｎ-層１を有している。
示す斜視断面図である。この装置１００では、Ｎ型不純
物が低濃度に導入された半導体基板（半導体基体）１０
の下主面に、Ｎ型不純物を高濃度に拡散することによっ
てＮ+層４が形成されており、他方の上主面の中央部に
は、Ｐ型不純物を選択的に拡散することによって、Ｐ型
拡散層２が選択的に形成されている。また、上主面にお
けるＰ型拡散層２の周辺部には、Ｐ型拡散層２を囲むよ
うに例えば環状のＰ型拡散層３が選択的に形成されてい
る。すなわち、半導体基板１０は、Ｎ+層４、Ｐ型拡散
層２、Ｐ型拡散層３、およびそれらを除いた領域である
Ｎ-層１を有している。
【０００３】さらに、Ｐ型拡散層２の露出面にはアノー
ド電極５がオーミック接続されており、反対側のＮ+層
４の露出面にはカソード電極６がオーミック接続されて
いる。すなわち、アノード電極５とカソード電極６と
は、半導体基板１０を挟むように互いに反対の主面の上
に形成されている。
ド電極５がオーミック接続されており、反対側のＮ+層
４の露出面にはカソード電極６がオーミック接続されて
いる。すなわち、アノード電極５とカソード電極６と
は、半導体基板１０を挟むように互いに反対の主面の上
に形成されている。
【０００４】Ｐ型拡散層２が半導体基板１０の上主面全
体に形成されるのではなく、一部領域に選択的に形成さ
れているのは、逆方向電圧に対する強さすなわち耐圧を
確保するためである。Ｐ型拡散層２の周辺部の幅Ｌが広
いほど耐圧が高まる。Ｐ型拡散層２の周辺部に環状のＰ
型拡散層３を設けることにより、周辺部の幅Ｌが同一で
ある条件下において耐圧がさらに高められる。
体に形成されるのではなく、一部領域に選択的に形成さ
れているのは、逆方向電圧に対する強さすなわち耐圧を
確保するためである。Ｐ型拡散層２の周辺部の幅Ｌが広
いほど耐圧が高まる。Ｐ型拡散層２の周辺部に環状のＰ
型拡散層３を設けることにより、周辺部の幅Ｌが同一で
ある条件下において耐圧がさらに高められる。
【０００５】また、Ｎ+層４は、半導体基板１０を薄く
して順方向抵抗を低く抑えたままで、逆方向電圧が印加
されたときに空乏層がカソード電極６にまで達すること
を防止し、高い耐圧を得ることを目的として設けられて
いる。周辺部の幅Ｌと半導体基板１０の厚さＤとは、通
常においてＬ≧Ｄの範囲に設定されている。
して順方向抵抗を低く抑えたままで、逆方向電圧が印加
されたときに空乏層がカソード電極６にまで達すること
を防止し、高い耐圧を得ることを目的として設けられて
いる。周辺部の幅Ｌと半導体基板１０の厚さＤとは、通
常においてＬ≧Ｄの範囲に設定されている。
【０００６】この装置１００はつぎのように動作する。
アノード電極５およびカソード電極６に順方向電圧が印
加されると、Ｐ型拡散層２からＮ-層１へとホールが注
入され、Ｎ+層４からＮ-層１へと電子が注入される。そ
の結果、アノード電極５からカソード電極６へと順方向
電流が流れる。すなわち、装置１００は導通する。
アノード電極５およびカソード電極６に順方向電圧が印
加されると、Ｐ型拡散層２からＮ-層１へとホールが注
入され、Ｎ+層４からＮ-層１へと電子が注入される。そ
の結果、アノード電極５からカソード電極６へと順方向
電流が流れる。すなわち、装置１００は導通する。
【０００７】一方、アノード電極５およびカソード電極
６に印加される電圧を、順方向電圧から逆方向電圧へと
反転させる、すなわちターンオフすると、Ｎ-層１に蓄
積される電子およびホールが、それぞれＮ+層４および
Ｐ型拡散層２へと回収されるまで、カソード電極６から
アノード電極５へと逆方向電流が過渡的に流れる。すな
わち、装置１００は、Ｎ-層１の蓄積キャリアが消滅す
るまでは導通状態を継続し、蓄積キャリアが消滅した後
に遮断状態となる。
６に印加される電圧を、順方向電圧から逆方向電圧へと
反転させる、すなわちターンオフすると、Ｎ-層１に蓄
積される電子およびホールが、それぞれＮ+層４および
Ｐ型拡散層２へと回収されるまで、カソード電極６から
アノード電極５へと逆方向電流が過渡的に流れる。すな
わち、装置１００は、Ｎ-層１の蓄積キャリアが消滅す
るまでは導通状態を継続し、蓄積キャリアが消滅した後
に遮断状態となる。
【０００８】以上のように、装置１００は順方向電圧が
印加されると導通し、逆方向電圧が印加されると一定の
過渡期間を経過した後に遮断する。すなわち、装置１０
０はダイオードとして機能する。
印加されると導通し、逆方向電圧が印加されると一定の
過渡期間を経過した後に遮断する。すなわち、装置１０
０はダイオードとして機能する。
【０００９】
【発明が解決しようとする課題】ところで上述したよう
に、従来の装置１００では、耐圧を確保するために、Ｐ
型拡散層２は半導体基板１０の上主面に選択的に形成さ
れ、その周辺部の幅Ｌは一定以上の大きさに設定され
る。一方、カソード電極６は半導体基板１０の下主面の
全面を覆うように形成されている。
に、従来の装置１００では、耐圧を確保するために、Ｐ
型拡散層２は半導体基板１０の上主面に選択的に形成さ
れ、その周辺部の幅Ｌは一定以上の大きさに設定され
る。一方、カソード電極６は半導体基板１０の下主面の
全面を覆うように形成されている。
【００１０】このため、順方向電圧が印加されたときに
は、図６の正面断面図に矢印で模式的に示すように、半
導体基板１０の中の電場はＰ型拡散層２の直下の領域だ
けではなく、その外側の領域である周辺領域１３へも広
がる。その結果、Ｐ型拡散層２およびＮ+層４からＮ-層
１へと注入されるキャリアは周辺領域１３へも広がる。
すなわち、蓄積キャリアがＰ型拡散層２の直下の外側に
位置する周辺領域１３においても広く蓄積される。
は、図６の正面断面図に矢印で模式的に示すように、半
導体基板１０の中の電場はＰ型拡散層２の直下の領域だ
けではなく、その外側の領域である周辺領域１３へも広
がる。その結果、Ｐ型拡散層２およびＮ+層４からＮ-層
１へと注入されるキャリアは周辺領域１３へも広がる。
すなわち、蓄積キャリアがＰ型拡散層２の直下の外側に
位置する周辺領域１３においても広く蓄積される。
【００１１】したがって、ターンオフしたときには、Ｐ
型拡散層２の辺縁部７には、半導体基板１０の周辺領域
１３にも広く蓄積されたキャリアが殺到することにな
る。すなわち、辺縁部７には逆方向電流が高い密度で流
れる。その結果、ターンオフの際に、装置１００が破壊
を引き起こし易いという問題点があった。
型拡散層２の辺縁部７には、半導体基板１０の周辺領域
１３にも広く蓄積されたキャリアが殺到することにな
る。すなわち、辺縁部７には逆方向電流が高い密度で流
れる。その結果、ターンオフの際に、装置１００が破壊
を引き起こし易いという問題点があった。
【００１２】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、耐圧を確保す
ると同時にターンオフ時の破壊が発生し難い半導体装置
を提供することを目的とする。
問題点を解消するためになされたもので、耐圧を確保す
ると同時にターンオフ時の破壊が発生し難い半導体装置
を提供することを目的とする。
【００１３】
【課題を解決するための手段】第１の発明の装置は、二
つの主面を有する半導体基体の一方主面に第１導電形式
の第１半導体層が露出しており、当該第１半導体層の露
出面の一部領域に第２導電形式の第２半導体層が選択的
に形成されており、当該第２半導体層の露出面には第１
主電極が接続され、前記半導体基体の他方主面に第２主
電極が接続されている半導体装置において、前記第２主
電極が前記他方主面の一部領域に選択的に接続されてい
ることを特徴とする。
つの主面を有する半導体基体の一方主面に第１導電形式
の第１半導体層が露出しており、当該第１半導体層の露
出面の一部領域に第２導電形式の第２半導体層が選択的
に形成されており、当該第２半導体層の露出面には第１
主電極が接続され、前記半導体基体の他方主面に第２主
電極が接続されている半導体装置において、前記第２主
電極が前記他方主面の一部領域に選択的に接続されてい
ることを特徴とする。
【００１４】第２の発明の装置は、第１の発明の半導体
装置において、前記他方主面の前記一部領域が、前記第
２半導体層に略対向する前記他方主面内の領域以内であ
ることを特徴とする。
装置において、前記他方主面の前記一部領域が、前記第
２半導体層に略対向する前記他方主面内の領域以内であ
ることを特徴とする。
【００１５】第３の発明の装置は、二つの主面を有する
半導体基体の一方主面に第１導電形式の第１半導体層が
露出しており、当該第１半導体層の露出面の一部領域に
第２導電形式の第２半導体層が選択的に形成されてお
り、当該第２半導体層の露出面には第１主電極が接続さ
れ、前記半導体基体の他方主面に第２主電極が接続され
ている半導体装置において、前記半導体基体内へ前記第
１主電極を投影させた領域を中央領域と定義し、前記第
２半導体層を投影させた領域の外側の領域を周辺領域と
定義し、前記第１半導体層の中で、前記中央領域に含ま
れる領域である第１領域におけるライフタイムよりも、
前記周辺領域に含まれる領域である第２領域におけるラ
イフタイムが、少なくとも平均的には短く設定されてい
ることを特徴とする。
半導体基体の一方主面に第１導電形式の第１半導体層が
露出しており、当該第１半導体層の露出面の一部領域に
第２導電形式の第２半導体層が選択的に形成されてお
り、当該第２半導体層の露出面には第１主電極が接続さ
れ、前記半導体基体の他方主面に第２主電極が接続され
ている半導体装置において、前記半導体基体内へ前記第
１主電極を投影させた領域を中央領域と定義し、前記第
２半導体層を投影させた領域の外側の領域を周辺領域と
定義し、前記第１半導体層の中で、前記中央領域に含ま
れる領域である第１領域におけるライフタイムよりも、
前記周辺領域に含まれる領域である第２領域におけるラ
イフタイムが、少なくとも平均的には短く設定されてい
ることを特徴とする。
【００１６】第４の発明の装置は、第３の発明の半導体
装置において、前記第１半導体層におけるライフタイム
が、前記第１領域と前記第２領域との間で、前記第１領
域よりも前記第２領域の方において短くなるように、略
段差状の分布を有することを特徴とする。
装置において、前記第１半導体層におけるライフタイム
が、前記第１領域と前記第２領域との間で、前記第１領
域よりも前記第２領域の方において短くなるように、略
段差状の分布を有することを特徴とする。
【００１７】第５の発明の装置は、第４の発明の半導体
装置において、前記周辺領域内の少なくとも前記第２領
域にライフタイムキラーが選択的に導入されており、そ
のことによって、前記略段差状の分布が得られているこ
とを特徴とする。
装置において、前記周辺領域内の少なくとも前記第２領
域にライフタイムキラーが選択的に導入されており、そ
のことによって、前記略段差状の分布が得られているこ
とを特徴とする。
【００１８】
＜実施の形態１＞図１は実施の形態１の電力用ダイオー
ドの構成を示す斜視断面図である。なお、以下の図にお
いて、図５および図６に示した従来装置と同一部分ある
いは相当部分については、同一符号を付してその詳細な
説明を略する。
ドの構成を示す斜視断面図である。なお、以下の図にお
いて、図５および図６に示した従来装置と同一部分ある
いは相当部分については、同一符号を付してその詳細な
説明を略する。
【００１９】図１に示す装置１１０では、カソード電極
６がＰ型拡散層２と略同一面積であって、しかもＰ型拡
散層２に略対向するように、半導体基板１０の下主面に
選択的に形成されている点が、従来装置とは特徴的に異
なっている。このため、順方向電圧が印加されたときに
は、図２の正面断面図の中に矢印で模式的に示すよう
に、半導体基板１０の中の電場は、おおよそＰ型拡散層
２の直下の領域に限って分布し、その外側に位置する周
辺領域１３へはほとんど広がらない。
６がＰ型拡散層２と略同一面積であって、しかもＰ型拡
散層２に略対向するように、半導体基板１０の下主面に
選択的に形成されている点が、従来装置とは特徴的に異
なっている。このため、順方向電圧が印加されたときに
は、図２の正面断面図の中に矢印で模式的に示すよう
に、半導体基板１０の中の電場は、おおよそＰ型拡散層
２の直下の領域に限って分布し、その外側に位置する周
辺領域１３へはほとんど広がらない。
【００２０】その結果、Ｐ型拡散層２およびＮ+層４か
らＮ-層１へと注入されるキャリアは周辺領域１３へは
ほとんど広がらない。このため、蓄積キャリアはおおよ
そＰ型拡散層２の直下の領域に限って蓄積され、周辺領
域１３におけるキャリアの蓄積が抑制される。したがっ
て、Ｐ型拡散層２の辺縁部７におけるターンオフ時の逆
方向電流の集中が緩和される。その結果、逆方向電流の
集中による破壊が防止ないし抑制される。
らＮ-層１へと注入されるキャリアは周辺領域１３へは
ほとんど広がらない。このため、蓄積キャリアはおおよ
そＰ型拡散層２の直下の領域に限って蓄積され、周辺領
域１３におけるキャリアの蓄積が抑制される。したがっ
て、Ｐ型拡散層２の辺縁部７におけるターンオフ時の逆
方向電流の集中が緩和される。その結果、逆方向電流の
集中による破壊が防止ないし抑制される。
【００２１】装置１１０では、従来装置１００と同様
に、Ｐ型拡散層２は半導体基板１０の上主面に選択的に
形成されており、その周辺部の幅Ｌは一定以上の大きさ
に設定されている。そうすることで従来装置１００の耐
圧を維持しつつ、同時に、カソード電極６を選択的に形
成することによってターンオフ時の破壊を抑える効果を
得ている。すなわち、装置１１０は、高い耐圧とターン
オフ時の破壊の防止ないし抑制とを両立的に実現してい
る。また、好ましくは、従来装置１００と同様に、周辺
部の幅Ｌと半導体基板１０の厚さＤとは、Ｌ≧Ｄの範囲
に設定される。
に、Ｐ型拡散層２は半導体基板１０の上主面に選択的に
形成されており、その周辺部の幅Ｌは一定以上の大きさ
に設定されている。そうすることで従来装置１００の耐
圧を維持しつつ、同時に、カソード電極６を選択的に形
成することによってターンオフ時の破壊を抑える効果を
得ている。すなわち、装置１１０は、高い耐圧とターン
オフ時の破壊の防止ないし抑制とを両立的に実現してい
る。また、好ましくは、従来装置１００と同様に、周辺
部の幅Ｌと半導体基板１０の厚さＤとは、Ｌ≧Ｄの範囲
に設定される。
【００２２】装置１１０において、Ｐ型拡散層２のアノ
ード電極５との接触面におけるＰ型不純物の濃度は、好
ましくは１ｘ１０15ｃｍ-3〜１ｘ１０18ｃｍ-3の範囲で
選択され、上主面からのＰ型拡散層２の深さは、好まし
くは０．１μｍ〜数十μｍの範囲で選択される。
ード電極５との接触面におけるＰ型不純物の濃度は、好
ましくは１ｘ１０15ｃｍ-3〜１ｘ１０18ｃｍ-3の範囲で
選択され、上主面からのＰ型拡散層２の深さは、好まし
くは０．１μｍ〜数十μｍの範囲で選択される。
【００２３】なお、装置１１０では、カソード電極６は
Ｐ型拡散層２と略同一面積で形成されていたが、Ｐ型拡
散層２より広くても半導体基板１０の下主面全体よりは
狭くなるように、下主面内の一部領域に選択的に形成さ
れておれば、従来装置１００に比べてターンオフ時の破
壊が発生し難い装置が実現する。また、カソード電極６
がＰ型拡散層２よりも狭い面積で形成されれば、キャリ
アの蓄積領域がさらに小さくなるので、効果はさらに高
まる。すなわち、カソード電極６の広さに応じて相応の
効果が得られる。
Ｐ型拡散層２と略同一面積で形成されていたが、Ｐ型拡
散層２より広くても半導体基板１０の下主面全体よりは
狭くなるように、下主面内の一部領域に選択的に形成さ
れておれば、従来装置１００に比べてターンオフ時の破
壊が発生し難い装置が実現する。また、カソード電極６
がＰ型拡散層２よりも狭い面積で形成されれば、キャリ
アの蓄積領域がさらに小さくなるので、効果はさらに高
まる。すなわち、カソード電極６の広さに応じて相応の
効果が得られる。
【００２４】＜実施の形態２＞図３は、実施の形態２の
電力用ダイオードの正面断面図である。この装置１２０
では、半導体基板１０において、アノード電極５の直下
の領域である中央領域１１、Ｐ型拡散層２の直下の領域
（中央領域１１と辺縁領域１２とを併せた領域）の外側
の領域である周辺領域１３との間でキャリアのライフタ
イムの長さに段差が設けられている点が、従来装置１０
０とは特徴的に異なっている。
電力用ダイオードの正面断面図である。この装置１２０
では、半導体基板１０において、アノード電極５の直下
の領域である中央領域１１、Ｐ型拡散層２の直下の領域
（中央領域１１と辺縁領域１２とを併せた領域）の外側
の領域である周辺領域１３との間でキャリアのライフタ
イムの長さに段差が設けられている点が、従来装置１０
０とは特徴的に異なっている。
【００２５】すなわち、この装置１２０では、キャリア
の再結合中心としてキャリアの消滅を促進する結晶欠陥
であるライフタイムキラーを、周辺領域１３に選択的に
導入することによって、周辺領域１３におけるライフタ
イムが中央領域１１に比べて短く設定されている。ライ
フタイムキラーを選択的に導入するには、例えば、金、
白金などの重金属を周辺領域１３へと選択的に拡散させ
るとよい。あるいは、電子線などの放射線を周辺領域１
３へと選択的に照射してもよい。いずれの方法も容易に
遂行可能である。
の再結合中心としてキャリアの消滅を促進する結晶欠陥
であるライフタイムキラーを、周辺領域１３に選択的に
導入することによって、周辺領域１３におけるライフタ
イムが中央領域１１に比べて短く設定されている。ライ
フタイムキラーを選択的に導入するには、例えば、金、
白金などの重金属を周辺領域１３へと選択的に拡散させ
るとよい。あるいは、電子線などの放射線を周辺領域１
３へと選択的に照射してもよい。いずれの方法も容易に
遂行可能である。
【００２６】図４は、図３におけるＡ−Ａ線に沿った、
ライフタイムのプロフィールを模式的に示す分布図であ
る。図４に示すように、中央領域１１におけるライフタ
イムτ1と周辺領域１３におけるライフタイムτ2との間
には段差があり、ライフタイムτ2はライフタイムτ1よ
りも短く設定されている。
ライフタイムのプロフィールを模式的に示す分布図であ
る。図４に示すように、中央領域１１におけるライフタ
イムτ1と周辺領域１３におけるライフタイムτ2との間
には段差があり、ライフタイムτ2はライフタイムτ1よ
りも短く設定されている。
【００２７】このように、ライフタイムτ2が短く設定
されているので、周辺領域１３におけるキャリアの消滅
が促進される。すなわち、周辺領域１３ではキャリアの
蓄積が抑制され、蓄積キャリアの濃度が低く抑えられ
る。その結果、Ｐ型拡散層２の辺縁部におけるターンオ
フ時の逆方向電流の集中が緩和されるので、逆方向電流
の集中による破壊が防止ないし抑制される。
されているので、周辺領域１３におけるキャリアの消滅
が促進される。すなわち、周辺領域１３ではキャリアの
蓄積が抑制され、蓄積キャリアの濃度が低く抑えられ
る。その結果、Ｐ型拡散層２の辺縁部におけるターンオ
フ時の逆方向電流の集中が緩和されるので、逆方向電流
の集中による破壊が防止ないし抑制される。
【００２８】この実施の形態の装置では、カソード電極
６は半導体基板１０の下主面全体の上に形成してよいの
で、カソード電極６を形成する工程で、半導体基板１０
を挟んで反対側に形成されるアノード電極５との間でマ
スク合わせを行う必要がない。すなわち、カソード電極
６を形成する工程が容易であるという利点がある。
６は半導体基板１０の下主面全体の上に形成してよいの
で、カソード電極６を形成する工程で、半導体基板１０
を挟んで反対側に形成されるアノード電極５との間でマ
スク合わせを行う必要がない。すなわち、カソード電極
６を形成する工程が容易であるという利点がある。
【００２９】なお、中央領域１１のライフタイムをも短
くする必要がある場合には、中央領域１１、辺縁領域１
２をも含めた半導体基板１０全体に一様に、ライフタイ
ムキラーをさらに導入することによって、中央領域１１
と周辺領域１３との間のライフタイムに段差を保ったま
まで、半導体基板１０の全体のライフタイムを短くする
とよい。
くする必要がある場合には、中央領域１１、辺縁領域１
２をも含めた半導体基板１０全体に一様に、ライフタイ
ムキラーをさらに導入することによって、中央領域１１
と周辺領域１３との間のライフタイムに段差を保ったま
まで、半導体基板１０の全体のライフタイムを短くする
とよい。
【００３０】また、重金属の選択的拡散あるいは放射線
の選択的照射を用いると、Ｎ-層１だけでなくＮ+層４、
Ｐ型拡散層３等を含めた周辺領域１３のライフタイムが
短くなる。逆方向電流の集中を緩和しターンオフ時の破
壊を抑えるためには、周辺領域１３の中の少なくともＮ
-層１のライフタイムが短くなっておれば十分である。
しかしながら、周辺領域１３内においてＮ-層１だけで
なくＮ+層４などの他の部分のライフタイムが短くなっ
ていても、逆電流の集中を緩和する効果に変わりはな
い。
の選択的照射を用いると、Ｎ-層１だけでなくＮ+層４、
Ｐ型拡散層３等を含めた周辺領域１３のライフタイムが
短くなる。逆方向電流の集中を緩和しターンオフ時の破
壊を抑えるためには、周辺領域１３の中の少なくともＮ
-層１のライフタイムが短くなっておれば十分である。
しかしながら、周辺領域１３内においてＮ-層１だけで
なくＮ+層４などの他の部分のライフタイムが短くなっ
ていても、逆電流の集中を緩和する効果に変わりはな
い。
【００３１】また、長いライフタイムτ1と短いライフ
タイムτ2との境界は、図４に例示したプロフィール通
りに厳格である必要はなく、平均的に中央領域１１より
も周辺領域１３のライフタイムが短くなっておれば、そ
の度合い応じて相応の効果を奏する。
タイムτ2との境界は、図４に例示したプロフィール通
りに厳格である必要はなく、平均的に中央領域１１より
も周辺領域１３のライフタイムが短くなっておれば、そ
の度合い応じて相応の効果を奏する。
【００３２】＜変形例＞ （１） 以上の実施の形態では、電力用ダイオードを例
として説明したが、電力用でないダイオードにも適用が
可能である。ただし、電力用ダイオードでは、順方向電
流が大きいために蓄積キャリアの量も大きいのに加え
て、通常の使用形態において高い逆方向電圧が印加され
るために、ターンオフ時の破壊を防止する効果が特に顕
著に現れる。
として説明したが、電力用でないダイオードにも適用が
可能である。ただし、電力用ダイオードでは、順方向電
流が大きいために蓄積キャリアの量も大きいのに加え
て、通常の使用形態において高い逆方向電圧が印加され
るために、ターンオフ時の破壊を防止する効果が特に顕
著に現れる。
【００３３】（２） また、ダイオードに限定すること
なく、一般に、二つの主面を有する半導体基板の一方主
面に、周辺部とは異なる導電形式の半導体層が選択的に
形成され、この半導体層の露出面に一方主電極が接続さ
れ、半導体基板の他方主面に他方主電極が接続された構
造の半導体装置に広く適用することが可能である。この
一般的な半導体装置においても、半導体層の辺縁部への
逆方向電流の集中が緩和されるので、装置の破壊を抑制
する効果が得られる。
なく、一般に、二つの主面を有する半導体基板の一方主
面に、周辺部とは異なる導電形式の半導体層が選択的に
形成され、この半導体層の露出面に一方主電極が接続さ
れ、半導体基板の他方主面に他方主電極が接続された構
造の半導体装置に広く適用することが可能である。この
一般的な半導体装置においても、半導体層の辺縁部への
逆方向電流の集中が緩和されるので、装置の破壊を抑制
する効果が得られる。
【００３４】
【発明の効果】第１の発明の装置では、第１および第２
主電極が半導体基体の一方主面と他方主面とにそれぞれ
接続されているので、これらの主電極を通じて供給され
る電流は半導体基体を貫通するように流れる。第１およ
び第２半導体層の接合部に順方向電流が流れるように第
１および第２主電極に順方向電圧が印加されると、第１
半導体層にキャリアが蓄積されるが、第２主電極は半導
体基体の他方主面全体を覆うのではなく、一部領域に選
択的に接続されているので、従来装置に比べて、蓄積キ
ャリアが分布する領域が縮小される。
主電極が半導体基体の一方主面と他方主面とにそれぞれ
接続されているので、これらの主電極を通じて供給され
る電流は半導体基体を貫通するように流れる。第１およ
び第２半導体層の接合部に順方向電流が流れるように第
１および第２主電極に順方向電圧が印加されると、第１
半導体層にキャリアが蓄積されるが、第２主電極は半導
体基体の他方主面全体を覆うのではなく、一部領域に選
択的に接続されているので、従来装置に比べて、蓄積キ
ャリアが分布する領域が縮小される。
【００３５】このため、第１および第２主電極に印加さ
れる電圧が順方向電圧から逆方向電圧へと反転したとき
に、蓄積キャリアが移動することによって過渡的に流れ
る逆方向電流が、第２半導体層の辺縁部へと集中する現
象が緩和される。その結果、逆方向電流の集中に起因す
る装置の破壊が防止ないし抑制される。
れる電圧が順方向電圧から逆方向電圧へと反転したとき
に、蓄積キャリアが移動することによって過渡的に流れ
る逆方向電流が、第２半導体層の辺縁部へと集中する現
象が緩和される。その結果、逆方向電流の集中に起因す
る装置の破壊が防止ないし抑制される。
【００３６】さらに、この装置では、第２半導体層が半
導体基体の一方主面の一部領域に選択的に形成されてい
るので高い耐圧が得られる。すなわち、この装置は、高
い耐圧と破壊の抑制とを両立的に実現する。
導体基体の一方主面の一部領域に選択的に形成されてい
るので高い耐圧が得られる。すなわち、この装置は、高
い耐圧と破壊の抑制とを両立的に実現する。
【００３７】第２の発明の装置では、第２主電極が第２
半導体層に略対向する他方主面内の領域以内に接続され
ているので、順方向電圧が印加されたときに半導体基体
内に発生する電場は、第２半導体層の周辺領域へはほと
んど広がらない。このため、蓄積キャリアは周辺領域に
はほとんど広がらない。このため、逆方向電流の集中が
一層効果的に緩和される。
半導体層に略対向する他方主面内の領域以内に接続され
ているので、順方向電圧が印加されたときに半導体基体
内に発生する電場は、第２半導体層の周辺領域へはほと
んど広がらない。このため、蓄積キャリアは周辺領域に
はほとんど広がらない。このため、逆方向電流の集中が
一層効果的に緩和される。
【００３８】第３の発明の装置では、第１および第２主
電極が半導体基体の一方主面と他方主面とにそれぞれ接
続されているので、これらの主電極を通じて供給される
電流は半導体基体を貫通するように流れる。第１および
第２半導体層の接合部に順方向電流が流れるように第１
および第２主電極に順方向電圧が印加されると、第１半
導体層にキャリアが蓄積されるが、第１半導体層内の中
央領域に相当する第１領域のライフタイムよりも周辺領
域に相当する第２領域のライフタイムが平均的に短く設
定されているので、第２領域では第１領域に比べてキャ
リアの消滅が平均的に早まる。したがって、第２領域で
はキャリアの蓄積が低く抑えられる。
電極が半導体基体の一方主面と他方主面とにそれぞれ接
続されているので、これらの主電極を通じて供給される
電流は半導体基体を貫通するように流れる。第１および
第２半導体層の接合部に順方向電流が流れるように第１
および第２主電極に順方向電圧が印加されると、第１半
導体層にキャリアが蓄積されるが、第１半導体層内の中
央領域に相当する第１領域のライフタイムよりも周辺領
域に相当する第２領域のライフタイムが平均的に短く設
定されているので、第２領域では第１領域に比べてキャ
リアの消滅が平均的に早まる。したがって、第２領域で
はキャリアの蓄積が低く抑えられる。
【００３９】このため、第１および第２主電極に印加さ
れる電圧が順方向電圧から逆方向電圧へと反転したとき
に、蓄積キャリアが移動することによって過渡的に流れ
る逆方向電流が、第２半導体層の辺縁部へと集中する現
象が緩和される。その結果、逆方向電流の集中に起因す
る装置の破壊が防止ないし抑制される。
れる電圧が順方向電圧から逆方向電圧へと反転したとき
に、蓄積キャリアが移動することによって過渡的に流れ
る逆方向電流が、第２半導体層の辺縁部へと集中する現
象が緩和される。その結果、逆方向電流の集中に起因す
る装置の破壊が防止ないし抑制される。
【００４０】さらに、この装置では、第２半導体層が半
導体基体の一方主面の一部領域に選択的に形成されてい
るので高い耐圧が得られる。また、第２主電極は半導体
基体の他方主面全体に接続されていてもよく、第１主電
極との間の相対位置を考慮する必要がない。このため、
第２主電極を形成する工程において、半導体基体を挟ん
で反対側に位置する第１主電極との間でマスク合わせを
行う必要がない。すなわち、この装置は、高い耐圧と第
２主電極の形成の容易さとを維持したままで、逆電流に
よる破壊の抑制を両立的に実現する。
導体基体の一方主面の一部領域に選択的に形成されてい
るので高い耐圧が得られる。また、第２主電極は半導体
基体の他方主面全体に接続されていてもよく、第１主電
極との間の相対位置を考慮する必要がない。このため、
第２主電極を形成する工程において、半導体基体を挟ん
で反対側に位置する第１主電極との間でマスク合わせを
行う必要がない。すなわち、この装置は、高い耐圧と第
２主電極の形成の容易さとを維持したままで、逆電流に
よる破壊の抑制を両立的に実現する。
【００４１】第４の発明の装置では、第１半導体層にお
けるライフタイムが、第１領域と第２領域との間で略段
差状に異なっているので、逆電流の集中がさらに効果的
に緩和される。
けるライフタイムが、第１領域と第２領域との間で略段
差状に異なっているので、逆電流の集中がさらに効果的
に緩和される。
【００４２】第５の発明の装置では、周辺領域内の少な
くとも第２領域にライフタイムキラーが選択的に導入さ
れており、そのことによって、第１半導体層のライフタ
イムの略段差状の分布が得られている。このため、例え
ば重金属を周辺領域へと選択的に拡散する、あるいは放
射線を周辺領域へと選択的に照射するという簡単な方法
を、装置の製造に用いることが可能である。すなわち、
装置の製造が容易であるという効果がある。
くとも第２領域にライフタイムキラーが選択的に導入さ
れており、そのことによって、第１半導体層のライフタ
イムの略段差状の分布が得られている。このため、例え
ば重金属を周辺領域へと選択的に拡散する、あるいは放
射線を周辺領域へと選択的に照射するという簡単な方法
を、装置の製造に用いることが可能である。すなわち、
装置の製造が容易であるという効果がある。
【図１】 実施の形態１の装置の斜視断面図である。
【図２】 図１の装置の正面断面図である。
【図３】 実施の形態２の装置の正面断面図である。
【図４】 図３の装置のライフタイムの分布図である。
【図５】 従来の装置の斜視断面図である。
【図６】 図５の装置の正面断面図である。
１ Ｎ-層（第１半導体層）、２ Ｐ型拡散層（第２半
導体層）、５ アノード電極（第１主電極）、６ カソ
ード電極（第２主電極）、１０ 半導体基板（半導体基
体）、１１ 中央領域、１３ 周辺領域、１１０，１２
０ 電力用ダイオード（半導体装置）。
導体層）、５ アノード電極（第１主電極）、６ カソ
ード電極（第２主電極）、１０ 半導体基板（半導体基
体）、１１ 中央領域、１３ 周辺領域、１１０，１２
０ 電力用ダイオード（半導体装置）。
Claims (5)
- 【請求項１】 二つの主面を有する半導体基体の一方主
面に第１導電形式の第１半導体層が露出しており、当該
第１半導体層の露出面の一部領域に第２導電形式の第２
半導体層が選択的に形成されており、当該第２半導体層
の露出面には第１主電極が接続され、前記半導体基体の
他方主面に第２主電極が接続されている半導体装置にお
いて、 前記第２主電極が前記他方主面の一部領域に選択的に接
続されていることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記他方主面の前記一部領域が、前記第２半導体層に略
対向する前記他方主面内の領域以内であることを特徴と
する半導体装置。 - 【請求項３】 二つの主面を有する半導体基体の一方主
面に第１導電形式の第１半導体層が露出しており、当該
第１半導体層の露出面の一部領域に第２導電形式の第２
半導体層が選択的に形成されており、当該第２半導体層
の露出面には第１主電極が接続され、前記半導体基体の
他方主面に第２主電極が接続されている半導体装置にお
いて、 前記半導体基体内へ前記第１主電極を投影させた領域を
中央領域と定義し、前記第２半導体層を投影させた領域
の外側の領域を周辺領域と定義し、 前記第１半導体層の中で、前記中央領域に含まれる領域
である第１領域におけるライフタイムよりも、前記周辺
領域に含まれる領域である第２領域におけるライフタイ
ムが、少なくとも平均的には短く設定されていることを
特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 前記第１半導体層におけるライフタイムが、前記第１領
域と前記第２領域との間で、前記第１領域よりも前記第
２領域の方において短くなるように、略段差状の分布を
有することを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、 前記周辺領域内の少なくとも前記第２領域にライフタイ
ムキラーが選択的に導入されており、そのことによっ
て、前記略段差状の分布が得られていることを特徴とす
る半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184085A JPH0936388A (ja) | 1995-07-20 | 1995-07-20 | 半導体装置 |
| US08/567,418 US5945691A (en) | 1995-07-20 | 1995-12-05 | Semiconductor device for preventing destruction during a turn-off state |
| CH00630/96A CH691751A5 (de) | 1995-07-20 | 1996-03-11 | Halbleitervorrichtung zur Verhinderung der Zerstörung während eines Ausschaltzustandes. |
| DE19611689A DE19611689A1 (de) | 1995-07-20 | 1996-03-25 | Halbleiterbauelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184085A JPH0936388A (ja) | 1995-07-20 | 1995-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936388A true JPH0936388A (ja) | 1997-02-07 |
Family
ID=16147142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7184085A Pending JPH0936388A (ja) | 1995-07-20 | 1995-07-20 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5945691A (ja) |
| JP (1) | JPH0936388A (ja) |
| CH (1) | CH691751A5 (ja) |
| DE (1) | DE19611689A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870199B1 (en) | 1999-11-05 | 2005-03-22 | Fuji Electric Co., Ltd. | Semiconductor device having an electrode overlaps a short carrier lifetime region |
| JP2006523009A (ja) * | 2003-04-09 | 2006-10-05 | オイペク オイロペーシェ ゲゼルシャフト フューア ライストゥングスハルプライター エムベーハー | 半導体素子およびその製造方法 |
| DE102006002439B4 (de) * | 2005-01-28 | 2008-06-19 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
| JP2010506392A (ja) * | 2006-10-05 | 2010-02-25 | アーベーベー・テヒノロギー・アーゲー | 電力半導体デバイス |
| DE112020007260T5 (de) | 2020-05-29 | 2023-03-09 | Mitsubishi Electric Corporation | Halbleitereinheit und leistungswandler |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10324100B4 (de) * | 2003-05-27 | 2008-09-25 | Infineon Technologies Ag | Verfahren zur Herstellung eines robusten Halbleiterbauelements |
| DE10330571B8 (de) * | 2003-07-07 | 2007-03-08 | Infineon Technologies Ag | Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür |
| JP5925991B2 (ja) * | 2010-05-26 | 2016-05-25 | 三菱電機株式会社 | 半導体装置 |
| US9287391B2 (en) * | 2012-03-05 | 2016-03-15 | Mitsubishi Electric Corporation | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3174882A (en) * | 1961-02-02 | 1965-03-23 | Bell Telephone Labor Inc | Tunnel diode |
| US3254234A (en) * | 1963-04-12 | 1966-05-31 | Westinghouse Electric Corp | Semiconductor devices providing tunnel diode functions |
| US5210601A (en) * | 1989-10-31 | 1993-05-11 | Kabushiki Kaisha Toshiba | Compression contacted semiconductor device and method for making of the same |
-
1995
- 1995-07-20 JP JP7184085A patent/JPH0936388A/ja active Pending
- 1995-12-05 US US08/567,418 patent/US5945691A/en not_active Expired - Fee Related
-
1996
- 1996-03-11 CH CH00630/96A patent/CH691751A5/de not_active IP Right Cessation
- 1996-03-25 DE DE19611689A patent/DE19611689A1/de not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870199B1 (en) | 1999-11-05 | 2005-03-22 | Fuji Electric Co., Ltd. | Semiconductor device having an electrode overlaps a short carrier lifetime region |
| JP2006523009A (ja) * | 2003-04-09 | 2006-10-05 | オイペク オイロペーシェ ゲゼルシャフト フューア ライストゥングスハルプライター エムベーハー | 半導体素子およびその製造方法 |
| US8187937B2 (en) | 2003-04-09 | 2012-05-29 | Infineon Technologies Ag | Semiconductor component and method for producing the same |
| DE102006002439B4 (de) * | 2005-01-28 | 2008-06-19 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
| JP2010506392A (ja) * | 2006-10-05 | 2010-02-25 | アーベーベー・テヒノロギー・アーゲー | 電力半導体デバイス |
| DE112020007260T5 (de) | 2020-05-29 | 2023-03-09 | Mitsubishi Electric Corporation | Halbleitereinheit und leistungswandler |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19611689A1 (de) | 1997-01-23 |
| CH691751A5 (de) | 2001-09-28 |
| US5945691A (en) | 1999-08-31 |
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Legal Events
| Date | Code | Title | Description |
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