JPS621259B2 - - Google Patents
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- JPS621259B2 JPS621259B2 JP1552980A JP1552980A JPS621259B2 JP S621259 B2 JPS621259 B2 JP S621259B2 JP 1552980 A JP1552980 A JP 1552980A JP 1552980 A JP1552980 A JP 1552980A JP S621259 B2 JPS621259 B2 JP S621259B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明はサイリスタ、特にゲート信号によつて
オン又はオフ動作をするゲートターンオフサイリ
スタに関するものである。
オン又はオフ動作をするゲートターンオフサイリ
スタに関するものである。
従来のゲートターンオフサイリスタ（以下、
GTOと略記する。）は第１図、第２図に示すよう
に半導体基体１内に導電型が順次異なる４個の半
導体層（ｎE、ｐB、ｎB、ｐE）２〜５を有し、両
最外層（ｎE、ｐE）２，５にカソード、アノード
電型１１，１３が各々設けられ、カソード電極１
１が設けられている一方最外層（ｎE）２に隣接
する一方中間層（ｐB）３にゲート電極１２が設
けられている。そしてカソード、ゲート電極１
１，１２間にゲート電極１２を正電位とするゲー
ト信号を加えることによりオンしてしや断状態
（高抵抗状態）から導通状態（低抵抗状態）へ移
り、またゲート電極１２を負電位とするゲート信
号を加えることによりオフして導通状態からしや
断状態へ移行する。
GTOと略記する。）は第１図、第２図に示すよう
に半導体基体１内に導電型が順次異なる４個の半
導体層（ｎE、ｐB、ｎB、ｐE）２〜５を有し、両
最外層（ｎE、ｐE）２，５にカソード、アノード
電型１１，１３が各々設けられ、カソード電極１
１が設けられている一方最外層（ｎE）２に隣接
する一方中間層（ｐB）３にゲート電極１２が設
けられている。そしてカソード、ゲート電極１
１，１２間にゲート電極１２を正電位とするゲー
ト信号を加えることによりオンしてしや断状態
（高抵抗状態）から導通状態（低抵抗状態）へ移
り、またゲート電極１２を負電位とするゲート信
号を加えることによりオフして導通状態からしや
断状態へ移行する。
このGTOのターンオフ動作においては、ゲー
ト電極１２から良好に主電流を引き出すことが問
題となる為、一般に、一方最外層（ｎE）１１は
短冊状にされ、ゲート電極１２は、この短冊状最
外層（ｎE）１１を取り囲むように設けて、ゲー
ト電極１２と短冊状最外層（ｎE）１１の間の距
離をできるだけ小さくしている。一方最外層（ｎ
E）２を短冊状にすると、通電面積が減少するた
め、一般には、短冊状最外層（ｎE）２を複数個
設けている。
ト電極１２から良好に主電流を引き出すことが問
題となる為、一般に、一方最外層（ｎE）１１は
短冊状にされ、ゲート電極１２は、この短冊状最
外層（ｎE）１１を取り囲むように設けて、ゲー
ト電極１２と短冊状最外層（ｎE）１１の間の距
離をできるだけ小さくしている。一方最外層（ｎ
E）２を短冊状にすると、通電面積が減少するた
め、一般には、短冊状最外層（ｎE）２を複数個
設けている。
また他方最外層（ｐE）５からのキヤリア注入
が抑えられれば、ターンオフ動作は良好に行なわ
れるので、他方中間層（ｎB）４をアノード電極
１３に低抵抗接触させて、所謂、シヨートエミツ
タ構造を採用している。
が抑えられれば、ターンオフ動作は良好に行なわ
れるので、他方中間層（ｎB）４をアノード電極
１３に低抵抗接触させて、所謂、シヨートエミツ
タ構造を採用している。
他方最外層（ｐE）５は、各短冊状最外層（ｎ
E）２をアノード電極１３側に投影した時、少な
くとも、その投影領域内にそれぞれ存在している
ように配置されていると、両最外層（ｎE、ｐE）
２，５間の直線距離が低下し、それによつて、順
方向電圧降下（以下、FVDと略記する。）が低下
し、また、各短冊状最外層（ｎE）２に主電流が
均等に流れるようになる。そこで、他方最外層
（ｐE）５は、ターンオフ動作が良好に行なわれる
ことも考慮して、各短冊状最外層（ｎE）２の投
影領域内に分割して設けられる。
E）２をアノード電極１３側に投影した時、少な
くとも、その投影領域内にそれぞれ存在している
ように配置されていると、両最外層（ｎE、ｐE）
２，５間の直線距離が低下し、それによつて、順
方向電圧降下（以下、FVDと略記する。）が低下
し、また、各短冊状最外層（ｎE）２に主電流が
均等に流れるようになる。そこで、他方最外層
（ｐE）５は、ターンオフ動作が良好に行なわれる
ことも考慮して、各短冊状最外層（ｎE）２の投
影領域内に分割して設けられる。
シヨートエミツタ構造を有する場合、他方中間
層（ｎB）４をアノード電極１３に低抵抗接触さ
せる為、一般に、短冊状に構成された他方最外層
（ｐE）５間に他方中間層（ｎB）４と同一導電型
で、より高不純物濃度の拡散層（n+）７を設けて
いる。そして該高不純物層（n+）７を介して、他
方中間層（ｎB）４とアノード電極１３とを低抵
抗接触させている。
層（ｎB）４をアノード電極１３に低抵抗接触さ
せる為、一般に、短冊状に構成された他方最外層
（ｐE）５間に他方中間層（ｎB）４と同一導電型
で、より高不純物濃度の拡散層（n+）７を設けて
いる。そして該高不純物層（n+）７を介して、他
方中間層（ｎB）４とアノード電極１３とを低抵
抗接触させている。
一方中間層（ｐB）３と他方中間層（ｎB）４が
形成する中央のpn接合は、上側主表面から半導
体基体１の周縁に沿つて設けられた溝８の内壁に
露出し、この溝８に充填されたガラスなどの表面
安定化剤９により覆われており、また、各短冊状
最外層（ｎE）２と一方中間層（ｐB）３が形成す
る上方のpn接合は半導体基体１の上側主表面に
露出し、この主表面に設けられたシリコン酸化膜
などの表面安定化膜１０により覆われている。
形成する中央のpn接合は、上側主表面から半導
体基体１の周縁に沿つて設けられた溝８の内壁に
露出し、この溝８に充填されたガラスなどの表面
安定化剤９により覆われており、また、各短冊状
最外層（ｎE）２と一方中間層（ｐB）３が形成す
る上方のpn接合は半導体基体１の上側主表面に
露出し、この主表面に設けられたシリコン酸化膜
などの表面安定化膜１０により覆われている。
尚、上側主表面の周縁に設けられた他方中間層
（ｎB）４と同一導電型の高不純物濃度層（n+）６
はチヤンネルストツパーとしての役目を果すもの
である。
（ｎB）４と同一導電型の高不純物濃度層（n+）６
はチヤンネルストツパーとしての役目を果すもの
である。
両図で、主面と垂直方向における他方最外層
（ｐE）５の寸法をl1、高不純物層（n+）７の寸法
をl2と定義する。
（ｐE）５の寸法をl1、高不純物層（n+）７の寸法
をl2と定義する。
第１図においては、l1＜l2であり、第２図にお
いてはl1＞l2である。
いてはl1＞l2である。
第１図の構造は、第２図の構造よりも、シヨー
トエミツタの効果が強いため、他方最外層（ｐ
E）５からのキヤリアの注入が抑えられるのでタ
ーンオフゲインが上昇するが、他方最外層（ｐ
E）５と一方最外層（ｎE）２間の電流通路は広が
りにくいため、FVDが大きくなる。
トエミツタの効果が強いため、他方最外層（ｐ
E）５からのキヤリアの注入が抑えられるのでタ
ーンオフゲインが上昇するが、他方最外層（ｐ
E）５と一方最外層（ｎE）２間の電流通路は広が
りにくいため、FVDが大きくなる。
第２図の構造は、他方最外層（ｐE）５と一方
最外層（ｎE）２間の電流通路は、広がりやすい
為、FVDは小さいが、ターンオフ時に、ゲート
電極１２に電流を引き出しにくくなり、ターンオ
フゲインが低下する。上記両従来例には、以上の
ような各々一長一短の欠点があつた。
最外層（ｎE）２間の電流通路は、広がりやすい
為、FVDは小さいが、ターンオフ時に、ゲート
電極１２に電流を引き出しにくくなり、ターンオ
フゲインが低下する。上記両従来例には、以上の
ような各々一長一短の欠点があつた。
それゆえ、本発明の目的は、ターンオフゲイン
を低下させずに、FVDを小さくしたGTOを提供
することにある。
を低下させずに、FVDを小さくしたGTOを提供
することにある。
本発明の特徴は、主表面と垂重方向における他
方最外層の寸法l1、シヨートエミツタのための高
不純物濃度層の寸法l2としたとき、一方最外層の
アノード電極側への投影領域内ではl1＜l2、それ
以外の場所ではl1＞l2としたことにある。
方最外層の寸法l1、シヨートエミツタのための高
不純物濃度層の寸法l2としたとき、一方最外層の
アノード電極側への投影領域内ではl1＜l2、それ
以外の場所ではl1＞l2としたことにある。
第３図、第４図は本発明の一実施例を示してお
り、第１図、第２図と同一符号は同一物あるいは
相当物を示している。
り、第１図、第２図と同一符号は同一物あるいは
相当物を示している。
尚、第４図では、表面安定化膜１０、カソード
電波１１、ゲート電極１２は、理解を容易にする
ため省略され、半導体基体１の上側主表面が直接
示されている。
電波１１、ゲート電極１２は、理解を容易にする
ため省略され、半導体基体１の上側主表面が直接
示されている。
第３図、第４図に示すように、短冊状最外層
（ｎE）２をアノード電極１３側に投影した領域に
は、環状の他方最外層（ｐE）５が存在し、この
環状他方最外層（ｐE）５の周囲にはシヨートエ
ミツタ用の高不純物濃度層が存在するが、この高
不純物濃度層は、他方最外層（ｐE）５の環状内
の領域７ａと環状外の領域７ｂに分かれている。
（ｎE）２をアノード電極１３側に投影した領域に
は、環状の他方最外層（ｐE）５が存在し、この
環状他方最外層（ｐE）５の周囲にはシヨートエ
ミツタ用の高不純物濃度層が存在するが、この高
不純物濃度層は、他方最外層（ｐE）５の環状内
の領域７ａと環状外の領域７ｂに分かれている。
領域７ａは主表面と垂直方向における寸法ｌ2a
が、他方最外層５の同方向における寸法l1より大
きく、領域７ｂは同方向における寸法ｌ2bが、上
記寸法l1より小さい。
が、他方最外層５の同方向における寸法l1より大
きく、領域７ｂは同方向における寸法ｌ2bが、上
記寸法l1より小さい。
第５図は、第３図、第４図に示したGTOの一
製作工程を示している。
製作工程を示している。
先ず、ｎ型導電性のシリコン単結晶基体１を用
意する。
意する。
第５図ａに示すように、公知の選択拡散法を用
いて、リンを拡散し高不純物濃度層（n+）６，７
ａを所定の場所に形成する。
いて、リンを拡散し高不純物濃度層（n+）６，７
ａを所定の場所に形成する。
次に、第５図ｂに示すように、同様にリンを拡
散して、高不純物濃度層（n+）７ｂを所定の場所
に形成する。
散して、高不純物濃度層（n+）７ｂを所定の場所
に形成する。
次に、第５図ｃに示すように、公知の選択拡散
法を用いて、ボロン又はガリウムを拡散すること
によつて一方中間層（ｐB）３および他方最外層
（ｐE）５を所定の場所に形成する。
法を用いて、ボロン又はガリウムを拡散すること
によつて一方中間層（ｐB）３および他方最外層
（ｐE）５を所定の場所に形成する。
次に、第５図ｄに示すように、公知の選択拡散
法を用いて、一方中間層（ｐB）３の所定の場所
にリンを拡散し、短冊状最外層２を形成する。
法を用いて、一方中間層（ｐB）３の所定の場所
にリンを拡散し、短冊状最外層２を形成する。
次に、第５図ｅに示すように、上側主表面にシ
リコン酸化膜等の表面安定化膜１０を設けた後、
化学的エツチング法によりシリコン基体１の周縁
に溝８を形成し、溝８内にガラス等の表面安定化
剤９を充填する。
リコン酸化膜等の表面安定化膜１０を設けた後、
化学的エツチング法によりシリコン基体１の周縁
に溝８を形成し、溝８内にガラス等の表面安定化
剤９を充填する。
次に第５図ｆに示すように、上側主表面の表面
安定化膜１０を選択的に取り除き、カソード電極
１１及びゲート電極１２をアルミニウム蒸着法等
によつて形成し、下側主表面全面にはアノード電
極１３を形成する。
安定化膜１０を選択的に取り除き、カソード電極
１１及びゲート電極１２をアルミニウム蒸着法等
によつて形成し、下側主表面全面にはアノード電
極１３を形成する。
尚、不純物が拡散されなかつた領域は、他方中
間層（ｎB）４として働く。
間層（ｎB）４として働く。
第５図ａ〜ｆに示すように、各不純物拡散層
は、各々の不純物拡散深さが異なつており、第３
図、第４図に示すように、最終的な寸法が、l1＜
ｌ2a、l1＞ｌ2bとなるように計算される。即ち、
順次不純物拡散が行われていく段階で、これら、
拡散層は少しずつ拡散深さが大きくなつていくの
で、前段の工程では、このことを考慮に入れて、
浅く拡散が行なわれているのである。
は、各々の不純物拡散深さが異なつており、第３
図、第４図に示すように、最終的な寸法が、l1＜
ｌ2a、l1＞ｌ2bとなるように計算される。即ち、
順次不純物拡散が行われていく段階で、これら、
拡散層は少しずつ拡散深さが大きくなつていくの
で、前段の工程では、このことを考慮に入れて、
浅く拡散が行なわれているのである。
以上のような構成となつている本発明GTOで
は次のことが云える。
は次のことが云える。
導通状態にあるとき、一方最外層（ｎE）２と
他方最外層（ｐE）５間の通電路はl1＞ｌ2bである
ため、第１図に示したものに比べて主表面と平行
な方向に拡がつており、電流密度が低下し、
FVDは低い。
他方最外層（ｐE）５間の通電路はl1＞ｌ2bである
ため、第１図に示したものに比べて主表面と平行
な方向に拡がつており、電流密度が低下し、
FVDは低い。
また、l1＜ｌ2aであるため、高不純物濃度層７
ａ周辺の他方最外層５のキヤリア注入が抑えられ
ている。このため、主電流はゲート電極１２に近
い一方最外層（ｎE）２の周辺部に主に流れ込む
ため、ターンオフ時に主電流はゲート電極１２へ
引き込みやすく、第２図に示すものに比べて、タ
ーンオフゲインは高い。
ａ周辺の他方最外層５のキヤリア注入が抑えられ
ている。このため、主電流はゲート電極１２に近
い一方最外層（ｎE）２の周辺部に主に流れ込む
ため、ターンオフ時に主電流はゲート電極１２へ
引き込みやすく、第２図に示すものに比べて、タ
ーンオフゲインは高い。
即ち、第３図、第４図に示す本発明GTOは、
第１図に示す従来例の持つ高ターンオフゲインと
いう長所と第２図に示す従来例の持つ低FVDと
いう長所を兼ね備えたものであると云える。
第１図に示す従来例の持つ高ターンオフゲインと
いう長所と第２図に示す従来例の持つ低FVDと
いう長所を兼ね備えたものであると云える。
第３図、第４図に示す実施例では、他方最外層
（ｐE）５を一方最外層（ｎE）２の垂直投影下に
おいて、環状であるが、第６図〜第９図に示すよ
うに、各種の変形構造であつてもよい。
（ｐE）５を一方最外層（ｎE）２の垂直投影下に
おいて、環状であるが、第６図〜第９図に示すよ
うに、各種の変形構造であつてもよい。
尚、第３図、第４図では、高不純物濃度層７
ａ，７ｂが他方最外層（ｐE）５により明確に区
分されているが、これらの実施例においては、両
層７ａ，７ｂが並設されているものもある。しか
し、ｌ2a＞ｌ2bであり、両層７ａ，７ｂの境界
は、図中に一点鎖線で示した。
ａ，７ｂが他方最外層（ｐE）５により明確に区
分されているが、これらの実施例においては、両
層７ａ，７ｂが並設されているものもある。しか
し、ｌ2a＞ｌ2bであり、両層７ａ，７ｂの境界
は、図中に一点鎖線で示した。
第６図に示す実施例では、他方最外層（ｐE）
５はＵ字状をなしている。
５はＵ字状をなしている。
第７図に示す実施例では、２個の環状の他方最
外層（ｐE）５が、隣接し合う一方最外層（ｎE）
２に跨つて設けられている。
外層（ｐE）５が、隣接し合う一方最外層（ｎE）
２に跨つて設けられている。
第８図に示す実施例は、第７図に示した他方最
外層（ｐE）５を環状でなくＵ字状としたもので
ある。
外層（ｐE）５を環状でなくＵ字状としたもので
ある。
第９図に示す実施例では全他方最外層（ｐE）
５が連結され一体化されている。
５が連結され一体化されている。
第７図〜第９図に示すように、各一方最外層
（ｎE）２に跨つて他方最外層（ｐE）５が設けら
れていると、跨つている部分を介して、キヤリア
の注入が伝達される作用があり、各一方最外層
（ｎE）２に均一に電流が流れたり、また、ターン
オフ時には、キヤリア注入の停止が伝達され、半
導体基体１全体が速やかにターンオフする利点が
ある。
（ｎE）２に跨つて他方最外層（ｐE）５が設けら
れていると、跨つている部分を介して、キヤリア
の注入が伝達される作用があり、各一方最外層
（ｎE）２に均一に電流が流れたり、また、ターン
オフ時には、キヤリア注入の停止が伝達され、半
導体基体１全体が速やかにターンオフする利点が
ある。
第１図、第２図は各々、従来のGTOを示す縦
断面図、第３図は本発明GTOの一実施例を示す
縦断面図、第４図は第３図に示す本発明GTOの
カソード側平面図、第５図は第３図、第４図に示
す本発明GTOの一製作工程を示す図、第６図〜
第９図は各々本発明GTOの異なる実施例を示す
カソード側平面図である。 １……半導体基体、２……一方最外層（ｎE）、
３……一方中間層（ｐB）、４……他方中間層（ｎ
B）、５……他方最外層、６，７ａ，７ｂ……高不
純物濃度層、８……溝、９……表面安定化剤、１
０……表面安定化膜、１１……カソード電極、１
２……ゲート電極、１３……アノード電極。
断面図、第３図は本発明GTOの一実施例を示す
縦断面図、第４図は第３図に示す本発明GTOの
カソード側平面図、第５図は第３図、第４図に示
す本発明GTOの一製作工程を示す図、第６図〜
第９図は各々本発明GTOの異なる実施例を示す
カソード側平面図である。 １……半導体基体、２……一方最外層（ｎE）、
３……一方中間層（ｐB）、４……他方中間層（ｎ
B）、５……他方最外層、６，７ａ，７ｂ……高不
純物濃度層、８……溝、９……表面安定化剤、１
０……表面安定化膜、１１……カソード電極、１
２……ゲート電極、１３……アノード電極。
Claims (1)
- １ 半導体基体内に導電型が順次異なる４個の半
導体層を有し、一方の最外層は短冊状で複数個に
分割されて、各短冊上最外層にはカソード電極が
設けられ、上記最外層に隣接する一方中間層には
各短冊状最外層を取り囲むようにゲート電極が設
けられ、他方の最外層に接する他方中間層は、他
方中間層と同一導電型で、より高不純物濃度の層
を介して、他方最外層と共に半導体基体の一主面
に露出して、この主面にはアノード電極が設けら
れており、上記各短冊状最外層をアノード電極側
に投影した領域には他方最外層の一部が存在する
ゲートターンオフサイリスタにおいて、上記一方
最外層のアノード電極側への投影領域内において
は、半導体基体の主表面と垂直方向における上記
他方最外層の寸法より上記高不純物濃度層の同方
向における寸法の方が大きく、上記投影領域以外
の場所においては、上記他方最外層の同方向にお
ける寸法が上記高不純物濃度層の同方向における
寸法より大きいことを特徴とするゲートターンオ
フサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1552980A JPS56112753A (en) | 1980-02-13 | 1980-02-13 | Gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1552980A JPS56112753A (en) | 1980-02-13 | 1980-02-13 | Gate turn-off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56112753A JPS56112753A (en) | 1981-09-05 |
| JPS621259B2 true JPS621259B2 (ja) | 1987-01-12 |
Family
ID=11891328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1552980A Granted JPS56112753A (en) | 1980-02-13 | 1980-02-13 | Gate turn-off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56112753A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189667A (ja) * | 1985-02-18 | 1986-08-23 | Toyo Electric Mfg Co Ltd | 半導体装置のエミツタ短絡構造 |
| JPH0715991B2 (ja) * | 1985-06-12 | 1995-02-22 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS624368A (ja) * | 1985-06-28 | 1987-01-10 | シ−メンス、アクチエンゲゼルシヤフト | サイリスタ |
| JPH07101738B2 (ja) * | 1985-12-16 | 1995-11-01 | 富士電機株式会社 | Ｇｔｏサイリスタ |
| JPH0734317Y2 (ja) * | 1991-09-26 | 1995-08-02 | 中外炉工業株式会社 | 炉開口部シール装置 |
-
1980
- 1980-02-13 JP JP1552980A patent/JPS56112753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56112753A (en) | 1981-09-05 |
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