CN108369946A - 半导体器件及半导体器件的制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及半导体器件的制备方法。所述半导体器件包括隧穿场效应晶体管及平面器件，所述隧穿场效应晶体管包括第一衬底和第一电气元件，所述第一电气元件形成于所述第一衬底的一侧，所述平面器件包括第二衬底及第二电气元件，所述第二衬底与所述第一衬底为一体式结构并形成一个总衬底，所述第二电气元件形成于所述第二衬底的一侧，且所述第二电气元件与所述第一电气元件设置于所述总衬底的同一侧，其中，所述平面器件包括金属氧化物半导体晶体管、电容、电阻中的任意一种。

Description

半导体器件及半导体器件的制备方法 技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及半导体器件的制备方法。
背景技术
互补金属氧化物半导体器件(Complementary Metal Oxide Semiconductor,CMOS)是微电子集成电路的核心组成器件，其尺寸和工作电压遵循摩尔(Moore)定律，以获得更优异的性能和更高的集成密度。然而，随着CMOS的尺寸的减小，其功耗也在持续增加。部分原因是短沟道效应引起的泄露电流的增加，同时也归咎于器件的供电电压越来越难以缩减。其中，CMOS器件的供电电压难以缩减主要是由于CMOS器件的亚阈值摆幅较大，一般高于60mV/dec。而隧穿场效应晶体管(Tunnel Field Effect Transistor,TFET)因具有较低的泄露电流及陡峭的亚阈值斜率而被认为是替代CMOS器件的较好元件。目前，TFET与传统的平面结构(如，MOS管、或者电容、或者电阻)共同搭建电路时，由于TFET本身结构特点的限制，导致与传统的平面结构结合存在一定的难度。目前，在非平面TFET与平面结构集成时通常采用先形成TFET，再形成平面结构，接着将TFET和平面结构结合，这样就很大程度上增加了工艺的复杂程度及实现成本。
发明内容
第一方面，本发明提供了一种半导体器件，所述半导体器件包括隧穿场效应晶体管及平面器件，所述隧穿场效应晶体管包括第一衬底和第一电气元件，所述第一电气元件形成于所述第一衬底的一侧，所述平面器件包括第二衬底及第二电气元件，所述第二衬底与所述第一衬底为一体式结构并形成一个总衬底，所述第二电气元件形成于所述第二衬底的一侧，且所述第二电气元件与所述第一电气元件设置于所述总衬底的同一侧，其中，所述平面器件包括金属氧化物半导体晶体管、电容、电阻中的任意一种。
在第一种实施方式中，所述第一衬底包括相对设置的第一表面及第二表 面，所述第二衬底包括相对设置的第三表面及第四表面，所述第一衬底与所述第二衬底接触，且所述第三表面与所述第一表面平齐，所述第四表面与所述第三表面平齐。
结合第一种实施方式，在第二种实施方式中，所述第一电气元件包括第一浅沟道隔离区及第二浅沟道隔离区，所述第一浅沟道隔离区及所述第二浅沟道隔离区自所述第一表面嵌入所述第一衬底，且所述第一浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区与所述第一浅沟道隔离区相对且间隔部分第一衬底。
结合第二种实施方式，在第三种实施方式中，所述第一电气元件还包括第一漏区、第二漏区、第一源区、第一绝缘层、第一栅电介质层及第一栅区，所述第一漏区及所述第二漏区自所述第一表面嵌入所述第一衬底内部，且所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第一源区凸出设置于所述第一表面，且所述第一源区位于所述第一漏区和所述第二漏区之间；所述第一绝缘层凸出设置于所述第一表面；所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层的高度小于所述第一源区的高度；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；所述第一栅区围绕所述第一栅电介质层设置。
结合第三种实施方式，在第四种实施方式中，所述第一栅电介质层包括第一栅电介质部及第二栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面。
结合第四种实施方式，在第五种实施方式中，所述第一栅区包括第一部分及第二部分，所述第一部分层叠设置在所述第一栅电介质部上，所述第二部分的一端与所述第一部分的一端相连且所述第二部分贴合所述第二栅电介质部的表面。
结合第五种实施方式，在第六种实施方式中，所述第一栅电介质层还包括第三栅电介质部，所述第三栅电介质部连接所述第二栅电介质部远离所述第一栅电介质部的一端，且所述第三栅电介质部覆盖所述第一源区远离所述衬底的一端，所述第一栅区还包括第三部分，所述第三部分连接所述第二部分远离所述第一部分的一端，且所述第三部分覆盖在所述第三栅电介质部上。
结合第五种实施方式，在第七种实施方式中，所述第一电气元件还包括第一漏极、第二漏极、第一源极及两个第一栅极，所述第一漏极、所述第二漏极、所述第一源极及两个所述第一栅极分别对应连接所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区的第二部分，且两个第一栅极分别设置于所述第一源极两侧。
进一步地，所述第一电气元件还包括第一隔离层，所述第一隔离层覆盖所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区，所述第一隔离层设置有第一贯孔、第二贯孔、第三贯孔、第四贯孔及第五贯孔，所述第一贯孔对应所述第一漏区设置，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二贯孔对应所述第二漏区设置，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第三贯孔对应所述第一源区设置，所述第一源极通过所述第三贯孔以连接所述第一源区，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，且所述第四贯孔及所述第五贯孔分别对应所述第一栅区的第二部分设置，所述两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区的第二部分。
进一步地，所述第一电气元件还包括第一欧姆接触层、第二欧姆接触层、第三欧姆接触层、第三欧姆接触层、第四欧姆接触层及第五欧姆接触层中的至少一个，其中，所述第一欧姆接触层设置于所述第一漏极及所述第一漏区之间，以连接所述第一漏极及所述第一漏区，所述第二欧姆接触层设置于所述第二漏极及所述第二漏区之间，以连接所述第二漏极及所述第二漏区，所述第三欧姆接触层设置于所述第一源极及所述第一源区之间，以连接所述第一源极及所述第一源区，所述第四欧姆接触层设置于第一个所述第一栅极及所述第一栅区的第二部分之间，以连接第一个所述第一栅极及所述第一栅区的第二部分，所述第五欧姆接触层设置于第二个所述第一栅极及所述第一栅区的第二部分之间， 以连接第二个所述第一栅极及所述第一栅区的第二部分。
结合第六种实施方式，在第八种实施方式中，所述第一电气元件还包括第一漏极、第二漏极、第一源极及三个第一栅极，所述第一漏极、所述第二漏极、所述第一源极及三个第一栅极分别对应连接所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区设置，其中两个第一栅极连接第二部分且分别设置于所述第一源极两侧，另外一个第一栅极连接所述第三部分。
进一步地，所述第一电气元件还包括第一隔离层，所述第一隔离层覆盖所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区，所述第一隔离层设置有第一贯孔、第二贯孔、第三贯孔、第三贯孔、第五贯孔及第六贯孔，所述第一贯孔对应所述第一漏区设置，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二贯孔对应所述第二漏区设置，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第三贯孔对应所述第一源区设置，所述第一源极通过所述第三贯孔以连接所述第一源区，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔两侧，且所述第四贯孔及所述第五贯孔分别对应所述第一栅区的第二部分设置，所述第六贯孔对应所述第三部分设置，其中两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第二部分，另外一个第一栅极通过所述第六贯孔连接所述第三部分。
进一步地，所述第一电气元件还包括第一欧姆接触层、第二欧姆接触层、第三欧姆接触层、第三欧姆接触层、第四欧姆接触层第五欧姆接触层及所述第六欧姆接触层中的至少一个，其中，所述第一欧姆接触层设置于所述第一漏极及所述第一漏区之间，以连接所述第一漏极及所述第一漏区，所述第二欧姆接触层设置于所述第二漏极及所述第二漏区之间，以连接所述第二漏极及所述第二漏区，所述第三欧姆接触层设置于所述第一源极与所述第一源区之间，以连接所述第一源极与所述第一源区，所述第四欧姆接触层设置于第一个所述第一栅极及所述第一栅区的第二部分之间，以连接第一个所述第一栅极及所述第一栅区的第二部分，所述第五欧姆接触层设置于第二个所述第一栅极及所述第一栅区的第二部分之间，以连接第二个所述第一栅极及所述第一栅区的第二部分，所述第六欧姆接触层设置于第三个所述第一栅极及所述第一栅区的第三部分之间，以连接第三个所述第一栅极及所述第一栅区的第三部分。
结合第一方面及第一方面的第八种实施方式中的任意一种，在第九种实施方式中，所述第二电气元件包括第三浅沟道隔离区及第四浅沟道隔离区；所述第三浅沟道隔离区及所述第四浅沟道隔离区自所述第三表面嵌入所述第二衬底内，且所述第三浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区与所述第三浅沟道隔离区相对设置且间隔部分第二衬底。
结合第九种实施方式，在第十种实施方式中，当所述平面器件为金属氧化物半导体晶体管时，所述第二电气元件包括第二源区、第三漏区、第二栅电介质层及第二栅区，所述第二源区及所述第三漏区自所述第三表面嵌入所述第二衬底内部，且所述第二源区的一端与所述第三表面平齐，所述第三漏区的一端与所述第三表面平齐，所述第二源区与所述第三漏区相对且通过部分第二衬底间隔设置在所述第三浅沟道隔离区及所述第四浅沟道隔离区之间，所述第二源区与所述第三浅沟道隔离区接触，所述第三漏区与所述第四浅沟道隔离区接触，第二栅电介质层凸出设置于所述第三表面，且所述第二栅电介质层设置于所述第二源区及所述第三漏区之间，所述第二栅区层叠设置于所述第二栅电介质层上，且所述第二栅区与所述第二栅电介质层接触。
结合第十种实施方式，在第十一种实施方式中，所述第二电气元件还包括第二源极、第三漏极及第二栅极，所述第二源极、所述第三漏极及所述第二栅极分别对应连接所述第二源区、所述第三漏区及所述第二栅区。
结合第十一种实施方式，在第十二种实施方式中，所述第二电气元件还包括第二隔离层，所述第二隔离层与所述第一隔离层位于同一层，所述第二隔离层覆盖所述第二源区、所述第三漏区及所述第二栅区，所述第二隔离层上设置有第七贯孔、第八贯孔及第九贯孔，所述第七贯孔对应所述第二源区设置，所述第二源极通过所述第七贯孔连接所述第二源区，所述第八贯孔对应所述第三漏区设置，所述第三漏极通过所述第八贯孔连接所述第三漏区，所述第九贯孔对应所述第二栅区设置，所述第二栅极通过所述第九贯孔连接所述第二栅区。
进一步地，所述第二电气元件还包括第七欧姆接触层、第八欧姆接触层及第九欧姆接触层中的至少一个，其中，所述第七欧姆接触层设置于所述第二源极及所述第二源区之间，所述第八欧姆接触层设置于所述第三漏极及所述第三 漏区之间，所述第九欧姆接触层设置于所述第二栅极及所述第二栅区之间。
结合第十种实施方式，在第十三种实施方式中，所述第一漏区、所述第二漏区、所述第二源区及所述第三漏区为第一类型离子重掺杂区域，所述第一源区为第二类型离子重掺杂区域，其中，所述第一类型离子重掺杂区域为N型离子重掺杂区域，所述第二类型离子重掺杂区域为P型离子重掺杂区域；或者所述第一类型离子重掺杂区域为P型离子重掺杂区域，所述第二类型离子重掺杂区域为N型离子重掺杂区域。
结合第九种实施方式，在第十四种实施方式中，当所述平面器件为电容时，所述第二电气元件包括第一掺杂区、第二绝缘层、第三栅电介质层及第三栅区，所述第一掺杂区自所述第三表面嵌入所述第二衬底内部，所述第一掺杂区的一端与所述第三表面平齐，所述第一掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第一掺杂区的一端与所述第三浅沟道隔离区接触，所述第一掺杂区的另一端与所述第四浅沟道隔离区接触，所述第二绝缘层设置于所述第一掺杂区的中部且所述第二绝缘层未覆盖所述第一掺杂区的两端，所述第三栅电介质层层叠设置于所述第二绝缘层上，所述第三栅区层叠设置于所述第三栅电介质层上。
结合第十四种实施方式，在第十五种实施方式中，所述第二电气元件还包括第一电极、第二电极及第三电极，所述第一电极及所述第二电极分别对应连接所述第一掺杂区的两端，所述第三电极连接所述第三栅区。
进一步地，所述第二电气元件还包括第三隔离层，所述第三隔离层设置于所述第一掺杂区未覆盖所述第二绝缘层的表面及所述第三栅区的表面，所述第三隔离层设置有第十贯孔、第十一贯孔及第十二贯孔，所述第十贯孔对应所述第一掺杂区的一端设置，所述第一电极通过所述第十贯孔连接所述第一掺杂区的一端，所述第十一贯孔对应所述第一掺杂区的另一端设置，所述第二电极通过所述第十一贯孔连接所述第一掺杂区的另一端，所述第十二贯孔对应所述第三栅区设置，所述第三电极通过所述第十二贯孔连接所述第三栅区。
结合第九种实施方式，在第十六种实施方式中，当所述平面器件为电阻时，所述第二电气元件包括第二掺杂区，所述第二掺杂区自所述第三表面嵌入所述第三表面嵌入所述第二衬底内部，所述第二掺杂区的一端与所述第三表面平 齐，所述第二掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第二掺杂区的一端与所述第三浅沟道隔离区接触，所述第二掺杂区的另一端与所述第四浅沟道隔离区接触。
结合第十六种实施方式，在第十七种实施方式中，第二电气元件还包括第四电极及第五电极，所述第四电极及所述第五电极分别对应连接所述第二掺杂区的两端。
进一步地，第二电气元件还包括第四隔离层，所述第四隔离层覆盖所述第二掺杂区，所述第四隔离层设置有第十二贯孔及第十三贯孔，所述第十二贯孔及所述第十三贯孔分别对应所述第二掺杂区的两端设置，所述第四电极通过所述第十二贯孔连接所述第二掺杂区的一端，所述第五电极通过所述第十三贯孔连接所述第二掺杂区的另一端。
相较于现有技术，本发明的半导体器件中包括隧穿场效应晶体管及平面器件，所述隧穿场效应晶体管包括第一衬底及形成于所述第一衬底一侧的第一电气元件，所述平面器件包括第二衬底及形成于所述第二衬底一侧的第二电气元件。所述第一衬底及所述第二衬底为一体结构，形成一个总衬底，且所述隧穿场效应晶体管的第一电气元件及所述平面器件的第二电气元件设置于一个总衬底的同一个表面上，相较于现有技术中隧穿场效应晶体管及平面器件分别制备在不同的基板上再集成到同一个衬底而言，本发明的半导体器件体积较小，相比于现有技术减小了工艺的复杂程度及实现成本。
进一步地，所述第一绝缘层用于隔绝所述第一栅区对所述第一衬底的控制，防止所述第一漏区及所述第二漏区电流的泄露。
第二方面，本发明还提供了一种半导体器件的制备方法，所述半导体器件的制备方法包括：
S110，提供一总衬底，所述总衬底包括相邻的第一衬底及第二衬底，所述第一衬底包括相对设置的第一表面及第二表面，所述第二衬底包括相对设置的第三表面及第四表面，所述第三表面与所述第一表面平齐，所述第四表面与所述第二表面平齐；
S120，在所述第一衬底的一侧形成第一电气元件，在所述第二衬底的一侧形成第二电气元件，所述第二电气元件与所述第一电气元件设置于所述总衬底 的同一侧，所述第一衬底及所述第一电气元件构成隧穿场效应晶体管，所述第二衬底及所述第二电气元件构成平面器件，其中，所述平面器件包括金属氧化物半导体晶体管、电容、电阻的任意一种。
在第一种实施方式中，所述步骤S120包括：
步骤S130，自所述第一表面形成嵌入所述第一衬底内的第一浅沟道隔离区及所述第二浅沟道隔离区，自所述第三表面形成嵌入所述第二衬底内的第三浅沟道隔离区及第四浅沟道隔离区，其中，所述第一浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区与所述第一浅沟道隔离区相对设置且间隔部分第一衬底；所述第三浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区与所述第三浅沟道隔离区相对设置且间隔部分第二衬底。
结合第一种实施方式，在第二种实施方式中，所述步骤S120在所述步骤S130之后还包括：
步骤S131a，自所述第一表面形成嵌入所述第一表面内的第一漏区及第二漏区，在所述第二表面形成嵌入所述第二表面内的第二源区及第三漏区；其中，所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第二源区的一端与所述第三表面平齐，所述第三漏区的一端与所述第三表面平齐，所述第二源区与所述第三漏区相对且通过部分第二衬底间隔设置在所述第三浅沟道隔离区及所述第四浅沟道隔离区之间，所述第二源区与所述第三浅沟道隔离区接触，所述第三漏区与所述第四浅沟道隔离区接触；
步骤S132a，形成第一源区，所述第一源区凸出设置于所述第一表面，且所述第一源区位于所述第一漏区和所述第二漏区之间；
步骤S133a，形成第一绝缘层；所述第一绝缘层凸出设置于所述衬底表面，所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层 的厚度小于所述第一源区的高度；
步骤S134a，形成间隔设置的第一栅电介质层及第二栅电介质层；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；所述第二栅电介质层凸出设置于所述衬底的表面，且所述第二栅电介质层设置于所述第二源区及所述第三漏区之间；
步骤S135a，形成第一栅区及第二栅区；所述第一栅区围绕所述第一栅电介质层设置；所述第二栅区设置于所述第二栅电介质层上，且所述第二栅区与所述第二栅电介质层接触。
结合第二种实施方式，在第三种实施方式中，所述步骤S131a包括：
步骤S131a-I，在所述总衬底的同个表面依次层叠设置氧化层及第一硬掩膜层；
步骤S131a-II，图案化所述氧化层及所述第一硬掩膜层，以保留第一氧化部及第一硬掩膜部，以及第二氧化部及第二硬掩膜部，所述第一氧化部与所述第一浅沟道隔离区以及所述第二浅沟道隔离区间隔设置，所述第一硬掩膜部层叠设置在所述第一氧化部上，所述第二氧化部与所述第三浅沟道隔离区以及所述第四浅沟道隔离区间隔设置，所述第二硬掩膜部层叠设置在所述第二氧化部上；
步骤S131a-III，以所述第一氧化部与所述第一硬掩膜部以及所述第二氧化部2与所述第二硬掩膜部为掩膜对所述总衬底的表面进行第一类型离子重掺杂，形成间所述第一漏区、第二漏区、所述第二源区及所述第三漏区；
步骤S131a-IV，剥离所述第一氧化部及所述第一硬掩膜部以及所述第二氧化部及所述第二硬掩膜部。
结合第一种实施方式，在第四种实施方式中，在所述步骤S132a及所述步骤S133a之间，所述半导体器件的制备方法还包括：
对所述总衬底进行退火处理。
结合第三种实施方式，在第五种实施方式中，所述步骤S132a包括：
步骤S132a-I，在所述总衬底的表面沉积第二类型离子重掺杂半导体层；
步骤S132a-II，图案化所述第二类型离子重掺杂半导体层，以形成所述第一源区。
结合第五种实施方式，在第六种实施方式中，所述步骤S132a-II包括：
步骤a1，在所述第二类型离子重掺杂半导体层上沉积第二硬掩膜层及光刻胶；
步骤b1，图案化所述第二硬掩膜层及所述光刻胶，以保留对应所述第一源区和所述第二源区中部的第二硬掩膜层及光刻胶；
步骤c1，以保留的第二硬掩膜层及光刻胶为掩膜对所述第二类型离子重掺杂半导体层进行蚀刻，以保留被所述第二硬掩膜层及所述光刻胶覆盖的第二类型离子重掺杂半导体层，以形成所述第一源区；
步骤d1，剥离对应所述第一区域中部的光刻胶。
结合第六种实施方式，在第七种实施方式中，所述步骤S133a包括：
步骤S133a-I，沉积一层绝缘层，所述绝缘层的厚度小于所述第一源区的高度；
步骤S133a-II，图案化所述绝缘层，以保留分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间的绝缘层的部分，以形成所述第一绝缘层。
结合第七种实施方式，在第八种实施方式中，所述步骤S134a包括：
步骤S134a-I，沉积整层栅电介质材料层；
步骤S134a-II，图案化所述栅电介质材料层，以保留贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层，以及保留设置在所述第二源区及所述第三漏区之间且分别与所述第二源区及所述第三漏区接触的栅电介质材料层，贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层定义为第一栅电介质层，设置在所述第二源区及所述第三漏区之间的栅电介质材料层定义为第二栅电介质层，所述第一栅电介质层包括第一栅电介质部及第二栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面。
结合第八种实施方式，在第九种实施方式中，所述步骤S135a包括：
步骤S135a-I，沉积整层的栅极材料层；
步骤S135a-II，图案化所述栅极材料层，以保留围绕所述第一栅电介质层 以及设置在所述第二栅电介质层上的栅极材料层，设置在所述第一栅电介质层上的栅极材料层定义为第一栅区，设置在所述第二栅电介质层上的栅极材料层定义为第二栅区，所述栅区包括第一部分及第二部分，所述第一部分层叠设置在所述第一栅电介质层上，所述第二部分的一端与所述第一部分的一端相连且所述第二部分贴合所述第二栅电介质部的表面。
结合第九种实施方式，在第十种实施方式中，所述半导体器件的制备方法还包括：
步骤I，对应所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区、所述第二源区、所述第三漏区及所述第二栅区分别形成第一漏极、第二漏极、第一源极、两个第一栅极、第二源极、第三漏极及第二栅极，所述第一漏极、所述第二漏极、所述第一源极、所述两个第一栅极、所述第二源极、所述第三漏极及所述第二栅极分别与所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区的第二部分、所述第二源区、所述第三漏区及所述第二栅区电连接。
进一步地，在所述步骤I之前，所述半导体器件的制备方法还包括：
步骤S136a，在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区，以及所述第二源区、所述第三漏区及所述第二栅区上形成绝缘隔离层，覆盖在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区上的绝缘隔离层定义为第一隔离层，覆盖在所述第二源区、所述第三漏区及所述第二栅区上的绝缘隔离层定义为第二隔离层；
步骤S137a，在所述第一隔离层上开设第一贯孔、第二贯孔、第三贯孔、第四贯孔及第五贯孔，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，所述第一贯孔对应所述第一漏区设置，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二贯孔对应所述第二漏区设置，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第三贯孔对应所述第一源区设置，所述第一源极通过所述第三贯孔以连接所述第一源区，所述第四贯孔及所述第五贯孔分别对应所述第一栅区的第二部分设置，所述两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区的第二部分；
步骤S138a，在所述第二隔离层上开设第七贯孔、第八贯孔及第九贯孔， 所述第七贯孔对应所述第二源区设置，所述第二源极通过所述第七贯孔连接所述第二源区，所述第八贯孔对应所述第三漏区0设置，所述第三漏极通过所述第八贯孔连接所述第三漏区，所述第九贯孔对应所述第二栅区设置，所述第二栅极通过所述第九贯孔连接所述第二栅区。
进一步地，所述半导体器件的制备方法还包括如下步骤中的至少一个：
步骤S139a-I，在所述第一漏极及所述第一漏区之间形成第一欧姆接触层，所述第一漏极通过所述第一欧姆接触层连接所述第一漏区；
步骤S139a-II，在所述第二漏极及所述第二漏区之间形成第二欧姆接触层，所述第二漏极通过所述第二欧姆接触层连接所述第二漏区；
步骤S139a-III，在所述第一源极及所述第一源区之间形成第三欧姆接触层，所述第一源极通过所述第三欧姆接触层连接所述第一源区；
步骤S139a-IV，在第一个所述第一栅极与所述第一栅区的第二部分之间形成第四欧姆接触层，第一个所述第一栅极通过所述第四欧姆接触层连接所述第一栅区的第二部分；
步骤S139a-V，在第二个所述第一栅极与所述第一栅区的第二部分之间形成第五欧姆接触层，第二个所述第一栅极通过所述第五欧姆接触层连接所述第二栅区的第二部分；
步骤S139a-VI，在所述第二源极与所述第二源区之间形成第七欧姆接触层，第二源极通过所述第七欧姆接触层连接所述第二源区；
步骤S139a-VII，在所述第三漏极与所述第三漏区之间形成第八欧姆接触层，所述第三漏极通过所述第八欧姆接触层连接所述第三漏区；
步骤S139a-VIII，在所述第二栅极与所述第二栅区之间形成第九欧姆接触层，所述第二栅极通过所述第九欧姆接触层连接所述第二栅区。
结合第六种实施方式，在第十一种实施方式中，所述步骤S120在所述步骤S130还包括：
步骤a2，在所述第二类型离子重掺杂半导体层上沉积第二硬掩膜层及光刻胶；
步骤b2，图案化所述第二硬掩膜层及所述光刻胶，以保留对应所述第一源区和所述第二源区中部的第二硬掩膜层及光刻胶；
步骤c2，以保留的第二硬掩膜层及光刻胶为掩膜对所述第二类型离子重掺杂半导体层进行蚀刻，以保留被所述第二硬掩膜层及所述光刻胶覆盖的第二类型离子重掺杂半导体层，以形成所述第一源区；
步骤d2，剥离对应所述第一区域中部的第二硬掩膜层及光刻胶。
结合第十一种实施方式，在第十二种实施方式中，所述步骤S134a及所述步骤S135a包括：
步骤S134a-I’，沉积整层栅电介质材料层；
步骤S134a-II’，整层的栅电介质材料层上沉积栅极材料层；
步骤S134a-III’，图案化所述栅电介质材料层及所述栅极材料层，以移除覆盖在所述第一漏区、所述第二漏区、所述第二源区及所述第三漏区上的栅电介质材料层及栅极材料层，剩余的栅电介质材料层为第一栅电介质层，其中，所述第一栅电介质层包括第一栅电介质部、第二栅电介质部及第三栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面，所述第三电介质部连接所述第二栅电介质部远离所述第一栅电介质部的一端，且所述第三电介质部覆盖所述第一源区远离所述衬底的一端；所述第一栅区包括第一部分、第二部分及第三部分，其中，所述第一部分层叠设置在所述第一栅电介质层上，所述第二部分的一端与所述第一部分的一端相连且所述第二部分贴合所述第二栅电介质部的表面，所述第三部分连接所述第二部分远离所述第一部分的一端，且所述第三部分覆盖在所述第三栅电介质部上。
结合第十二种实施方式，在第十三种实施方式中，所述半导体器件的制备方法还包括：
步骤II，对应所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区、所述第二源区、所述第三漏区及所述第二栅区分别形成第一漏极、第二漏极、第一源极、三个第一栅极、第二源极、第三漏极及第二栅极，所述第一漏极、所述第二漏极、所述第一源极、所述第二源极、所述第三漏极及所述第二栅极分别与所述第一漏区、所述第二漏区、所述第一源区、所述第二源区、所述第三漏区及所述第二栅区电连接，其中两个第一栅极连接第二部分且分别设置于所述第一源极的两侧，另外一个第一栅极连接所述第三部分。
结合第十三种实施方式，在第十四种实施方式中，在所述步骤II之前，所述半导体器件的制备方法还包括：
步骤S136b，在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区，以及所述第二源区、所述第三漏区及所述第二栅区上形成绝缘隔离层，覆盖在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区上的绝缘隔离层定义为第一隔离层，覆盖在所述第二源区、所述第三漏区及所述第二栅区上的绝缘隔离层定义为第二隔离层；
步骤S137b，在所述第一隔离层上开设第一贯孔、第二贯孔、第三贯孔、第四贯孔、第五贯孔及第六贯孔，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第一源极通过所述第三贯孔以连接所述第一源区，其中两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区的第二部分，另外一个第一栅极通过所述第六贯孔连接所述第一栅区的第三部分；
步骤S138b，在所述第二隔离层上开设第七贯孔、第八贯孔及第九贯孔，所述第二源极通过所述第七贯孔连接所述第二源区，所述第三漏极通过所述第八贯孔连接所述第三漏区，所述第二栅极通过所述第九贯孔连接所述第二栅区。
进一步地，其特征在于，所述半导体器件的制备方法还包括如下步骤中的至少一个：
步骤S139b-I，在所述第一漏极及所述第一漏区之间形成第一欧姆接触层，所述第一漏极通过所述第一欧姆接触层连接所述第一漏区；
步骤S139b-II，在所述第二漏极及所述第二漏区之间形成第二欧姆接触层，所述第二漏极通过所述第二欧姆接触层连接所述第二漏区；
步骤S139b-III，在所述第一源极与所述第一源区之间形成第三欧姆接触层，所述第一源极通过所述第三欧姆接触层连接所述第一源区；
步骤S139b-IV，在第一个所述第一栅极与所述第一栅区的第二部分之间形成第四欧姆接触层，第一个所述第一栅极通过所述第四欧姆接触层连接所述第一栅区的第二部分；
步骤S139b-V，在第二个所述第一栅极与所述第一栅区的第二部分之间形成第五欧姆接触层，第二个所述第一栅极通过所述第五欧姆接触层连接所述第二栅区的第二部分；
步骤S139b-VI，在第三个所述第一栅极与所述第一栅区的第三部分之间形成第六欧姆接触层，第三个所述第一栅极通过所述第六欧姆接触层连接所述第一栅区的第三部分；
步骤S139b-VII，在所述第二源极与所述第二源区之间形成第七欧姆接触层，第二源极通过所述第七欧姆接触层连接所述第二源区；
步骤S139b-VIII，在所述第三漏极与所述第三漏区之间形成第八欧姆接触层，所述第三漏极通过所述第八欧姆接触层连接所述第三漏区；
步骤S139b-V-IV，在所述第二栅极与所述第二栅区之间形成第九欧姆接触层，所述第二栅极通过所述第九欧姆接触层连接所述第二栅区。
结合第二种实施方式，在第十五种实施方式中，所述第一漏区、所述第二漏区、所述第二源区及所述第三漏区为对所述衬底进行第一类型离子重掺杂得到的区域，所述第一源区为第二类型离子重掺杂区域，其中，所述第一类型离子重掺杂为N型离子重掺杂，所述第二类型离子重掺杂为P型离子重掺杂；或者所述第一类型离子重掺杂为P型离子重掺杂，所述第二类型离子重掺杂为N型离子重掺杂。
结合第一种实施方式，在第十六种实施方式中，所述步骤S120在所述步骤S130之后包括：
步骤S131c，自所述第一表面形成嵌入所述第一表面内的第一漏区及第二漏区，在所述第二表面形成嵌入所述第二表面内的第一掺杂区；其中，所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第一掺杂区的一端与所述第三表面平齐，所述第一掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第一掺杂区的一端与所述第三浅沟道隔离区接触，所述第一掺杂区的另一端与所述第四浅沟道隔离区接触；
步骤S132c，形成第一源区；所述第一源区凸出设置于所述第一衬底的表面，且所述第一源区位于所述第一漏区和所述第二漏区之间；
步骤S133c，形成第一绝缘层及第二绝缘层；所述第一绝缘层凸出设置于所述衬底表面，所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层的厚度小于所述第一源区的高度；
步骤S134c，形成间隔设置的第一栅电介质层及第三栅电介质层；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；所述第三栅电介质层层叠设置于所述第二绝缘层上；所述第二绝缘层设置于所述第一掺杂区的中部且所述第二绝缘层的未覆盖所述第一掺杂区域的两端，所述第二绝缘层与所述第一绝缘层位于同一层；
步骤S135c，形成第一栅区及第三栅区；所述第一栅区围绕所述第一栅电介质层设置；所述第三栅区层叠设置于所述第三栅电介质层上。
结合第十五种实施方式，在第十七种实施方式中，所述步骤S131c包括：
步骤S131c-I，在所述衬底的同个表面依次形成层叠设置的氧化层及第三硬掩膜层；
步骤S131c-II，图案化所述氧化层及所述第三硬掩膜层，以移除位于所述第一区域的两端以及所述第二区域的氧化层及第三硬掩膜层；
步骤S131c-III，以图案化后的氧化层及第三硬掩膜层为掩膜对所述衬底的表面进行第一类型离子重掺杂，以在所述第一区域内形成间隔设置的所述第一漏区及所述第二漏区，在第二区域内形成所述第一掺杂区；
步骤S131c-IV，剥离剩余的氧化层及第三硬掩膜层。
结合第十六种实施方式，在第十八种实施方式中，在所述步骤S131c与所述步骤S132c之间，所述半导体器件的制备方法还包括：
对所述总衬底进行退火处理。
结合第十八种实施方式，在第十九种实施方式中，所述步骤S132c包括：
步骤S132c-I，沉积第二类型离子重掺杂半导体层；
步骤S132c-II，图案化所述第二类型离子重掺杂半导体层，以形成所述第一源区。
结合第十九种实施方式，在第二十种实施方式中，所述步骤S132c-II包括：
步骤a3，在所述第二类型离子重掺杂半导体层上沉积第四硬掩膜层及光刻胶；
步骤b3，图案化所述第四硬掩膜层及所述光刻胶，以保留对应所述第一源区及所述第二源区中部的第四硬掩膜层及光刻胶；
步骤c3，以保留的第四硬掩膜层及光刻胶为掩膜对所述第二类型离子重掺杂半导体层进行蚀刻，以保留被所述第四硬掩膜层及所述光刻胶覆盖的第二类型离子重掺杂半导体层，以形成所述第一源区；
步骤d3，剥离对应所述第一区域中部的光刻胶。
结合第二十种实施方式，在第二十一种实施方式中，所述步骤S133c包括：
步骤S133c-I，沉积一层绝缘层，所述绝缘层的厚度小于所述第一源区的高度；
步骤S133c-II，图案化所述绝缘层，以保留围绕所述第一源区的绝缘层的部分以及设置在所述第一掺杂区中部的绝缘层的部分，其中，围绕所述第一源区的绝缘层的部分为所述第一绝缘层，设置在所述第一掺杂区中部的绝缘层的部分为第二绝缘层。
结合第二十种实施方式，在第二十二种实施方式中，所述步骤S134c包括：
步骤S134c-I，沉积整层栅电介质材料层；
步骤S134c-II，图案化所述栅电介质材料层，以保留贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层，以及保留设置在所述第二绝缘层上的栅电介质材料层，贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层定义为第一栅电介质层，设置在所述第二绝缘层上的栅电介质材料层定义为第三栅电介质层，所述第一栅电介质层包括第一栅电介质部及第二栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面。
结合第二十二种实施方式，在第二十三种实施方式中，所述步骤S135c包括：
步骤S135c-I，沉积整层的栅极材料层；
步骤S135c-II，图案化所述栅极材料层，以保留围绕第一栅电介质层以及设置在所述第三栅电介质层上的栅极材料层，设置在所述第一栅电介质层上的栅极材料层定义为第一栅区，设置在所述第三栅电介质层上的栅极材料层定义为第三栅区，所述第一栅区包括第一部分及第二部分，所述第一部分层叠设置在所述第一栅电介质层上，所述第二部分的一端与所述第一部分d一端相连且所述第二部分贴合所述第二栅电介质部的表面。
结合第十六种实施方式，在第二十四种实施方式中，所述半导体器件的制备方法还包括：
步骤III，对应所述第一漏区、所述第二漏区、所述第一源区及第一栅区分别形成第一漏极、第二漏极、第一源极及第一栅极，及对应所述第一掺杂区的一端形成第一电极，对应所述第一掺杂区的另一端形成第二电极，对应所述第三栅区形成第三电极。
结合第二十三种实施方式，在第二十五种实施方式中，在所述步骤III之前，所述半导体器件的制备方法还包括：
步骤S136c，在所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区及所述第三栅区上形成绝缘隔离层，覆盖在所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区的绝缘隔离层定义为第一隔离层，覆盖在所述第三栅区上的绝缘隔离层定义为第三隔离层；
步骤S137c，在所述第一隔离层上开设第一贯孔、第二贯孔、第三贯孔、第四贯孔及第五贯孔，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，所述第一贯孔对应所述第一漏区设置，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二贯孔对应所述第二漏区设置，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第三贯孔对应所述第一源区设置,所述第一源极通过所述第三贯孔以连接所述第一源区，所述第四贯孔及所述第五贯孔分别对应所述第一栅区的第二部分设置，所述两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区；
步骤S138c，在所述第三隔离层上开设第十贯孔、第十一贯孔及第十二贯孔，所述第一电极通过所述第十贯孔连接所述第一掺杂区的一端，所述第二电极通过所述第十一贯孔连接所述第一掺杂区的另一端，所述第三电极通过所述 第十二贯孔连接所述第三栅区。
结合第一种实施方式，在第二十六种实施方式中，所述步骤S120在所述步骤S130之后还包括：
步骤S131d，自所述第一表面形成嵌入所述第一表面内的第一漏区及第二漏区，在所述第二表面形成嵌入所述第二表面内的第二掺杂区；其中，所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第二掺杂区的一端与所述第三表面平齐，所述第二掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第二掺杂区的一端与所述第三浅沟道隔离区接触，所述第二掺杂区的另一端与所述第四浅沟道隔离区接触；
步骤S132d，形成第一源区；所述第一源区凸出设置于所述第一衬底的表面，且所述第一源区位于所述第一漏区和所述第二漏区之间；
步骤S133d，形成第一绝缘层；所述第一绝缘层凸出设置于所述第一衬底表面，所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层的厚度小于所述第一源区的高度；
步骤S134d，形成第一栅电介质层；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；
步骤S135d，形成第一栅区，所述第一栅区围绕所述第一栅电介质层设置。
结合第二十六种实施方式，在第二十七种实施方式中，所述半导体器件的制备方法还包括：
步骤IV，对应所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区分别形成第一漏极、第二漏极、第一源极及两个第一栅极，及对应所述第二掺杂区的两端分别形成第四电极及第五电极。
结合第二十七种实施方式，在第二十八种实施方式中，在所述步骤IV之前所述半导体器件的制备方法还包括：
步骤S136d，在所述第一漏区、所述第二漏区、所述第一源区及所述第一 栅区，以及所述第二掺杂区上形成绝缘隔离层，覆盖在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区上的绝缘隔离层定义为第一隔离层，覆盖在所述第二掺杂区上的绝缘隔离层定义为第四隔离层；
步骤S137d，在所述第一隔离层上开设第一贯孔、第二贯孔、第三贯孔、第四贯孔及第五贯孔，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第一源极通过所述第三贯孔以连接所述第一源区，所述两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区；
步骤S138d，在所述第四隔离层上开设第十二贯孔及第十三贯孔，所述第四电极通过所述第十二贯孔连接所述第二掺杂区的一端，所述第五电极通过所述第十三贯孔连接所述第二掺杂区的另一端。
相较于现有技术，本发明的半导体器件的制备方法中隧穿场效应晶体管中和平面器件中材料相同的层在同道工序中形成，从而减小了所述半导体器件的制备工艺的复杂程度及实现成本。
相较于现有技术，本发明的半导体器件的制备方法中第一区域中的第一漏区及第二漏区与所述第二区域内金属氧化物半导体晶体管的第二源区及第三漏区的掺杂类型相同，通过一次离子注入便可以实现，减少了制备所述半导体器件的工艺步骤，以及工艺复杂程度，即降低了成本。且本发明的半导体器件的制备工艺斗鱼现有CMOS的标准工艺兼容，没有增加多余复杂的工艺方法。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一较佳实施方式的半导体器件的剖面结构示意图；
图2为本发明图1中半导体器件中的平面器件为MOS时一较佳实施方式 的剖面结构示意图；
图3为本发明图1中半导体器件中的平面器件为MOS时另一较佳实施方式的剖面结构示意图；
图4为本发明图1中半导体器件中的平面器件为电容时一较佳实施方式的沿I-I的剖面结构示意图；
图5为本发明图1中半导体器件中的平面器件为电容时另一较佳实施方式的沿I-I的剖面结构示意图；
图6为本发明图1中半导体器件中的平面器件为电阻时一较佳实施方式的沿I-I的剖面结构示意图；
图7为本发明图1中半导体器件中的平面器件为电阻时另一较佳实施方式的沿I-I的剖面结构示意图；
图8为本发明一较佳实施方式的半导体器件的制备方法的流程图；
图9～图34为本发明一较佳实施方式中半导体器件中的平面器件为MOS时的制备方法中各个制备步骤的示意图；
图35～图50为本发明一较佳实施方式中半导体器件中的平面器件为电容时的制备方法中各个制备步骤的示意图；
图51～图56为本发明一较佳实施方式中半导体器件中的平面器件为电电阻时的制备方法中各个制备步骤的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请一并参阅图1和图2，图1为本发明一较佳实施方式的半导体器件的剖面结构示意图；图2为本发明图1中半导体器件中的平面器件为MOS时一较佳实施方式的剖面结构示意图。所述半导体器件10包括隧穿场效应晶体管100及平面器件200。所述隧穿场效应晶体管100包括第一衬底100a及第一电气元件100b，所述第一电气元件100b设置于所述第一衬底100a的一侧。所述 平面器件200包括第二衬底200a及第二电气元件200b，所述第二衬底200a与所述第一衬底100a为一体结构并形成一个总衬底20，所述第二电气元件200b形成于所述总衬底20的同一侧。其中，所述平面器件200包括金属氧化物半导体晶体管(Metal Oxide Semiconductor,MOS)、电容、电阻中的任意一种。为了方便描述，所述金属氧化物半导体晶体管标记为300，所述电容标记为400，所述电阻标记为500。
所述第一衬底100a包括相对设置的第一表面100c及第二表面100d，所述第二衬底200a包括相对设置的第三表面200c及第四表面200d。所述第二衬底200a与所述第一衬底100a接触，且所述第三表面200c与所述第一表面100c平齐，所述第四表面200d与所述第二表面100d平齐。在本实施方式中，所述第一表面100c为所述第一衬底100a的上表面，所述第二表面100d为所述第一衬底100a的下表面。所述第三表面200c为所述第二衬底200a的上表面，所述第四表面200d为所述第二衬底200a的下表面。
在本实施方式中，所述第一电气元件100a包括第一浅沟道隔离(Shallow Trench Isolation,STI)区11及第二浅沟道隔离区12。所述第一浅沟道隔离区11及所述第二浅沟道隔离区12自所述第一表面100c嵌入所述第一衬底100a内，且所述第一浅沟道隔离区11的一端与所述第一表面100c平齐，所述第二浅沟道隔离区12的一端与所述第一表面100c平齐，所述第二浅沟道隔离区12与所述第一浅沟道隔离区11相对设置且间隔部分第一衬底100a。
所述第二电气元件200a包括第三浅沟道隔离区13及第四浅沟道隔离区14。所述第三浅沟道隔离区13及所述第四浅沟道隔离区14自所述第三表面200c嵌入所述第二衬底200a内，且所述第三浅沟道隔离区13的一端与所述第三表面200c平齐，所述第四浅沟道隔离区14的一端与所述第三表面200c平齐，所述第四浅沟道隔离区14与所述第三浅沟道隔离区13相对设置且间隔部分第二衬底200a。所述第一浅沟道隔离区11、所述第二浅沟道隔离区12、所述第三浅沟道隔离区13及所述第四浅沟道隔离区14的形成方式可以为在所述衬底第一衬底100a及所述第二衬底200a上采用CMOS工艺实现浅草隔离来实现的。
所述隧穿场效应晶体管100的第一电气元件100b还包括第一漏区110、 第二漏区120、第一源区130、第一绝缘层140、第一栅电介质层150及第一栅区160。所述第一漏区110及所述第二漏区120自所述第一表面100c嵌入所述第一衬底100a内部，且所述第一漏区110的一端与所述第一表面100c平齐，所述第二漏区120的一端与所述第一表面100c平齐，所述第一漏区110与所述第二漏区120相对且通过部分第一衬底100a间隔设置在所述第一浅沟道隔离区11及所述第二浅沟道隔离区12之间，所述第一漏区110与所述第一浅沟道隔离区11接触，所述第二漏区120与所述第二浅沟道隔离区12接触。所述第一源区130凸出设置于所述第一表面100c，且所述第一源区130位于所述第一漏区110和所述第二漏区120之间。本发明的所述第一源区130的结构能够改善隧穿场效应晶体管的控制所述第一漏区及所述第二漏区120之间的开启及关闭的速度。所述第一绝缘层140凸出设置于所述第一表面100c，所述第一绝缘层140对称设置于所述第一源区130的两侧，分别连接于所述第一漏区110和所述第一源区130之间以及所述第二漏区120和所述第一源区130之间，且所述第一绝缘层140的高度小于所述第一源区130的高度。所述第一绝缘层140用于隔绝所述第一栅区160对所述第一衬底100a的控制，防止所述第一漏区110及所述第二漏区120电流的泄露。所述第一栅电介质层150对称设置在所述第一源区130两侧且贴合所述第一源区130与所述第一绝缘层140的表面。所述第一栅区160围绕所述第一栅电介质层150设置。
在本实施方式中，所述第一衬底100a及所述第二衬底200a可以为硅(Si)衬底。在其他实施方式中，所述第一衬底100a及所述第二衬底200a也可以为锗(Ge)或硅锗、镓砷等II-IV族、或III-V族、或IV-IV族的二元或三元化合物半导体、绝缘衬底上的硅(Silicon on Insulator,SOI)、或者绝缘衬底上的锗中的任意一种。
所述第一漏区110及所述第二漏区120可以为在所述第一衬底100a的第一表面100c注入第一类型离子重掺杂而形成。
所述第一栅电介质层150包括第一栅电介质部151及第二栅电介质部152，所述第一栅电介质部151层叠设置在所述第一绝缘层140上，所述第二栅电介质部152的一端与所述第一栅电介质部151相连且所述第二栅电介质部152贴合所述第一源区130的表面。
所述第一栅区160包括第一部分161及第二部分162，所述第一部分161层叠设置在所述第一栅电介质层150上，所述第二部分162的一端与所述第一部分161的一端相连且所述第二部分162贴合所述第二栅电介质部152的表面。
所述隧穿场效应晶体管100的第一电气元件100b还包括第一漏极171、第二漏极172、第一源极173及两个第一栅极174。所述第一漏极171、所述第二漏极172、所述第一源极173及两个所述第一栅极174分别对应连接所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160。在本实施方式中，所述两个第一栅极174连接所述第二部分162且分别设置于所述第一源极173的两侧。换句话说，所述隧穿场效应晶体管100的第一电气元件100b包括第一漏极171、第二漏极172、第一源极173及两个第一栅极174。所述第一漏极171连接所述第一漏区110，所述第二漏极172连接所述第二漏区120，所述第一源极173连接所述第一源区130，两个第一栅极174连接所述第一栅区160的第二部分162且两个所述第一栅极174位于所述第一源极173的两侧。
所述隧穿场效应晶体管100的第一电气元件100b还包括第一隔离层180，所述第一隔离层180覆盖所述第一漏区110、第二漏区120、所述第一源区130及所述第一栅区160，所述第一隔离层180设置有第一贯孔181、第二贯孔182、第三贯孔183、第四贯孔184及第五贯孔185。所述第四贯孔184及所述第五贯孔185设置于所述第三贯孔183的两侧。所述第一贯孔181对应所述第一漏区110设置，所述第一漏极171通过所述第一贯孔181连接所述第一漏区110。所述第二贯孔182对应所述第二漏区120设置，所述第二漏极172通过所述第二贯孔182连接所述第二漏区120。所述第三贯孔183对应所述第一源区130设置，所述第一源极173通过所述第三贯孔183连接所述第一源区130。所述第四贯孔184及所述第五贯孔185分别对应所述第一栅区160的第二部分162设置，所述两个第一栅极174分别通过所述第四贯孔184及所述第五贯孔185连接所述第一栅区160的第二部分162。
所述隧穿场效应晶体管100的第一电气元件100b还包括第一欧姆接触层181、第二欧姆接触层182、第三欧姆接触层183、第四欧姆接触层184及第五 欧姆接触层185中的至少一个。其中，所述第一欧姆接触层181设置于所述第一漏极171及所述第一漏区110之间，以连接所述第一漏极171及所述第一漏区110，所述第一欧姆接触层181用于减小所述第一漏极171与所述第一漏区110之间的接触电阻。所述第二欧姆接触层182设置于所述第二漏极172与所述第二漏区120之间，以连接所述第二漏极172及所述第二漏区120，所述第二欧姆接触层182用于减小所述第二漏极172与所述第二漏区120之间的接触电阻。所述第三欧姆接触层183设置于所述第一源极173及所述第一源区130之间，以连接所述第一源极173及所述第一源区130，所述第三欧姆接触层183用于减小所述第一源极173与所述第一源区130之间的接触电阻。所述第四欧姆接触层184设置于第一个所述第一栅极174与所述第一栅区160的第二部分162之间，以连接第一个所述第一栅极174及所述第一栅区160的第二部分162，所述第四欧姆接触层184用于减小第一个所述第一栅极174与所述第一栅区160的第二部分162之间的接触电阻。所述第五欧姆接触层185设置于第二个所述第一栅极174与所述第一栅区160的第二部分162之间，以连接第二个所述第一栅极174及所述第一栅区160的第二部分162，所述第五欧姆接触层185用于减小第二个所述第一栅极174与所述第一栅区160的地热部分162之间的接触电阻。
在另一实施方式中，请参阅图3，图3为本发明图1中半导体器件中的平面器件为MOS时另一较佳实施方式的剖面结构示意图。所述第一栅电介质层150还包括第三栅电介质部153，所述第三电介质部153连接所述第二栅电介质部152远离所述第一栅电介质部151的一端，且所述第三电介质部153覆盖所述第一源区130远离所述第一衬底100a的一端。相应地，所述第一栅区160包括第三部分163，所述第三部分163连接所述第二部分162远离所述第一部分161的一端，且所述第三部分163覆盖在所述第三栅电介质部153上。
相应地，所述隧穿场效应晶体管100的电气元件100b还包括第一漏极171、第二漏极172、第一源极173及三个第一栅极174。所述第一漏极171、所述第二漏极172、所述第一源极173及三个所述第一栅极174分别对应连接所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160设置。在本实施方式中，三个所述第一栅极174中的两个第一栅极174连接所述 第二部分162且分别设置于所述第一源极173的两侧，另外一个第一栅极174连接所述第三部分163。换句话说，所述隧穿场效应晶体管100包括第一漏极171、第二漏极172、第一源极173及三个第一栅极174。所述第一漏极171连接所述第一漏区110，所述第二漏极172连接所述第二漏区120，所述第一源极173连接所述第一源区130，两个第一栅极174连接所述第一栅区160的第二部分162且两个所述第一栅极174位于所述第一源极173的两侧，第三个第一栅极174连接所述第三部分163。
在本实施方式中，所述隧穿场效应晶体管100的第一电气元件100b还包括第一隔离层180，所述第一隔离层180覆盖所述第一漏区110、第二漏区120、所述第一源区130及所述第一栅区160，所述第一隔离层180设置有第一贯孔181、第二贯孔182、第三贯孔183、第四贯孔184、第五贯孔185及第六贯孔186。所述第一贯孔181对应所述第一漏区110设置，所述第一漏极171通过所述第一贯孔181以连接所述第一漏区110。所述第二贯孔182对应所述第二漏区120设置，所述第二漏极172通过所述第二贯孔182以连接所述第二漏区120。所述第三贯孔183对应所述第一源区130设置，所述第一源极173通过所述第三贯孔183以连接所述第一源区130。所述第四贯孔184及所述第五贯孔185分别设置于所述第三贯孔183的两侧，且述第四贯孔184及所述第五贯孔185分别对应所述第一栅区160的第二部分162设置，所述第六贯孔186对应第三部分163设置，其中两个第一栅极174分别通过所述第四贯孔184及所述第五贯孔185以连接所述第一栅区160的第二部分162，另外一个第一栅极174通过所述第六贯孔186连接所述第三部分163。
所述隧穿场效应晶体管100的第一电气元件100b还包括第一欧姆接触层181、第二欧姆接触层182、第三欧姆接触层183、第四欧姆接触层184、第五欧姆接触层185及第六欧姆接触层186中的至少一个。其中，所述第一欧姆接触层181设置于所述第一漏极171及所述第一漏区110之间，以连接所述第一漏极171及所述第一漏区110，所述第一欧姆接触层181用于减小所述第一漏极171与所述第一漏区110之间的接触电阻。所述第二欧姆接触层182设置于所述第二漏极172与所述第二漏区120之间，以连接所述第二漏极172及所述第二漏区120，所述第二欧姆接触层182用于减小所述第二漏极172与所述第 二漏区120之间的接触电阻。所述第三欧姆接触层183设置于所述第一源极173及所述第一源区130之间，以连接所述第一源极173及所述第一源区130，所述第三欧姆接触层183用于减小所述第一源极173与所述第一源区130之间的接触电阻。所述第四欧姆接触层184设置于第一个所述第一栅极174与所述第一栅区160的第二部分162之间，以连接第一个所述第一栅极174及所述第一栅区160的第二部分162，所述第四欧姆接触层184用于减小第一个所述第一栅极174与所述第一栅区160的第二部分162之间的接触电阻。所述第五欧姆接触层185设置于第二各所述第一栅极174与所述第一栅区160的第二部分162之间，以连接第二个所述第一栅极174及所述第一栅区160的第二部分162，所述第五欧姆接触层185用于减小第二个所述第一栅极174与所述第一栅区160的第二部分162之间的接触电阻。所述第六欧姆接触层设置于所述第三个所述第一栅极174与所述第一栅区160的第三部分163之间，以连接第三个所述第一栅极174及所述第一栅区160的第三部分163，所述第六欧姆接触层186用于减小第三个所述第一栅极174与所述第一栅区160的第三部分162之间的接触电阻。
请参阅图2及图3，当所述平面器件200为金属氧化物半导体晶体管时，所述第二电气元件200b包括第二源区310、第三漏区320、第二栅电介质层330及第二栅区340。
所述第二源区310及所述第三漏区320自所述第三表面200c嵌入所述第二衬底200a内部，且所述第二源区310的一端与所述第三表面200c平齐，所述第三漏区320的一端与所述第三表面200c平齐，所述第二源区310与所述第三漏区320相对且通过部分第二衬底200a间隔设置在所述第三浅沟道隔离区13及所述第四浅沟道隔离区14之间，所述第二源区310与所述第三浅沟道隔离区13接触，所述第三漏区320与所述第四浅沟道隔离区14接触。在本实施方式中，所述第二源区310及所述第三漏区320与所述第一漏区110及所述第二漏区120位于同一层。所述第二栅电介质层330凸出设置于所述第三表面200c，且所述第二栅电介质层330设置于所述第二源区310及所述第三漏区320之间。所述第二栅区340设置于所述第二栅电介质层330上，且所述第二栅区340与所述第二栅电介质层330接触。
所述第二电气元件200b还包括第二源极351、第三漏极352及第二栅极353。所述第二源极351、所述第三漏极352及所述第二栅极353分别对应连接所述第二源区310、所述第三漏区320及所述第二栅区340。换句话说，所述金属氧化物半导体晶体管300的第二电气元件200b包括第二源极351、第三漏极352及第二栅极353，所述第二源极351连接所述第二源区310，所述第三漏极352连接所述第三漏区320，所述第二栅极353连接所述第二栅区340。
所述第二电气元件200b还包括第二隔离层360，所述第二隔离层360与所述第一隔离层180位于同一层，所述第二隔离层360覆盖所述第二源区310、所述第三漏区320及所述第二栅区340。所述第二隔离层360上设置有第七贯孔361、第八贯孔362及第九贯孔363。所述第七贯孔361对应所述第二源区310设置，所述第二源极351通过所述第七贯孔361连接所述第二源区310。所述第八贯孔362对应所述第三漏区320设置，所述第三漏极352通过所述第八贯孔362连接所述第三漏区320。所述第九贯孔363对应所述第二栅区340设置，所述第二栅极353通过所述第九贯孔363连接所述第二栅区340。
优选地，所述第二电气元件200b还包括第七欧姆接触层381、第八欧姆接触层382及第九欧姆接触层383中的至少一个。其中，所述第七欧姆接触层381设置于所述第二源极351与所述第二源区310之间，用于减小所述第二源极351与所述第二源区310之间的接触电阻。所述第八欧姆接触层382设置于所述第三漏极352及所述第三漏区320之间，所述第八欧姆接触层382用于减小所述第三漏极352及所述第三漏区320之间的接触电阻。所述第九欧姆接触层383设置于所述第二栅极353与所述第二栅区340之间，所述第九欧姆接触层383用于减小所述第二栅极353与所述第二栅区340之间的接触电阻。
所述第一漏区110、所述第二漏区120、所述第二源区310及所述第三漏区320为第一类型离子重掺杂区域，所述第一源区130为第二类型离子重掺杂区域。其中，所述第一类型离子重掺杂区域为N型离子重掺杂区域，所述第二类型离子重掺杂区域为P型离子重掺杂区域；或者所述第一类型离子重掺杂区域为P型离子重掺杂区域，所述第二类型离子重掺杂区域为N型离子重掺杂区域。
请参阅图4及图5，图4为本发明图1中半导体器件中的平面器件为电容时一较佳实施方式的沿I-I的剖面结构示意图；图5为本发明图1中半导体器件中的平面器件为电容时另一较佳实施方式的沿I-I的剖面结构示意图。当所述平面器件200为电容时，所述第二电气元件200b包括第一掺杂区410、第二绝缘层420、第三栅电介质层430及第三栅区440。所述第一掺杂区410自所述第三表面200c嵌入所述第二衬底200a内部，所述第一掺杂区410的一端与所述第三表面200c平齐，所述第一掺杂区410设置在所述第三浅沟道隔离区13和所述第四浅沟道隔离区14之间，所述第一掺杂区410的一端与所述第三浅沟道隔离区13接触，所述第一掺杂区410的另一端与所述第四浅沟道隔离区14接触，且所述第一掺杂区410与所述第一漏区110及所述第二漏区120位于同一层。所述第二绝缘层420设置于所述第一掺杂区410的中部且所述第二绝缘层420的未覆盖所述第一掺杂区域410的两端，所述第二绝缘层420与所述第一绝缘层140位于同一层。所述第三栅电介质层430层叠设置于所述第二绝缘层420上，所述第三栅区440层叠设置于所述第三栅电介质层430上。在本实施方式中，所述第一掺杂区域410及所述第三栅区440构成所述电容400的两个相对的极板，所述第二绝缘层420及所述第三栅电介质层430构成所述电容400的电介质层。所述第一掺杂区410可以为在所述衬底20上进行第一类型离子重掺杂而形成的。
所述第二电气元件200b还包括第一电极451、第二电极452及第三电极453。所述第一电极451及所述第二电极452分别对应连接所述第一掺杂区410的两端，所述第三电极453连接所述第三栅区440。在本实施方式中，所述第一电极451及所述第二电极452分别设置在所述第三电极453的两侧，通过设置所述第一电极451及所述第二电极452两个电极与所述第一掺杂区410的两端相连，以在所述电容400应用时根据所述电容400与其他器件之间的位置关系选择连接第一电极451与所述第三电极453或者连接所述第二电极452与所述第三电极453。
所述第二电气元件200b还包括第三隔离层460，所述第三隔离层460设置于所述第一掺杂区410未覆盖所述第二绝缘层420的表面及所述第三栅区440的表面。所述第三隔离层460设置有第十贯孔461、第十一贯孔462及第 十二贯孔463。所述第十贯孔461对应所述第一掺杂区410的一端设置，所述第一电极451通过所述第十贯孔461连接所述第一掺杂区410的一端。所述第十一贯孔462对应所述第一掺杂区420的另一端设置，所述第二电极452通过所述第十一贯孔462连接所述第一掺杂区410的另一端。所述第十二贯孔463对应所述第三栅区440设置，所述第三电极453通过所述第十二贯孔463连接所述第三栅区440。
可以理解地，在本实施方式中，所述第二电气元件200b还包括至少一个欧姆接触层，所述欧姆接触层设置于所述第一电极451、所述第二电极452、所述第三电极453与相应电极对应的层之间，以减小相应电极与相应连接的层之间的接触电阻。举例而言，所述欧姆接触层设置于第一电极451与所述第一掺杂区410之间，以连接所述第一电极451及所述第一掺杂区410，用于减小所述第一电极451与所述第一掺杂区410之间的接触电阻。
请参阅6和图7，图6为本发明图1中半导体中的平面器件为电阻时一较佳实施方式的沿I-I的剖面结构示意图；图7为本发明图1中半导体中的平面器件为电阻时另一较佳实施方式的沿I-I的剖面结构示意图。当所述平面器件200为电阻时，所述第二电气元件200b包括第二掺杂区510，所述第二掺杂区510自所述第三表面200c嵌入所述第三表面200c嵌入所述第二衬底200a内部，所述第二掺杂区510的一端与所述第三表面200c平齐，所述第二掺杂区510设置在所述第三浅沟道隔离区13和所述第四浅沟道隔离区14之间，所述第二掺杂区510的一端与所述第三浅沟道隔离区13接触，所述第二掺杂区510的另一端与所述第四浅沟道隔离区14接触，且所述第二掺杂区510与所述第一漏区110及所述第二漏区120位于同一层。通过控制所述第二掺杂区510中掺杂的离子的浓度可以控制所述电阻500的电阻值的大小。所述第二掺杂区510可以为在所述衬底20上进行第一类型离子重掺杂而形成的。
所述第二电气元件200b还包括第四电极520及第五电极530。所述第四电极520及所述第五电极530分别对应连接所述第二掺杂区510的两端。所述第四电极520及所述第五电极530用于将所述电阻500与其他元件电连接。
所述第二电气元件200b还包括第四隔离层540，所述第四隔离层540覆盖所述第二掺杂区510，所述第四隔离层540设置有第十二贯孔541及第十三 贯孔542。所述第十二贯孔541及所述第十三贯孔542对应所述第二掺杂区510的两端设置，所述第四电极520通过所述第十二贯孔541连接所述第二掺杂区510的一端，所述第五电极530通过所述第十三贯孔542连接所述第二掺杂区510的另一端。
相较于现有技术，本发明的半导体器件10中包括隧穿场效应晶体管100及平面器件200，所述隧穿场效应晶体管100包括第一衬底100a及形成于所述第一衬底100a一侧的第一电气元件100b，所述平面器件200包括第二衬底200a及形成于所述第二衬底200a一侧的第二电气元件200b。所述第一衬底100a及所述第二衬底200a为一体结构，形成一个总衬底20，且所述隧穿场效应晶体管100的第一电气元件100b及所述平面器件200的第二电气元件200b设置于一个总衬底20的同一个表面上，相较于现有技术中隧穿场效应晶体管100及平面器件200分别制备在不同的基板上再集成到同一个衬底而言，本发明的半导体器件10体积较小，相比于现有技术减小了工艺的复杂程度及实现成本。
下面结合图1、图2和图3，对本发明一较佳实施方式的半导体器件的制备方法进行介绍。请参阅图8，图8为本发明一较佳实施方式的半导体器件的制备方法的流程图。总的来说，本发明半导体器件的制备方法实现了隧穿场效应晶体管(Tunnel Field Effect Transistor，TFET)100与平面器件200的集成的工艺方案称为drain-first工艺方案。所述drain-first工艺方案首先通过离子注入工艺实现所述内隧穿场效应晶体管100的第一漏区110、第二漏区120以及第二区域20b内金属氧化物半导体晶体管300的第二源区310及所述第三漏区320。然后通过原位掺杂(in-situ doping)工艺以及蚀刻工艺实现了所述第一源区130。最后通过沉积栅电介质材料层217及栅极材料层218加上蚀刻工艺实现所述第一栅区160及第二栅区340。最后根据CMOS标准工艺的连接(contact)工艺实现整个半导体器件10的金属接触。具体地，所述半导体器件的制备方法包括但不仅限于以下步骤。
步骤S110，提供一总衬底20，所述总衬底包括相邻的第一衬底100a及第二衬底200a，所述第一衬底100a包括相对设置的第一表面100c及第二表面100d，所述第二衬底200a包括相对设置的第三表面200c及第四表面200d， 所述第三表面200c与所述第一表面100c平齐，所述第四表面200d与所述第二表面100d平齐。请参阅图9，所述总衬底20可以为硅(Si)衬底。在其他实施方式中，所述衬底总20也可以为锗(Ge)或硅锗、镓砷等II-IV族、或III-V族、或IV-IV族的二元或三元化合物半导体、绝缘衬底上的硅(Silicon on Insulator,SOI)、或者绝缘衬底上的锗中的任意一种。
步骤S120，在所述第一衬底100a的一侧形成第一电气元件100b，在所述第二衬底200a的一侧形成第二电气元件200b，所述第二电气元件200b与所述第一电气元件100b设置于所述总衬底20的同一侧，所述第一衬底100a及所述第一电气元件100b构成隧穿场效应晶体管100，所述第二衬底200a及所述第二电气元件200b构成平面器件200，其中，所述平面器件200包括金属氧化物半导体晶体管、电容、电阻的任意一种。
所述第一电气元件100b包括N层材料层，所述第二电气元件200b包括M层材料层，所述M小于或等于N，且所述M层材料层中与所述N层材料层中材料相同的层在同道工序中形成。
所述半导体器件的制备方法中的步骤S120还包括步骤S130。
步骤S130，自所述第一表面100c形成嵌入所述第一衬底100a内的第一浅沟道隔离区11及所述第二浅沟道隔离区12，自所述第三表面200c形成嵌入所述第二衬底200a内的第三浅沟道隔离区13及第四浅沟道隔离区14，其中，所述第一浅沟道隔离区11的一端与所述第一表面100c平齐，所述第二浅沟道隔离区12的一端与所述第一表面100c平齐，所述第二浅沟道隔离区12与所述第一浅沟道隔离区11相对设置且间隔部分第一衬底100a；所述第三浅沟道隔离区13的一端与所述第三表面200c平齐，所述第四浅沟道隔离区14的一端与所述第三表面200c平齐，所述第四浅沟道隔离区14与所述第三浅沟道隔离区13相对设置且间隔部分第二衬底。
所述平面器件200可以为金属氧化物半导体晶体管300或者为电容400或者为电阻500。当所述平面器件200为金属氧化物半导体晶体管时，所述步骤S120在所述步骤S130之后还包括如下步骤。
步骤S131a，自所述第一表面100c形成嵌入所述第一表面100c内的第一漏区110及第二漏区120，在所述第二表面200c形成嵌入所述第二表面200c 内的第二源区310及第三漏区320；其中，所述第一漏区110的一端与所述第一表面100c平齐，所述第二漏区120的一端与所述第一表面100c平齐，所述第一漏区110与所述第二漏区120相对且通过部分第一衬底100a间隔设置在所述第一浅沟道隔离区11及所述第二浅沟道隔离区12之间，所述第一漏区110与所述第一浅沟道隔离区11接触，所述第二漏区120与所述第二浅沟道隔离区12接触；所述第二源区310的一端与所述第三表面200c平齐，所述第三漏区320的一端与所述第三表面200c平齐，所述第二源区310与所述第三漏区320相对且通过部分第二衬底200a间隔设置在所述第三浅沟道隔离区13及所述第四浅沟道隔离区14之间，所述第二源区310与所述第三浅沟道隔离区13接触，所述第三漏区320与所述第四浅沟道隔离区14接触。。
步骤S132a，形成第一源区130。所述第一源区130凸出设置于所述第一表面100c，且所述第一源区130位于所述第一漏区110和所述第二漏区120之间。
步骤S133a，形成第一绝缘层140。所述第一绝缘层140凸出设置于所述衬底表面，所述第一绝缘层140对称设置于所述第一源区130的两侧，分别连接于所述第一漏区110和所述第一源区130之间以及所述第二漏区120和所述第一源区130之间，且所述第一绝缘层140的厚度小于所述第一源区130的高度。
步骤S134a，形成间隔设置的第一栅电介质层150及第二栅电介质层330。所述第一栅电介质层150对称设置在所述第一源区130两侧且贴合所述第一源区130与所述第一绝缘层140的表面。所述第二栅电介质层330凸出设置于所述衬底20的表面，且所述第二栅电介质层330设置于所述第二源区310及所述第三漏区320之间。
步骤S135a，形成第一栅区160及第二栅区340。所述第一栅区160围绕所述第一栅电介质层150设置。所述第二栅区340设置于所述第二栅电介质层330上，且所述第二栅区340与所述第二栅电介质层330接触。
在一实施方式中，所述第一漏区110、所述第二漏区120、所述第二源区310及所述第三漏区320为对所述总衬底200行第一类型离子重掺杂得到的区域，所述第一源区130为第二类型离子重掺杂区域，其中，所述第一类型离子 重掺杂为N型离子重掺杂，所述第二类型离子重掺杂为P型离子重掺杂；或者所述第一类型离子重掺杂为P型离子重掺杂，所述第二类型离子重掺杂为N型离子重掺杂。
如果所述总衬底20的材料为硅材料，N型离子掺杂时杂质可以是Li、Sb、P、As、Bi、Te、Ti、C、Mg、Se、Cr、Ta、Cs、Ba、S、Mn、Ag、Cd、Pt中的任意一种或者多种；P型离子掺杂时杂质可以是B、Al、Ga、In、Ti、Pd、Na、Be、Zn、Au、Co、V、Ni、MO、Hg、Sr Ge、W、Pb、O、Fe中的任意一种或者多种。如果所述衬底20的材料为锗材料，则N型离子掺杂时的杂质可以时Li、Sb、P、As、S、Se、Te、Cu、Au、Ag中的任意一种或者多种；P型离子掺杂时杂质可以是B、Al、In、Ga、In、Be、Zn、Cr、Cd、Hg、Co、Ni、Mn、Fe、Pt中的任意一种或者多种。当进行P型离子掺杂时，离子掺杂的浓度在1e18～1e21cm-3；当进行N型离子掺杂时，离子掺杂的浓度在1e18～1e20cm-3。
优选地，在所述步骤S131a及所述步骤S132a之间，所述半导体器件的制备方法还包括：对所述总衬底20进行退火处理。对所述总衬底20进行退火处理可以为利用快速退火工艺或者激光退火工艺对所述总衬底20进行处理，以激活所述第一漏区110、所述第二漏区120、所述第二源区310及所述第三漏区320中掺杂的离子。
在本发明的一实施方式中，具体地，所述步骤S131a包括如下步骤。
步骤S131a-I，在所述总衬底20的同个表面依次层叠设置氧化层211及第一硬掩膜层212。请参阅图11。
步骤S131a-II，图案化所述氧化层211及所述第一硬掩膜层212，以保留第一氧化部211a及第一硬掩膜部212a，以及第二氧化部212a及第二硬掩膜部212b，所述第一氧化部211a与所述第一浅沟道隔离区11以及所述第二浅沟道隔离区12间隔设置，所述第一硬掩膜部212a层叠设置在所述第一氧化部211a上，所述第二氧化部212a与所述第三浅沟道隔离区13以及所述第四浅沟道隔离区14间隔设置，所述第二硬掩膜部212b层叠设置在所述第二氧化部212b上。请一并参阅图12。
步骤S131a-III，以所述第一氧化部211a与所述第一硬掩膜部212a以及所 述第二氧化部211b与所述第二硬掩膜部212b为掩膜对所述总衬底20的表面进行第一类型离子重掺杂，形成所述第一漏区110、第二漏区120、所述第二源区310及所述第三漏区320。请一并参阅图13及图14，在本实施方式中以第一类型离子离子重掺杂为N型离子重掺杂为例，在图中以N+表示，其中，图13中示意出了以所述第一氧化部211a与所述第一硬掩膜部212a以及所述第二氧化部211b与所述第二硬掩膜部212b为掩膜对所述衬底20的表面进行第一类型离子重掺杂，图14示意出了形成的所述第一漏区110及所述第二漏区120，以及所述第二源区310及所述第三漏区320。
步骤S131a-IV，剥离所述第一氧化部211a及所述第一硬掩膜部211a以及所述第二氧化部211b及所述第二硬掩膜部212b。请参阅图15。
相应地，所述步骤S132a包括如下步骤。
步骤S132a-I，在所述总衬底20的表面沉积第二类型离子重掺杂半导体层213。请一并参阅图16。所述沉积步骤可以通过低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)或者物理气相沉积(Physical Vapor Deposition PVD)
步骤S132a-II，图案化所述第二类型离子重掺杂半导体层213，以形成所述第一源区130。具体地，所述步骤S132a-II包括以下步骤。
步骤a1，在所述第二类型离子重掺杂半导体层213上沉积第二硬掩膜层214及光刻胶215，请一并参阅图17。
步骤b1，图案化所述第二硬掩膜层214及所述光刻胶215，以保留对应所述所述第一源区110和所述第二源区120中部的第二硬掩膜层214及光刻胶215，请一并参阅图18。
步骤c1，以保留的第二硬掩膜层214及光刻胶215为掩膜对所述第二类型离子重掺杂半导体层213进行蚀刻，以保留被所述第二硬掩膜层214及所述光刻胶215覆盖的第二类型离子重掺杂半导体层213，以形成所述第一源区130，请一并参阅图19。
步骤d1，剥离对应所述第一区域20a中部的光刻胶215，请参阅图20。
相应地，在一实施方式中所述步骤S133a包括如下步骤。
步骤S133a-I，沉积一层绝缘层216，所述绝缘层216的厚度小于所述第 一源区130的高度，请参阅图21。
步骤S133a-II，图案化所述绝缘层216，以保留分别连接于所述第一漏区110和所述第一源区130之间以及所述第二漏区120和所述第一源区130之间的绝缘层216的部分，以形成所述第一绝缘层140，请一并参阅图22。
相应地，在一实施方式中所述步骤S134a包括如下步骤。
步骤S134a-I，沉积整层栅电介质材料层217，请一并参阅图23。
步骤S134a-II，图案化所述栅电介质材料层217，以保留贴合在所述第一绝缘层140及所述第一源区130表面，且对称设置在所述第一源区130两侧的栅电介质材料层217，以及保留设置在所述第二源区310及所述第三漏区320之间且分别与所述第二源区3310及所述第三漏区320接触的栅电介质材料层217，贴合在所述第一绝缘层140及所述第一源区130表面，且对称设置在所述第一源区130两侧的栅电介质材料层217定义为第一栅电介质层150，设置在所述第二源区310及所述第三漏区320之间的栅电介质材料层217定义为第二栅电介质层330，所述第一栅电介质层150包括第一栅电介质部151及第二栅电介质部152，所述第一栅电介质部151层叠设置在所述第一绝缘层140上，所述第二栅电介质部152的一端与所述第一栅电介质部151相连且所述第二栅电介质部152贴合所述第一源区130的表面，请参阅图24。
相应地，在一实施方式中，所述步骤S135a包括如下步骤。
步骤S135a-I，沉积整层的栅极材料层218，请参阅图25。
步骤S135a-II，图案化所述栅极材料层218，以保留围绕所述第一栅电介质层150以及设置在所述第二栅电介质材料层330上的栅极材料层218，设置在所述第一栅电介质材料层150上的栅极材料层218被定义为第一栅区160，设置在所述第二栅电介质层330上的栅极材料层218定义为第二栅区340，所述栅区160包括第一部分161及第二部分162，所述第一部分161层叠设置在所述第一栅电介质层150上，所述第二部分162的一端与所述第一部分161的一端相连且所述第二部分162贴合所述第二栅电介质部152的表面，请参阅图26。
所述半导体器件的制备方法还包括如下步骤。
步骤I，对应所述第一漏区110、所述第二漏区120、所述第一源区130、 所述第一栅区160、所述第二源区310、所述第三漏区320及所述第二栅区340分别形成第一漏极171、第二漏极172、第一源极173、两个第一栅极174、第二源极351、第三漏极352及第二栅极353，所述第一漏极171、所述第二漏极172、所述第一源极173、所述两个第一栅极174、所述第二源极351、所述第三漏极352及所述第二栅极353分别与所述第一漏区110、所述第二漏区120、所述第一源区130、所述第一栅区160的第二部分162、所述第二源区310、所述第三漏区320及所述第二栅区340电连接。
优选地，所述半导体器件的制备方法在所述步骤I之前还包括如下步骤。
步骤S136a，在所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160，以及所述第二源区310、所述第三漏区320及所述第二栅区340上形成绝缘隔离层219，覆盖在所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160上的绝缘隔离层219定义为第一隔离层180，覆盖在所述第二源区310、所述第三漏区320及所述第二栅区340上的绝缘隔离层219定义为第二隔离层360。
步骤S137a，在所述第一隔离层180上开设第一贯孔181、第二贯孔182、第三贯孔183、第四贯孔184及第五贯孔185，所述第四贯孔184及所述第五贯孔185分别设置于所述第三贯孔183的两侧，所述第一贯孔181对应所述第一漏区110设置，所述第一漏极171通过所述第一贯孔181以连接所述第一漏区110，所述第二贯孔182对应所述第二漏区120设置，所述第二漏极172通过所述第二贯孔182以连接所述第二漏区120，所述第三贯孔183对应所述第一源区130设置，所述第一源极173通过所述第三贯孔183以连接所述第一源区130，所述第四贯孔184及所述第五贯孔185分别对应所述第一栅区160的第二部分162设置，所述两个第一栅极174分别通过所述第四贯孔184及所述第五贯孔185连接所述第一栅区160的第二部分162。
步骤S138a，在所述第二隔离层360上开设第七贯孔361、第八贯孔362及第九贯孔363，所述第七贯孔361对应所述第二源区310设置，所述第二源极351通过所述第七贯孔361连接所述第二源区310，所述第八贯孔362对应所述第三漏区320设置，所述第三漏极352通过所述第八贯孔362连接所述第三漏区320，所述第九贯孔363对应所述第二栅区340设置，所述第二栅极353 通过所述第九贯孔363连接所述第二栅区340。上述步骤S136a～步骤S138a请参阅图27。
在一实施方式中，所述半导体器件的制备方法还包括如下步骤中的至少一个步骤。
步骤S139a-I，在所述第一漏极171及所述第一漏区110之间形成第一欧姆接触层181，所述第一漏极171通过所述第一欧姆接触层181连接所述第一漏区110。所述第一欧姆接触层181设置在所述第一漏极171及所述第一漏区110之间，以连接所述第一漏极171及所述第一漏区110，所述第一欧姆接触层181用于减小所述第一漏极171与所述第一漏区110之间的接触电阻。
步骤S139a-II，所述第二漏极172及所述第二漏区120之间形成第二欧姆接触层182，所述第二漏极172通过所述第二欧姆接触层182连接所述第二漏区120。所述第二欧姆接触层182设置在所述第二漏极172与所述第二漏区120之间，以连接所述第二漏极172及所述第二漏区120，所述第二欧姆接触层182用于减小所述第二漏极172与所述第二漏区120之间的接触电阻。
步骤S139a-III，在所述第一源极173及所述第一源区130之间形成第三欧姆接触层183，所述第一源极173通过所述第三欧姆接触层183连接所述第一源区130。所述第三欧姆接触层183设置在所述第一源极173与所述第一源区130之间，以连接所述第一源极173及所述第一源区130，所述第三欧姆接触层183用于减小所述第一源极173与所述第一源区130之间的接触电阻。
步骤S139a-IV，在第一个所述第一栅极174与所述第一栅区160的第二部分162之间形成第四欧姆接触层184，第一个所述第一栅极174通过所述第四欧姆接触层184连接所述第一栅区160的第二部分162。所述第四欧姆接触层184设置在所述第一个第一栅极174与所述第一栅区160的第二部分162之间，以连接所述第一个第一栅极174及所述第一栅区160的第二部分162，所述第四欧姆接触层184用于减小所述第一个第一栅极174与所述第一栅区160的第二部分162之间的接触电阻。
步骤S139a-V，在第二个所述第一栅极174与所述第一栅区160的第二部分162之间形成第五欧姆接触层185，第二个所述第一栅极174通过所述第五欧姆接触185连接所述第一栅区160的第二部分162。所述第五欧姆接触层185 设置在所述第二个第一栅极174与所述第一栅区160的第二部分162之间，以连接所述第二个第一栅极174及所述第一栅区160的第二部分162，所述第五欧姆接触层185用于减小所述第二个第一栅极174与所述第一栅区160的第二部分162之间的接触电阻。
步骤S139a-VI，在所述第二源极351与所述第二源区310之间形成第七欧姆接触层381，所述第二源极351通过所述第七欧姆接触层381连接所述第二源区310。所述第七欧姆接触层381设置在所述第二源极351及所述第二源区310之间，以连接所述第二源极351及所述第二源区310，所述第七欧姆接触层381用于减小所述第二源极351及所述第二源区310之间的接触电阻。
步骤S139a-VII，在所述第三漏极173与所述第三漏区320之间形成第八欧姆接触层382，所述第三漏极173通过所述第八欧姆接触层382连接所述第三漏区320。所述第八欧姆接触层382设置在所述第三漏极173与所述第三漏区320之间，以连接所述第三漏极173及所述第三漏区320，所述第八欧姆接触层382用于减小所述第三漏极173与所述第三漏区320之间的接触电阻。
步骤S139a-VIII，在所述第二栅极353与所述第二栅区340之间形成第九欧姆接触层383，所述第二栅极353通过所述第九欧姆接触层383连接所述第二栅区340。所述第九欧姆接触层383设置在所述第二栅极353与所述第二栅区340之间，以连接所述第二栅极353及所述第二栅区340，所述第九欧姆接触层383用于减小所述第二栅极353及所述第二栅区340之间的接触电阻。
请一并参阅图3，在本发明的一实施方式中，当所述平面器件200为金属氧化物半导体晶体管时，所述步骤S120在所述步骤S130之后包括如下步骤。
步骤a2，在所述第二类型离子重掺杂半导体层213上沉积第二硬掩膜层214及光刻胶215，请参阅图28。
步骤b2，图案化所述第二硬掩膜层214及所述光刻胶215，以保留对应所述第一源区110和所述第二源区120中部的第二硬掩膜层214及光刻胶215，请参阅图29。
步骤c2，以保留的第二硬掩膜层214及光刻胶215为掩膜对所述第二类型离子重掺杂半导体层213进行蚀刻，以保留被所述第二硬掩膜层214及所述光刻胶215覆盖的第二类型离子重掺杂半导体层213，以形成所述第一源区 130，请参阅图30。
步骤d2，剥离对应所述第一区域20a中部的第二硬掩膜层214及光刻胶215，请参阅图31。
相应地，在一实施方式中，所述步骤S134a及所述步骤S135a包括如下步骤。
步骤S134a-I’，沉积整层栅电介质材料层217。
步骤S134a-II’，在整层的栅电介质材料217上沉积整层的栅极材料层218，请参阅图32。
步骤S134a-III’，图案化所述栅电介质材料层217及所述栅极材料层218，以移除覆盖在所述第一漏区110、所述第二漏区120、所述第二源区310及所述第三漏区320上的栅电介质材料层217及栅极材料层218，剩余的栅电介质材料层217为第一栅电介质层150，其中，所述第一栅电介质层150包括第一栅电介质部151、第二栅电介质部152及第三栅电介质部153，所述第一栅电介质部151层叠设置在所述第一绝缘层140上，所述第二栅电介质部152的一端与所述第一栅电介质部151相连且所述第二栅电介质部152贴合所述第一源区130的表面，所述第三电介质部153连接所述第二栅电介质部152远离所述第一栅电介质部151的一端，且所述第三电介质部153覆盖所述第一源区130远离所述衬底20的一端；所述第一栅区160包括第一部分161、第二部分162及第三部分163，其中，所述第一部分161层叠设置在所述第一栅电介质层150上，所述第二部分162的一端与所述第一部分161的一端相连且所述第二部分162贴合所述第二栅电介质部152的表面，所述第三部分163连接所述第二部分162远离所述第一部分161的一端，且所述第三部分163覆盖在所述第三栅电介质部153上，请参阅图33。
所述半导体器件的制备方法还包括如下步骤。
步骤II，对应所述第一漏区110、所述第二漏区120、所述第一源区130、所述第一栅区160、所述第二源区310、所述第三漏区320及所述第二栅区340分别形成第一漏极171、第二漏极172、第一源极173、三个第一栅极174、第二源极351、第三漏极352及第二栅极353，所述第一漏极171、所述第二漏极172、所述第一源极173、所述第二源极351、所述第三漏极352及所述第 二栅极353分别与所述第一漏区110、所述第二漏区120、所述第一源区130、所述第二源区310、所述第三漏区320及所述第二栅区340电连接，其中两个第一栅极174连接第二部分162且分别设置于所述第一源极173的两侧，另外一个第一栅极174连接所述第三部分163。
优选地，所述半导体器件的制备方法在所述步骤II之前还包括如下步骤。
步骤S136b，在所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160，以及所述第二源区310、所述第三漏区320及所述第二栅区340上形成绝缘隔离层219，覆盖在所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160上的绝缘隔离层219定义为第一隔离层180，覆盖在所述第二源区310、所述第三漏区320及所述第二栅区340上的绝缘隔离层219定义为第二隔离层360。
步骤S137b，在所述第一隔离层180上开设第一贯孔181、第二贯孔182、第三贯孔183、第四贯孔184、第五贯孔185及第六贯孔186，所述第四贯孔184及所述第五贯孔185分别设置于所述第三贯孔183的两侧，所述第一贯孔181对应所述第一漏区110设置，所述第一漏极171通过所述第一贯孔181以连接所述第一漏区110，所述第二贯孔182对应所述第二漏区120设置，所述第二漏极172通过所述第二贯孔182以连接所述第二漏区120，所述第三贯孔183对应所述第一源区130设置，所述第一源极173通过所述第三贯孔183以连接所述第一源区130，所述第四贯孔184及所述第五贯孔185分别对应所述第一栅区160的第二部分162设置，所述第六贯孔186对应所述第三部分163设置，其中两个第一栅极174分别通过所述第四贯孔184及所述第五贯孔185连接所述第一栅区160的第二部分162，另外一个第一栅极174通过所述第六贯孔186连接所述第一栅区160的第三部分163。
步骤S138b，在所述第二隔离层360上开设第七贯孔361、第八贯孔362及第九贯孔363，所述第七贯孔361对应所述第二源区310设置，所述第二源极351通过所述第七贯孔361连接所述第二源区310，所述第八贯孔362对应所述第三漏区320设置，所述第三漏极352通过所述第八贯孔362连接所述第三漏区320，所述第九贯孔363对应所述第二栅区340设置，所述第二栅极353通过所述第九贯孔363连接所述第二栅区340。所述步骤S136b～步骤S138b， 请参阅图34。
所述半导体器件的制备方法还包括如下步骤中的至少一个步骤。
步骤S139b-I，在所述第一漏极171及所述第一漏区110之间形成第一欧姆接触层181，所述第一漏极171通过所述第一欧姆接触层181连接所述第一漏区110。所述第一欧姆接触层181设置在所述第一漏极171及所述第一漏区110之间，以连接所述第一漏极171及所述第一漏区110，所述第一欧姆接触层181用于减小所述第一漏极171与所述第一漏区110之间的接触电阻。
步骤S139b-II，所述第二漏极172及所述第二漏区120之间形成第二欧姆接触层182，所述第二漏极172通过所述第二欧姆接触层182连接所述第二漏区120。所述第二欧姆接触层182设置在所述第二漏极172与所述第二漏区120之间，以连接所述第二漏极172及所述第二漏区120，所述第二欧姆接触层182用于减小所述第二漏极172与所述第二漏区120之间的接触电阻。
步骤S139b-III，在所述第一源极173及所述第一源区130之间形成第三欧姆接触层183，所述第一源极173通过所述第三欧姆接触层183连接所述第一源区130。所述第三欧姆接触层183设置在所述第一源极173与所述第一源区130之间，以连接所述第一源极173及所述第一源区130，所述第三欧姆接触层183用于减小所述第一源极173与所述第一源区130之间的接触电阻。
步骤S139b-IV，在第一个所述第一栅极174与所述第一栅区160的第二部分162之间形成第四欧姆接触层184，第一个所述第一栅极174通过所述第四欧姆接触层184连接所述第一栅区160的第二部分162。所述第四欧姆接触层184设置在所述第一个第一栅极174与所述第一栅区160的第二部分162之间，以连接所述第一个第一栅极174及所述第一栅区160的第二部分162，所述第四欧姆接触层184用于减小所述第一个第一栅极174与所述第一栅区160的第二部分162之间的接触电阻。
步骤S139b-V，在第二个所述第一栅极174与所述第一栅区160的第二部分162之间形成第五欧姆接触层185，第二个所述第一栅极174通过所述第五欧姆接触185连接所述第一栅区160的第二部分162。所述第五欧姆接触层185设置在所述第二个第一栅极174与所述第一栅区160的第二部分162之间，以连接所述第二个第一栅极174及所述第一栅区160的第二部分162，所述第五 欧姆接触层185用于减小所述第二个第一栅极174与所述第一栅区160的第二部分162之间的接触电阻。
步骤S139b-VI，在第三个所述第一栅极174与所述第一栅区160的第三部分163之间形成第六欧姆接触层186，第三个所述第一栅极174通过所述第六欧姆接触层186连接所述第一栅区160的第三部分163。
步骤S139b-VII，在所述第二源极351与所述第二源区310之间形成第七欧姆接触层381，所述第二源极351通过所述第七欧姆接触层381连接所述第二源区310。所述第七欧姆接触层381设置在所述第二源极351及所述第二源区310之间，以连接所述第二源极351及所述第二源区310，所述第七欧姆接触层381用于减小所述第二源极351及所述第二源区310之间的接触电阻。
步骤S139b-VIII，在所述第三漏极173与所述第三漏区320之间形成第八欧姆接触层382，所述第三漏极173通过所述第八欧姆接触层382连接所述第三漏区320。所述第八欧姆接触层382设置在所述第三漏极173与所述第三漏区320之间，以连接所述第三漏极173及所述第三漏区320，所述第八欧姆接触层382用于减小所述第三漏极173与所述第三漏区320之间的接触电阻。
步骤S139b-V-IV，在所述第二栅极353与所述第二栅区340之间形成第九欧姆接触层383，所述第二栅极353通过所述第九欧姆接触层383连接所述第二栅区340。所述第九欧姆接触层383设置在所述第二栅极353与所述第二栅区340之间，以连接所述第二栅极353及所述第二栅区340，所述第九欧姆接触层383用于减小所述第二栅极353及所述第二栅区340之间的接触电阻。
相较于现有技术，本发明的半导体器件的制备方法中第一区域20a中的第一漏区110及第二漏区120与所述第二区域20b内金属氧化物半导体晶体管300的第二源区310及第三漏区320的掺杂类型相同，通过一次离子注入便可以实现，减少了制备所述半导体器件的工艺步骤，以及工艺复杂程度，即降低了成本。且本发明的半导体器件的制备工艺斗鱼现有CMOS的标准工艺兼容，没有增加多余复杂的工艺方法。
下面对所述半导体器件中的平面器件为电容时所述半导体器件的制备方法进行介绍。所述步骤S120在所述步骤S130之后还包括如下步骤。
步骤S131c，自所述第一表面100c形成嵌入所述第一表面100c内的第一 漏区110及第二漏区120，在所述第二表面200c形成嵌入所述第二表面200c内的第一掺杂区410；其中，所述第一漏区110的一端与所述第一表面100c平齐，所述第二漏区120的一端与所述第一表面100c平齐，所述第一漏区110与所述第二漏区120相对且通过部分第一衬底100a间隔设置在所述第一浅沟道隔离区11及所述第二浅沟道隔离区12之间，所述第一漏区110与所述第一浅沟道隔离区11接触，所述第二漏区120与所述第二浅沟道隔离区12接触；所述第一掺杂区410的一端与所述第三表面200c平齐，所述第一掺杂区410设置在所述第三浅沟道隔离区13和所述第四浅沟道隔离区14之间，所述第一掺杂区410的一端与所述第三浅沟道隔离区13接触，所述第一掺杂区410的另一端与所述第四浅沟道隔离区14接触。
步骤S132c，形成第一源区130。所述第一源区130凸出设置于所述第一表面100c，且所述第一源区130位于所述第一漏区110和所述第二漏区120之间。
步骤S133c，形成第一绝缘层140及第二绝缘层420。所述第一绝缘层140凸出设置于所述第一衬底表面，所述第一绝缘层140对称设置于所述第一源区130的两侧，分别连接于所述第一漏区110和所述第一源区130之间以及所述第二漏区120和所述第一源区130之间，且所述第一绝缘层140的厚度小于所述第一源区130的高度。所述第二绝缘层420设置于所述第一掺杂区410的中部且所述第二绝缘层420的未覆盖所述第一掺杂区域410的两端，所述第二绝缘层420与所述第一绝缘层140位于同一层。
步骤S134c，形成间隔设置的第一栅电介质层151及第三栅电介质层430。所述第一栅电介质层150对称设置在所述第一源区130两侧且贴合所述第一源区130与所述第一绝缘层140的表面。所述第三栅电介质层430层叠设置于所述第二绝缘层420上。
步骤S135c，形成第一栅区160及第三栅区440。所述第一栅区160围绕所述第一栅电介质层150设置。所述第三栅区440层叠设置于所述第三栅电介质层430上。
具体地，在本实施方式中，所述步骤S131c包括如下步骤。
步骤S131c-I，在所述衬底20的同个表面依次形成层叠设置的氧化层211 及第三硬掩膜层220，请参阅图35。
步骤S131c-II，图案化所述氧化层211及所述第三硬掩膜层220，以移除位于所述第一区域20a的两端以及所述第二区域20b的氧化层211及第三硬掩膜层220，请参阅图36。
步骤S131c-III，以图案化后的氧化层211及第三硬掩膜层220为掩膜对所述衬底20的表面进行第一类型离子重掺杂，以在所述第一区域20a内形成间隔设置的所述第一漏区110及所述第二漏区120，在第二区域20b内形成所述第一掺杂区410，请参阅图37。
步骤S131c-IV，剥离剩余的氧化层211及第三硬掩膜层220，请参阅图38。
优选地，在所述步骤S131b及所述步骤S132b之间，所述半导体器件的制备方法还包括：对所述衬底20进行退火处理。
在本实施方式中，所述步骤S132c具体包括如下步骤。
步骤S132c-I，沉积第二类型离子重掺杂半导体层213，请参阅图39。
步骤S132c-II，图案化所述第二类型离子重掺杂半导体层213，以形成所述第一源区130。
所述步骤S132c-II具体包括如下步骤。
步骤a3，在所述第二类型离子重掺杂半导体层213上沉积第四硬掩膜层221及光刻胶215，请参阅图40。
步骤b3，图案化所述第四硬掩膜层221及所述光刻胶215，以保留对应所述第一源区110和所述第二源区120中部的第四硬掩膜层221及光刻胶215，请参阅图41。
步骤c3，以保留的第四硬掩膜层221及光刻胶215为掩膜对所述第二类型离子重掺杂半导体层213进行蚀刻，以保留被所述第四硬掩膜层221及所述光刻胶215覆盖的第二类型离子重掺杂半导体层213，以形成所述第一源区130，请参阅图42。
步骤d3，剥离对应所述第一区域20a中部的光刻胶215，请参阅图43。
相应地，所述步骤S133c具体包括如下步骤。
步骤S133c-I，沉积一层绝缘层216，所述绝缘层216的厚度小于所述第一源区130的高度，请参阅图44。
步骤S133c-II，图案化所述绝缘层216，以保留围绕所述第一源区130的绝缘层216的部分以及设置在所述第一掺杂区410中部的绝缘层216的部分，其中，围绕所述第一源区130的绝缘层216的部分为所述第一绝缘层140，设置在所述第一掺杂区410中部的绝缘层的部分为第二绝缘层420，请参阅图45。
相应地，所述步骤S134c具体包括如下步骤。
步骤S134c-I，沉积整层栅电介质材料层217，请参阅图46。
步骤S134c-II，图案化所述栅电介质材料层217，以保留贴合在所述第一绝缘层140及所述第一源区130表面，且对称设置在所述第一源区130两侧的栅电介质材料层217，以及保留设置在所述第二绝缘层420上的栅电介质材料层217，贴合在所述第一绝缘层140及所述第一源区130表面，且对称设置在所述第一源区130两侧的栅电介质材料层217定义为第一栅电介质层150，设置在所述第二绝缘层420上的栅电介质材料层217定义为第三栅电介质层430，所述第一栅电介质层150包括第一栅电介质部151及第二栅电介质部152，所述第一栅电介质部151层叠设置在所述第一绝缘层140上，所述第二栅电介质部152的一端与所述第一栅电介质部151相连且所述第二栅电介质部152贴合所述第一源区130的表面，请参阅图47。
相应地，所述步骤S135c具体包括如下步骤。
步骤S135c-I，沉积整层的栅极材料层218，请参阅图48。
步骤S135c-II，图案化所述栅极材料层218，以保留围绕第一栅电介质层150以及设置在所述第三栅电介质层430上的栅极材料层218，设置在所述第一栅电介质层150上的栅极材料层218定义为第一栅区160，设置在所述第三栅电介质层430上的栅极材料层定义为第三栅区440，所述第一栅区160包括第一部分161及第二部分162，所述第一部分161层叠设置在所述第一栅电介质层150上，所述第二部分162的一端与所述第一部分161的一端相连且所述第二部分162贴合所述第二栅电介质部152的表面，请参阅图49。
所述半导体器件的制备方法还包括如下步骤。
步骤III，对应所述第一漏区110、所述第二漏区120、所述第一源区130及第一栅区160分别形成第一漏极171、第二漏极172、第一源极173及两个第一栅极174，及对应所述第一掺杂区410的一端形成第一电极451，对应所 述第一掺杂区410的另一端形成第二电极452，对应所述第三栅区440形成第三电极453。
优选地，在所述步骤III之前，所述半导体器件的制备方法还包括如下步骤。
步骤S136c，在所述第一漏区110、所述第二漏区120、所述第一源区130、所述第一栅区160及所述第三栅区440上形成绝缘隔离层219，覆盖在所述第一漏区110、所述第二漏区120、所述第一源区130、所述第一栅区160的绝缘隔离层219定义为第一隔离层180，覆盖在所述第三栅区440上的绝缘隔离层219定义为第三隔离层460。
步骤S137c，在所述第一隔离层180上开设第一贯孔181、第二贯孔182、第三贯孔183、第四贯孔184及第五贯孔185，所述第四贯孔184及所述第五贯孔185分别设置于所述第三贯孔183的两侧，所述第一贯孔181对应所述第一漏区110设置，所述第一漏极171通过所述第一贯孔181以连接所述第一漏区110，所述第二贯孔182对应所述第二漏区120设置，所述第二漏极172通过所述第二贯孔182以连接所述第二漏区120，所述第三贯孔183对应所述第一源区130设置，所述第一源极173通过所述第三贯孔183以连接所述第一源区130，所述第四贯孔184及所述第五贯孔185分别对应所述第一栅区160的第二部分162设置，所述两个第一栅极174分别通过所述第四贯孔184及所述第五贯孔185连接所述第一栅区160。
步骤S138c，在所述第三隔离层460上开设第十贯孔461、第十一贯孔462及第十二贯孔463，所述第一电极451通过所述第十贯孔461连接所述第一掺杂区410的一端，所述第二电极452通过所述第十一贯孔462连接所述第一掺杂区410的另一端，所述第三电极453通过所述第十二贯孔463连接所述第三栅区440，所述步骤S136c～138c请一并参阅图50。
下面对所述半导体器件10中的平面器件200为电阻500时所述半导体器件10的制备方法进行介绍。当所述平面器件200为电容时，所述步骤S120在所述步骤S130之后还包括如下步骤。
步骤S131d，自所述第一表面100c形成嵌入所述第一表面100c内的第一 漏区110及第二漏区120，在所述第二表面200c形成嵌入所述第二表面200c内的第二掺杂区410；其中，所述第一漏区110的一端与所述第一表面100c平齐，所述第二漏区120的一端与所述第一表面100c平齐，所述第一漏区110与所述第二漏区120相对且通过部分第一衬底100a间隔设置在所述第一浅沟道隔离区11及所述第二浅沟道隔离区12之间，所述第一漏区110与所述第一浅沟道隔离区11接触，所述第二漏区120与所述第二浅沟道隔离区12接触；所述第二掺杂区510的一端与所述第三表面200c平齐，所述第二掺杂区510设置在所述第三浅沟道隔离区13和所述第四浅沟道隔离区14之间，所述第二掺杂区510的一端与所述第三浅沟道隔离区13接触，所述第二掺杂区510的另一端与所述第四浅沟道隔离区14接触。所述第二掺杂区510与所述第一漏区110及所述第二漏区120位于同一层，请参阅图51。
步骤S132d，形成第一源区130。所述第一源区130凸出设置于所述第一衬底20的表面，且所述第一源区130位于所述第一漏区110和所述第二漏区120之间，请一并参阅图52。
步骤S133d，形成第一绝缘层140。所述第一绝缘层140凸出设置于所述第一衬底表面，所述第一绝缘层140对称设置于所述第一源区130的两侧，分别连接于所述第一漏区110和所述第一源区130之间以及所述第二漏区120和所述第一源区130之间，且所述第一绝缘层140的厚度小于所述第一源区130的高度，请一并参阅图53。
步骤S134d，形成第一栅电介质层150。所述第一栅电介质层150对称设置在所述第一源区130两侧且贴合所述第一源区130与所述第一绝缘层140的表面。请一并参阅图54。
步骤S135d，形成第一栅区160，所述第一栅区160围绕所述第一栅电介质层150设置。请一并参阅图55。
所述半导体器件的制备方法还包括如下步骤。
步骤IV，对应所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160分别形成第一漏极171、第二漏极172、第一源极173及两个第一栅极174，及对应所述第二掺杂区510的两端分别形成第四电极520及第五电极530。
优选地，在所述步骤IV之前，所述半导体器件的制备方法还包括如下步骤。
步骤S136d，在所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160，以及所述第二掺杂区510上形成绝缘隔离层219，覆盖在所述第一漏区110、所述第二漏区120、所述第一源区130及所述第一栅区160上的绝缘隔离层219定义为第一隔离层180，覆盖在所述第二掺杂区510上的绝缘隔离层219定义为第四隔离层540。
步骤S137d，在所述第一隔离层180上开设第一贯孔181、第二贯孔182、第三贯孔183、第四贯孔184及第五贯孔185，所述第四贯孔184及所述第五贯孔185分别设置于所述第三贯孔183的两侧，所述第一漏极171通过所述第一贯孔181以连接所述第一漏区110，所述第二漏极172通过所述第二贯孔182以连接所述第二漏区120，所述第一源极173通过所述第三贯孔183以连接所述第一源区130，所述两个第一栅极174分别通过所述第四贯孔184及所述第五贯孔185连接所述第一栅区160。
步骤S138d，在所述第四隔离层540上开设第十二贯孔541及第十三贯孔542，所述第四电极520通过所述第十二贯孔541连接所述第二掺杂区510的一端，所述第五电极530通过所述第十三贯孔542连接所述第二掺杂区510的另一端。所述步骤S136d～步骤S138d请参阅图56。
相较于现有技术，本发明的半导体器件的制备方法中隧穿场效应晶体管中和平面器件中材料相同的层在同道工序中形成，从而减小了所述半导体器件的制备工艺的复杂程度及实现成本。
可以理解地，随着在本发明中的半导体器件10中的所述第一区域20a内设置的器件以隧穿场效应晶体管为例进行介绍，可以理解地，在其他实施方式中，所述半导体器件10中的所述第一区域20a中的器件也可以为漏区设置在底部的其他器件。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (47)

  1. 一种半导体器件，其特征在于，所述半导体器件包括隧穿场效应晶体管及平面器件，所述隧穿场效应晶体管包括第一衬底和第一电气元件，所述第一电气元件形成于所述第一衬底的一侧，所述平面器件包括第二衬底及第二电气元件，所述第二衬底与所述第一衬底为一体式结构并形成一个总衬底，所述第二电气元件形成于所述第二衬底的一侧，且所述第二电气元件与所述第一电气元件设置于所述总衬底的同一侧，其中，所述平面器件包括金属氧化物半导体晶体管、电容、电阻中的任意一种。
  2. 如权利要求1所述的半导体器件，其特征在于，所述第一衬底包括相对设置的第一表面及第二表面，所述第二衬底包括相对设置的第三表面及第四表面，所述第一衬底与所述第二衬底接触，且所述第三表面与所述第一表面平齐，所述第四表面与所述第三表面平齐。
  3. 如权利要求2所述的半导体器件，其特征在于，所述第一电气元件包括第一浅沟道隔离区及第二浅沟道隔离区，所述第一浅沟道隔离区及所述第二浅沟道隔离区自所述第一表面嵌入所述第一衬底，且所述第一浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区与所述第一浅沟道隔离区相对且间隔部分第一衬底。
  4. 如权利要求3所述的半导体器件，其特征在于，所述第一电气元件还包括第一漏区、第二漏区、第一源区、第一绝缘层、第一栅电介质层及第一栅区，所述第一漏区及所述第二漏区自所述第一表面嵌入所述第一衬底内部，且所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第一源区凸出设置于所述第一表面，且所述第一源区位于所述第一漏区和所述第二漏区之 间；所述第一绝缘层凸出设置于所述第一表面；所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层的高度小于所述第一源区的高度；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；所述第一栅区围绕所述第一栅电介质层设置。
  5. 如权利要求4所述的半导体器件，其特征在于，所述第一栅电介质层包括第一栅电介质部及第二栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面。
  6. 如权利要求5所述的半导体器件，其特征在于，所述第一栅区包括第一部分及第二部分，所述第一部分层叠设置在所述第一栅电介质部上，所述第二部分的一端与所述第一部分的一端相连且所述第二部分贴合所述第二栅电介质部的表面。
  7. 如权利要求6所述的半导体器件，其特征在于，所述第一栅电介质层还包括第三栅电介质部，所述第三栅电介质部连接所述第二栅电介质部远离所述第一栅电介质部的一端，且所述第三栅电介质部覆盖所述第一源区远离所述衬底的一端，所述第一栅区还包括第三部分，所述第三部分连接所述第二部分远离所述第一部分的一端，且所述第三部分覆盖在所述第三栅电介质部上。
  8. 如权利要求6所述的半导体器件，其特征在于，所述第一电气元件还包括第一漏极、第二漏极、第一源极及两个第一栅极，所述第一漏极、所述第二漏极、所述第一源极及两个所述第一栅极分别对应连接所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区的第二部分，且两个第一栅极分别设置于所述第一源极两侧。
  9. 如权利要求7所述的半导体器件，其特征在于，所述第一电气元件还包括第一漏极、第二漏极、第一源极及三个第一栅极，所述第一漏极、所述第二漏极、所述第一源极及三个第一栅极分别对应连接所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区设置，其中两个第一栅极连接第二部分且分别设置于所述第一源极两侧，另外一个第一栅极连接所述第三部分。
  10. 如权利要求1至9任意一项所述的半导体器件，其特征在于，所述第二电气元件包括第三浅沟道隔离区及第四浅沟道隔离区；所述第三浅沟道隔离区及所述第四浅沟道隔离区自所述第三表面嵌入所述第二衬底内，且所述第三浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区与所述第三浅沟道隔离区相对设置且间隔部分第二衬底。
  11. 如权利要求10所述的半导体器件，其特征在于，当所述平面器件为金属氧化物半导体晶体管时，所述第二电气元件包括第二源区、第三漏区、第二栅电介质层及第二栅区，所述第二源区及所述第三漏区自所述第三表面嵌入所述第二衬底内部，且所述第二源区的一端与所述第三表面平齐，所述第三漏区的一端与所述第三表面平齐，所述第二源区与所述第三漏区相对且通过部分第二衬底间隔设置在所述第三浅沟道隔离区及所述第四浅沟道隔离区之间，所述第二源区与所述第三浅沟道隔离区接触，所述第三漏区与所述第四浅沟道隔离区接触，第二栅电介质层凸出设置于所述第三表面，且所述第二栅电介质层设置于所述第二源区及所述第三漏区之间，所述第二栅区层叠设置于所述第二栅电介质层上，且所述第二栅区与所述第二栅电介质层接触。
  12. 如权利要求11所述的半导体器件，其特征在于，所述第二电气元件还包括第二源极、第三漏极及第二栅极，所述第二源极、所述第三漏极及所述第二栅极分别对应连接所述第二源区、所述第三漏区及所述第二栅区。
  13. 如权利要求12所述的半导体器件，其特征在于，所述第二电气元件还包括第二隔离层，所述第二隔离层与所述第一隔离层位于同一层，所述第二隔离层覆盖所述第二源区、所述第三漏区及所述第二栅区，所述第二隔离层上设置有第七贯孔、第八贯孔及第九贯孔，所述第七贯孔对应所述第二源区设置，所述第二源极通过所述第七贯孔连接所述第二源区，所述第八贯孔对应所述第三漏区设置，所述第三漏极通过所述第八贯孔连接所述第三漏区，所述第九贯孔对应所述第二栅区设置，所述第二栅极通过所述第九贯孔连接所述第二栅区。
  14. 如权利要求11所述的半导体器件，其特征在于，所述第一漏区、所述第二漏区、所述第二源区及所述第三漏区为第一类型离子重掺杂区域，所述第一源区为第二类型离子重掺杂区域，其中，所述第一类型离子重掺杂区域为N型离子重掺杂区域，所述第二类型离子重掺杂区域为P型离子重掺杂区域；或者所述第一类型离子重掺杂区域为P型离子重掺杂区域，所述第二类型离子重掺杂区域为N型离子重掺杂区域。
  15. 如权利要求10任意一项所述的半导体器件，其特征在于，当所述平面器件为电容时，所述第二电气元件包括第一掺杂区、第二绝缘层、第三栅电介质层及第三栅区，所述第一掺杂区自所述第三表面嵌入所述第二衬底内部，所述第一掺杂区的一端与所述第三表面平齐，所述第一掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第一掺杂区的一端与所述第三浅沟道隔离区接触，所述第一掺杂区的另一端与所述第四浅沟道隔离区接触，所述第二绝缘层设置于所述第一掺杂区的中部且所述第二绝缘层未覆盖所述第一掺杂区的两端，所述第三栅电介质层层叠设置于所述第二绝缘层上，所述第三栅区层叠设置于所述第三栅电介质层上。
  16. 如权利要求15所述的半导体器件，其特征在于，所述第二电气元件还包括第一电极、第二电极及第三电极，所述第一电极及所述第二电极分别对应连接所述第一掺杂区的两端，所述第三电极连接所述第三栅区。
  17. 如权利要求10所述的半导体器件，其特征在于，当所述平面器件为电阻时，所述第二电气元件包括第二掺杂区，所述第二掺杂区自所述第三表面嵌入所述第三表面嵌入所述第二衬底内部，所述第二掺杂区的一端与所述第三表面平齐，所述第二掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第二掺杂区的一端与所述第三浅沟道隔离区接触，所述第二掺杂区的另一端与所述第四浅沟道隔离区接触。
  18. 如权利要求17所述的半导体器件，其特征在于，第二电气元件还包括第四电极及第五电极，所述第四电极及所述第五电极分别对应连接所述第二掺杂区的两端。
  19. 一种半导体器件的制备方法，其特征在于，所述半导体器件的制备方法包括：
    S110，提供一总衬底，所述总衬底包括相邻的第一衬底及第二衬底，所述第一衬底包括相对设置的第一表面及第二表面，所述第二衬底包括相对设置的第三表面及第四表面，所述第三表面与所述第一表面平齐，所述第四表面与所述第二表面平齐；
    S120，在所述第一衬底的一侧形成第一电气元件，在所述第二衬底的一侧形成第二电气元件，所述第二电气元件与所述第一电气元件设置于所述总衬底的同一侧，所述第一衬底及所述第一电气元件构成隧穿场效应晶体管，所述第二衬底及所述第二电气元件构成平面器件，其中，所述平面器件包括金属氧化物半导体晶体管、电容、电阻的任意一种。
  20. 如权利要求19所述的半导体器件的制备方法，其特征在于，所述步骤S120包括：
    步骤S130，自所述第一表面形成嵌入所述第一衬底内的第一浅沟道隔离区及所述第二浅沟道隔离区，自所述第三表面形成嵌入所述第二衬底内的第三 浅沟道隔离区及第四浅沟道隔离区，其中，所述第一浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区的一端与所述第一表面平齐，所述第二浅沟道隔离区与所述第一浅沟道隔离区相对设置且间隔部分第一衬底；所述第三浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区的一端与所述第三表面平齐，所述第四浅沟道隔离区与所述第三浅沟道隔离区相对设置且间隔部分第二衬底。
  21. 如权利要求20所述的半导体器件的制备方法，其特征在于，所述步骤S120在所述步骤S130之后还包括：
    步骤S131a，自所述第一表面形成嵌入所述第一表面内的第一漏区及第二漏区，在所述第二表面形成嵌入所述第二表面内的第二源区及第三漏区；其中，所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第二源区的一端与所述第三表面平齐，所述第三漏区的一端与所述第三表面平齐，所述第二源区与所述第三漏区相对且通过部分第二衬底间隔设置在所述第三浅沟道隔离区及所述第四浅沟道隔离区之间，所述第二源区与所述第三浅沟道隔离区接触，所述第三漏区与所述第四浅沟道隔离区接触；
    步骤S132a，形成第一源区，所述第一源区凸出设置于所述第一表面，且所述第一源区位于所述第一漏区和所述第二漏区之间；
    步骤S133a，形成第一绝缘层；所述第一绝缘层凸出设置于所述衬底表面，所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层的厚度小于所述第一源区的高度；
    步骤S134a，形成间隔设置的第一栅电介质层及第二栅电介质层；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；所述第二栅电介质层凸出设置于所述衬底的表面，且所述第二栅电介质层设置于所述第二源区及所述第三漏区之间；
    步骤S135a，形成第一栅区及第二栅区；所述第一栅区围绕所述第一栅电介质层设置；所述第二栅区设置于所述第二栅电介质层上，且所述第二栅区与所述第二栅电介质层接触。
  22. 如权利要求21所述的半导体器件的制备方法，其特征在于，所述步骤S131a包括：
    步骤S131a-I，在所述总衬底的同个表面依次层叠设置氧化层及第一硬掩膜层；
    步骤S131a-II，图案化所述氧化层及所述第一硬掩膜层，以保留第一氧化部及第一硬掩膜部，以及第二氧化部及第二硬掩膜部，所述第一氧化部与所述第一浅沟道隔离区以及所述第二浅沟道隔离区间隔设置，所述第一硬掩膜部层叠设置在所述第一氧化部上，所述第二氧化部与所述第三浅沟道隔离区以及所述第四浅沟道隔离区间隔设置，所述第二硬掩膜部层叠设置在所述第二氧化部上；
    步骤S131a-III，以所述第一氧化部与所述第一硬掩膜部以及所述第二氧化部2与所述第二硬掩膜部为掩膜对所述总衬底的表面进行第一类型离子重掺杂，形成间所述第一漏区、第二漏区、所述第二源区及所述第三漏区；
    步骤S131a-IV，剥离所述第一氧化部及所述第一硬掩膜部以及所述第二氧化部及所述第二硬掩膜部。
  23. 如权利要求20所述的半导体器件的制备方法，其特征在于，在所述步骤S132a及所述步骤S133a之间，所述半导体器件的制备方法还包括：
    对所述总衬底进行退火处理。
  24. 如权利要求22所述的半导体器件的制备方法，其特征在于，所述步骤S132a包括：
    步骤S132a-I，在所述总衬底的表面沉积第二类型离子重掺杂半导体层；
    步骤S132a-II，图案化所述第二类型离子重掺杂半导体层，以形成所述第一源区。
  25. 如权利要求24所述的半导体器件的制备方法，其特征在于，所述步骤S132a-II包括：
    步骤a1，在所述第二类型离子重掺杂半导体层上沉积第二硬掩膜层及光刻胶；
    步骤b1，图案化所述第二硬掩膜层及所述光刻胶，以保留对应所述第一源区和所述第二源区中部的第二硬掩膜层及光刻胶；
    步骤c1，以保留的第二硬掩膜层及光刻胶为掩膜对所述第二类型离子重掺杂半导体层进行蚀刻，以保留被所述第二硬掩膜层及所述光刻胶覆盖的第二类型离子重掺杂半导体层，以形成所述第一源区；
    步骤d1，剥离对应所述第一区域中部的光刻胶。
  26. 如权利要求25所述的半导体器件的制备方法，其特征在于，所述步骤S133a包括：
    步骤S133a-I，沉积一层绝缘层，所述绝缘层的厚度小于所述第一源区的高度；
    步骤S133a-II，图案化所述绝缘层，以保留分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间的绝缘层的部分，以形成所述第一绝缘层。
  27. 如权利要求26所述的半导体器件的制备方法，其特征在于，所述步骤S134a包括：
    步骤S134a-I，沉积整层栅电介质材料层；
    步骤S134a-II，图案化所述栅电介质材料层，以保留贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层，以及保留设置在所述第二源区及所述第三漏区之间且分别与所述第二源区及所述第三漏区接触的栅电介质材料层，贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层定义为第一栅电介质层，设置在所述第二源区及所述第三漏区之间的栅电介质材料层定义为第二栅 电介质层，所述第一栅电介质层包括第一栅电介质部及第二栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面。
  28. 如权利要求27所述的半导体器件的制备方法，其特征在于，所述步骤S135a包括：
    步骤S135a-I，沉积整层的栅极材料层；
    步骤S135a-II，图案化所述栅极材料层，以保留围绕所述第一栅电介质层以及设置在所述第二栅电介质层上的栅极材料层，设置在所述第一栅电介质层上的栅极材料层定义为第一栅区，设置在所述第二栅电介质层上的栅极材料层定义为第二栅区，所述栅区包括第一部分及第二部分，所述第一部分层叠设置在所述第一栅电介质层上，所述第二部分的一端与所述第一部分的一端相连且所述第二部分贴合所述第二栅电介质部的表面。
  29. 如权利要求28所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：
    步骤I，对应所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区、所述第二源区、所述第三漏区及所述第二栅区分别形成第一漏极、第二漏极、第一源极、两个第一栅极、第二源极、第三漏极及第二栅极，所述第一漏极、所述第二漏极、所述第一源极、所述两个第一栅极、所述第二源极、所述第三漏极及所述第二栅极分别与所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区的第二部分、所述第二源区、所述第三漏区及所述第二栅区电连接。
  30. 如权利要求25所述的半导体器件的制备方法，其特征在于，所述步骤S120在所述步骤S130还包括：
    步骤a2，在所述第二类型离子重掺杂半导体层上沉积第二硬掩膜层及光刻胶；
    步骤b2，图案化所述第二硬掩膜层及所述光刻胶，以保留对应所述第一源区和所述第二源区中部的第二硬掩膜层及光刻胶；
    步骤c2，以保留的第二硬掩膜层及光刻胶为掩膜对所述第二类型离子重掺杂半导体层进行蚀刻，以保留被所述第二硬掩膜层及所述光刻胶覆盖的第二类型离子重掺杂半导体层，以形成所述第一源区；
    步骤d2，剥离对应所述第一区域中部的第二硬掩膜层及光刻胶。
  31. 如权利要求30所述的半导体器件的制备方法，其特征在于，所述步骤S134a及所述步骤S135a包括：
    步骤S134a-I’，沉积整层栅电介质材料层；
    步骤S134a-II’，整层的栅电介质材料层上沉积栅极材料层；
    步骤S134a-III’，图案化所述栅电介质材料层及所述栅极材料层，以移除覆盖在所述第一漏区、所述第二漏区、所述第二源区及所述第三漏区上的栅电介质材料层及栅极材料层，剩余的栅电介质材料层为第一栅电介质层，其中，所述第一栅电介质层包括第一栅电介质部、第二栅电介质部及第三栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面，所述第三电介质部连接所述第二栅电介质部远离所述第一栅电介质部的一端，且所述第三电介质部覆盖所述第一源区远离所述衬底的一端；所述第一栅区包括第一部分、第二部分及第三部分，其中，所述第一部分层叠设置在所述第一栅电介质层上，所述第二部分的一端与所述第一部分的一端相连且所述第二部分贴合所述第二栅电介质部的表面，所述第三部分连接所述第二部分远离所述第一部分的一端，且所述第三部分覆盖在所述第三栅电介质部上。
  32. 如权利要求31所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：
    步骤II，对应所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区、所述第二源区、所述第三漏区及所述第二栅区分别形成第一漏极、第二漏极、第一源极、三个第一栅极、第二源极、第三漏极及第二栅极，所述第一漏 极、所述第二漏极、所述第一源极、所述第二源极、所述第三漏极及所述第二栅极分别与所述第一漏区、所述第二漏区、所述第一源区、所述第二源区、所述第三漏区及所述第二栅区电连接，其中两个第一栅极连接第二部分且分别设置于所述第一源极的两侧，另外一个第一栅极连接所述第三部分。
  33. 如权利要求32所述的半导体器件的制备方法，其特征在于，在所述步骤II之前，所述半导体器件的制备方法还包括：
    步骤S136b，在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区，以及所述第二源区、所述第三漏区及所述第二栅区上形成绝缘隔离层，覆盖在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区上的绝缘隔离层定义为第一隔离层，覆盖在所述第二源区、所述第三漏区及所述第二栅区上的绝缘隔离层定义为第二隔离层；
    步骤S137b，在所述第一隔离层上开设第一贯孔、第二贯孔、第三贯孔、第四贯孔、第五贯孔及第六贯孔，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第一源极通过所述第三贯孔以连接所述第一源区，其中两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区的第二部分，另外一个第一栅极通过所述第六贯孔连接所述第一栅区的第三部分；
    步骤S138b，在所述第二隔离层上开设第七贯孔、第八贯孔及第九贯孔，所述第二源极通过所述第七贯孔连接所述第二源区，所述第三漏极通过所述第八贯孔连接所述第三漏区，所述第二栅极通过所述第九贯孔连接所述第二栅区。
  34. 如权利要求21所述的半导体器件的制备方法，其特征在于，所述第一漏区、所述第二漏区、所述第二源区及所述第三漏区为对所述衬底进行第一类型离子重掺杂得到的区域，所述第一源区为第二类型离子重掺杂区域，其中，所述第一类型离子重掺杂为N型离子重掺杂，所述第二类型离子重掺杂为P 型离子重掺杂；或者所述第一类型离子重掺杂为P型离子重掺杂，所述第二类型离子重掺杂为N型离子重掺杂。
  35. 如权利要求20所述的半导体器件的制备方法，其特征在于，所述步骤S120在所述步骤S130之后包括：
    步骤S131c，自所述第一表面形成嵌入所述第一表面内的第一漏区及第二漏区，在所述第二表面形成嵌入所述第二表面内的第一掺杂区；其中，所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第一掺杂区的一端与所述第三表面平齐，所述第一掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第一掺杂区的一端与所述第三浅沟道隔离区接触，所述第一掺杂区的另一端与所述第四浅沟道隔离区接触；
    步骤S132c，形成第一源区；所述第一源区凸出设置于所述第一衬底的表面，且所述第一源区位于所述第一漏区和所述第二漏区之间；
    步骤S133c，形成第一绝缘层及第二绝缘层；所述第一绝缘层凸出设置于所述衬底表面，所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层的厚度小于所述第一源区的高度；
    步骤S134c，形成间隔设置的第一栅电介质层及第三栅电介质层；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；所述第三栅电介质层层叠设置于所述第二绝缘层上；所述第二绝缘层设置于所述第一掺杂区的中部且所述第二绝缘层的未覆盖所述第一掺杂区域的两端，所述第二绝缘层与所述第一绝缘层位于同一层；
    步骤S135c，形成第一栅区及第三栅区；所述第一栅区围绕所述第一栅电介质层设置；所述第三栅区层叠设置于所述第三栅电介质层上。
  36. 如权利要求34所述的半导体器件的制备方法，其特征在于，所述步骤 S131c包括：
    步骤S131c-I，在所述衬底的同个表面依次形成层叠设置的氧化层及第三硬掩膜层；
    步骤S131c-II，图案化所述氧化层及所述第三硬掩膜层，以移除位于所述第一区域的两端以及所述第二区域的氧化层及第三硬掩膜层；
    步骤S131c-III，以图案化后的氧化层及第三硬掩膜层为掩膜对所述衬底的表面进行第一类型离子重掺杂，以在所述第一区域内形成间隔设置的所述第一漏区及所述第二漏区，在第二区域内形成所述第一掺杂区；
    步骤S131c-IV，剥离剩余的氧化层及第三硬掩膜层。
  37. 如权利要求35所述的半导体器件的制备方法，其特征在于，在所述步骤S131c与所述步骤S132c之间，所述半导体器件的制备方法还包括：
    对所述总衬底进行退火处理。
  38. 如权利要求37任意一项所述的半导体器件的制备方法，其特征在于，所述步骤S132c包括：
    步骤S132c-I，沉积第二类型离子重掺杂半导体层；
    步骤S132c-II，图案化所述第二类型离子重掺杂半导体层，以形成所述第一源区。
  39. 如权利要求38所述的半导体器件的制备方法，其特征在于，所述步骤S132c-II包括：
    步骤a3，在所述第二类型离子重掺杂半导体层上沉积第四硬掩膜层及光刻胶；
    步骤b3，图案化所述第四硬掩膜层及所述光刻胶，以保留对应所述第一源区及所述第二源区中部的第四硬掩膜层及光刻胶；
    步骤c3，以保留的第四硬掩膜层及光刻胶为掩膜对所述第二类型离子重掺杂半导体层进行蚀刻，以保留被所述第四硬掩膜层及所述光刻胶覆盖的第二类型离子重掺杂半导体层，以形成所述第一源区；
    步骤d3，剥离对应所述第一区域中部的光刻胶。
  40. 如权利要求39所述的半导体器件的制备方法，其特征在于，所述步骤S133c包括：
    步骤S133c-I，沉积一层绝缘层，所述绝缘层的厚度小于所述第一源区的高度；
    步骤S133c-II，图案化所述绝缘层，以保留围绕所述第一源区的绝缘层的部分以及设置在所述第一掺杂区中部的绝缘层的部分，其中，围绕所述第一源区的绝缘层的部分为所述第一绝缘层，设置在所述第一掺杂区中部的绝缘层的部分为第二绝缘层。
  41. 如权利要求39任意一项所述的半导体器件的制备方法，其特征在于，所述步骤S134c包括：
    步骤S134c-I，沉积整层栅电介质材料层；
    步骤S134c-II，图案化所述栅电介质材料层，以保留贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层，以及保留设置在所述第二绝缘层上的栅电介质材料层，贴合在所述第一绝缘层及所述第一源区表面，且对称设置在所述第一源区两侧的栅电介质材料层定义为第一栅电介质层，设置在所述第二绝缘层上的栅电介质材料层定义为第三栅电介质层，所述第一栅电介质层包括第一栅电介质部及第二栅电介质部，所述第一栅电介质部层叠设置在所述第一绝缘层上，所述第二栅电介质部的一端与所述第一栅电介质部相连且所述第二栅电介质部贴合所述第一源区的表面。
  42. 如权利要求41所述的半导体器件的制备方法，其特征在于，所述步骤S135c包括：
    步骤S135c-I，沉积整层的栅极材料层；
    步骤S135c-II，图案化所述栅极材料层，以保留围绕第一栅电介质层以及设置在所述第三栅电介质层上的栅极材料层，设置在所述第一栅电介质层上的栅极材料层定义为第一栅区，设置在所述第三栅电介质层上的栅极材料层定义 为第三栅区，所述第一栅区包括第一部分及第二部分，所述第一部分层叠设置在所述第一栅电介质层上，所述第二部分的一端与所述第一部分d一端相连且所述第二部分贴合所述第二栅电介质部的表面。
  43. 如权利要求35所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：
    步骤III，对应所述第一漏区、所述第二漏区、所述第一源区及第一栅区分别形成第一漏极、第二漏极、第一源极及第一栅极，及对应所述第一掺杂区的一端形成第一电极，对应所述第一掺杂区的另一端形成第二电极，对应所述第三栅区形成第三电极。
  44. 如权利要求42所述的半导体器件的制备方法，其特征在于，在所述步骤III之前，所述半导体器件的制备方法还包括：
    步骤S136c，在所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区及所述第三栅区上形成绝缘隔离层，覆盖在所述第一漏区、所述第二漏区、所述第一源区、所述第一栅区的绝缘隔离层定义为第一隔离层，覆盖在所述第三栅区上的绝缘隔离层定义为第三隔离层；
    步骤S137c，在所述第一隔离层上开设第一贯孔、第二贯孔、第三贯孔、第四贯孔及第五贯孔，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，所述第一贯孔对应所述第一漏区设置，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二贯孔对应所述第二漏区设置，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第三贯孔对应所述第一源区设置,所述第一源极通过所述第三贯孔以连接所述第一源区，所述第四贯孔及所述第五贯孔分别对应所述第一栅区的第二部分设置，所述两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区；
    步骤S138c，在所述第三隔离层上开设第十贯孔、第十一贯孔及第十二贯孔，所述第一电极通过所述第十贯孔连接所述第一掺杂区的一端，所述第二电极通过所述第十一贯孔连接所述第一掺杂区的另一端，所述第三电极通过所述第十二贯孔连接所述第三栅区。
  45. 如权利要求20所述的半导体器件的制备方法，其特征在于，所述步骤S120在所述步骤S130之后还包括：
    步骤S131d，自所述第一表面形成嵌入所述第一表面内的第一漏区及第二漏区，在所述第二表面形成嵌入所述第二表面内的第二掺杂区；其中，所述第一漏区的一端与所述第一表面平齐，所述第二漏区的一端与所述第一表面平齐，所述第一漏区与所述第二漏区相对且通过部分第一衬底间隔设置在所述第一浅沟道隔离区及所述第二浅沟道隔离区之间，所述第一漏区与所述第一浅沟道隔离区接触，所述第二漏区与所述第二浅沟道隔离区接触；所述第二掺杂区的一端与所述第三表面平齐，所述第二掺杂区设置在所述第三浅沟道隔离区和所述第四浅沟道隔离区之间，所述第二掺杂区的一端与所述第三浅沟道隔离区接触，所述第二掺杂区的另一端与所述第四浅沟道隔离区接触；
    步骤S132d，形成第一源区；所述第一源区凸出设置于所述第一衬底的表面，且所述第一源区位于所述第一漏区和所述第二漏区之间；
    步骤S133d，形成第一绝缘层；所述第一绝缘层凸出设置于所述第一衬底表面，所述第一绝缘层对称设置于所述第一源区的两侧，分别连接于所述第一漏区和所述第一源区之间以及所述第二漏区和所述第一源区之间，且所述第一绝缘层的厚度小于所述第一源区的高度；
    步骤S134d，形成第一栅电介质层；所述第一栅电介质层对称设置在所述第一源区两侧且贴合所述第一源区与所述第一绝缘层的表面；
    步骤S135d，形成第一栅区，所述第一栅区围绕所述第一栅电介质层设置。
  46. 如权利要求45所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：
    步骤IV，对应所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区分别形成第一漏极、第二漏极、第一源极及两个第一栅极，及对应所述第二掺杂区的两端分别形成第四电极及第五电极。
  47. 如权利要求46所述的半导体器件的制备方法，其特征在于，在所述步 骤IV之前所述半导体器件的制备方法还包括：
    步骤S136d，在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区，以及所述第二掺杂区上形成绝缘隔离层，覆盖在所述第一漏区、所述第二漏区、所述第一源区及所述第一栅区上的绝缘隔离层定义为第一隔离层，覆盖在所述第二掺杂区上的绝缘隔离层定义为第四隔离层；
    步骤S137d，在所述第一隔离层上开设第一贯孔、第二贯孔、第三贯孔、第四贯孔及第五贯孔，所述第四贯孔及所述第五贯孔分别设置于所述第三贯孔的两侧，所述第一漏极通过所述第一贯孔以连接所述第一漏区，所述第二漏极通过所述第二贯孔以连接所述第二漏区，所述第一源极通过所述第三贯孔以连接所述第一源区，所述两个第一栅极分别通过所述第四贯孔及所述第五贯孔连接所述第一栅区；
    步骤S138d，在所述第四隔离层上开设第十二贯孔及第十三贯孔，所述第四电极通过所述第十二贯孔连接所述第二掺杂区的一端，所述第五电极通过所述第十三贯孔连接所述第二掺杂区的另一端。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110678986A (zh) * 2017-05-17 2020-01-10 国际商业机器公司 垂直晶体管自对准触点工艺形成的嵌入式底部金属触点

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10516039B2 (en) 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101771050A (zh) * 2009-12-24 2010-07-07 复旦大学 一种互补隧穿晶体管结构及其制备方法
CN101777557A (zh) * 2009-12-30 2010-07-14 复旦大学 半导体电路结构及其制造方法
CN101819975A (zh) * 2010-04-28 2010-09-01 复旦大学 垂直沟道双栅隧穿晶体管及其制备方法
CN102185003A (zh) * 2011-04-15 2011-09-14 复旦大学 一种由隧穿场效应晶体管组成的光探测器及其制造方法
US20140252455A1 (en) * 2013-03-10 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure And Method For Static Random Access Memory Device Of Vertical Tunneling Field Effect Transistor
US20140252442A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Structure for Vertical Tunneling Field Effect Transistor and Planar Devices
US20150294984A1 (en) * 2014-04-11 2015-10-15 International Business Machines Corporation High voltage metal oxide semiconductor field effect transistor integrated into extremely thin semiconductor on insulator process
CN105092072A (zh) * 2014-05-23 2015-11-25 英飞凌科技股份有限公司 远程温度感测

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8754470B1 (en) 2013-01-18 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101771050A (zh) * 2009-12-24 2010-07-07 复旦大学 一种互补隧穿晶体管结构及其制备方法
CN101777557A (zh) * 2009-12-30 2010-07-14 复旦大学 半导体电路结构及其制造方法
CN101819975A (zh) * 2010-04-28 2010-09-01 复旦大学 垂直沟道双栅隧穿晶体管及其制备方法
CN102185003A (zh) * 2011-04-15 2011-09-14 复旦大学 一种由隧穿场效应晶体管组成的光探测器及其制造方法
US20140252455A1 (en) * 2013-03-10 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure And Method For Static Random Access Memory Device Of Vertical Tunneling Field Effect Transistor
US20140252442A1 (en) * 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Structure for Vertical Tunneling Field Effect Transistor and Planar Devices
US20150294984A1 (en) * 2014-04-11 2015-10-15 International Business Machines Corporation High voltage metal oxide semiconductor field effect transistor integrated into extremely thin semiconductor on insulator process
CN105092072A (zh) * 2014-05-23 2015-11-25 英飞凌科技股份有限公司 远程温度感测

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110678986A (zh) * 2017-05-17 2020-01-10 国际商业机器公司 垂直晶体管自对准触点工艺形成的嵌入式底部金属触点

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