JP5334934B2 - 導電表面チャネル伸長部分とゲート制御チャネル側壁を有する薄体ｍｏｓｆｅｔ - Google Patents

導電表面チャネル伸長部分とゲート制御チャネル側壁を有する薄体ｍｏｓｆｅｔ Download PDF

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Description

本発明は、金属酸化膜半導体電界効果トランジスタ（MOSFET）に関するものであって、特に、InGaAs、InAs、又はInAsSb等のIII-V族半導体からなるチャネル層を有するMOSFET(以下、“III-V族MOSFET”、或いは“薄体MOSFET”と称する)に関するものである。
一般に、先行技術のIII-V 族MOSFETが、GaAs基板上に製造される時、インジウムモル分率（mole fraction）が低い(< 30%)InGaAsチャネルを使用し、InP基板上に製造される時、インジウムモル分率が高い(50-100%相当)InGaAsチャネルを使用する。In含量がより高いチャネル層を有するIII-V族MOSFETは又、シリコン基板上の将来のCMOSアプリケーションに対しても関心がある。
高いInモル分率のチャネルを有する先行技術のMOSFETは、既知のイオン注入（ion implantation）により、ソース・ドレイン伸長部分を形成して、寄生抵抗（parasitic resistance）を低下させ、例えば、Y. Xuan等による“High-Performance Inversion-Type Enhancement-Mode InGaAs MOSFET with Maximum Drain Current Exceeding 1 A/mm,” Electron Device letters, Vol. 29, No. 4, p. 294 (2008)中に記載されている。０．５μｍの装置に対して、結果として生じる有効寄生直列のソース/ドレイン抵抗(Rsd)は約２０００ Ω μm で、サブスレッショルド係数(subthreshold swing)(S)は、２００ mV/decである。従来技術は、更に、無ドープ（注入）のIII-V MOSFETを開示し、チャネルと反対の極性で、ゲート酸化物の表面に形成された電荷層を使用し、これにより、ソース/ドレイン伸長部分で、寄生抵抗を減少させ、 R. J. W. Hill等による“1 μm gate length, In0.75Ga0.25As channel, thin body n-MOSFET on InP substrate with trans- conductance of 73 μS/μm,” Electronics Letter, Vol. 44, No. 7, pp. 498-500 (2008)、及び、米国特許公開番号No. 2008/0102607で示されている。この場合、１μｍの装置に対して、Rsdは、約５３０ Ω μm で、サブスレッショルド係数は１１００mV/decである。先行技術は、更に、ソースコンタクトからドレインコンタクトに伸長する単一の酸化層の使用を開示し、同時に、ゲート下方とソース/ドレイン伸長部分に、導電表面チャネルを誘導し、N. Li 等による“Properties of InAs metal-oxide- semiconductor structures with atomic-layer-deposited Al2O3 Dielectric,” Applied Physics Letters, Vol. 92, 143507 (2008) で示されている。５μｍの装置に対して、５２５００ Ω μm のRsd と４００ mV/dec のサブスレッショルド係数の振れが計測される。計測された相互コンダクタンス（transconductance）(gm) は非常に小さく、２．３ μS/μmである。
半導体国際技術ロードマップ（International Technology Roadmap for Semi- conductors）は、２２ｎｍ、及び、それ以下の世代のCMOS装置に対して、Rsd ≦ １５５Ω μm, S < １００ mV/dec、及びgm=３０００-４０００ μS/μm が必要であることを示す。しかし、全ての先行技術テクノロジーは、これらの要件を満たすことは出来ない。
本発明は、金属酸化膜半導体電界効果トランジスタMOSFETを提供し、上述の問題を改善することを目的とする。
一実施例は、半導体基板と、半導体基板の上面に配置されたチャネル層と、ゲート電極とチャネル層間に介在するゲート誘電層と、チャネル層上に配置され、ゲート電極とオーミックコンタクト間に介在する誘電伸長層とを備えたMOSFETにおいて、ゲート誘電層は第一材料からなり、第一材料は、チャネル層の上面に対して低欠陥の界面を形成し、誘電伸長層は、第一材料と異なる第二材料からなり、第二材料は、チャネル層に対する導電表面チャネルを形成し、チャネル層は、InGaAs、InAs、及びInAsSbのうちの一つからなる。
オン状態で、低寄生オン抵抗 (Rsd) と高相互コンダクタンス (gm)を有し、オフ状態で、低サブスレッショルド係数(subthreshold swing)(S)を有するIII-V 族MOSFETを提供することができる。
各種先行技術のIII-V族MOSFETの図である。 各種先行技術のIII-V族MOSFETの図である。 各種先行技術のIII-V族MOSFETの図である。 一実施例による導電表面チャネル伸長部分とゲート制御チャネル側壁を有するIII-V族MOSFETのゲートに垂直な断面図である。 図２のMOSFETのゲート下方、且つこれに平行な断面図である。 図２のMOSFETの平面図である。
実施例は、オン状態で、低寄生オン抵抗（low parasitic on-resistance ）(Rsd)と高相互コンダクタンス（high transconductance ）(gm)を有し、オフ状態で、低サブスレッショルド係数(S)を有するIII-V 族MOSFETを提供する。一実施例は、III-V族 MOSFETを含み、ソース/ドレイン伸長部分だけで誘導される導電表面チャネルによる低オン抵抗、ゲート領域での低界面欠陥のゲート酸化物の使用による高相互コンダクタンス、及び、装置がオフ時の空乏チャネル側壁による低サブスレッショルド係数を同時に有する。
図１Ａ〜図１Ｃは、様々な先行技術のIII-V族MOSFETの図を例示する。図１Ａは、第一先行技術によるIII-V族MOSFET１００の断面図を例示し、III-V族MOSFET１００は、ワイドバンドギャップの半導体基板層１０１を備え、その上にチャネル層１０２を配置すると共に、その上の一部にオーミックコンタクト１０４が配置されるイオン注入伸長部分１０３を有する。チャネル層１０２は、例えば、InGaAs、InAs、又は、InAsSbなどの複数のIII−V族半導体のうちの一個からなる。
ゲート酸化層１０６は、オーミックコンタクト１０４間に伸長し、且つ、ゲート電極１０８とゲート側壁１１０がゲート酸化層１０６上方に配置される。MOSFET１００は、更に、分離領域１１２を有する。化合物半導体中のドナーインプラント（donor implant）の活性化能率は低く、一般に、数パーセントのオーダーであり、且つ、活性ドナー濃度は、おおよそ5x1018 cm-3に制限される。例えば、２５００ cm2/Vsの移動度の１０ｎｍチャネル層に対して、シート抵抗は５００Ω/sqに達し、高すぎるRsdになる。
図１Ｂは、第二従来技術によるIII-V族MOSFET１２０の断面図を例示し、III-V族MOSFET１２０は、その上にチャネル層１２４を配置するワイドバンドギャップの半導体基板層１２２を備える。チャネル層１２４は、例えば、InGaAs、InAs、又は、InAsSb等の複数のIII−V族半導体のうちの一個からなる。
MOSFET１２０は、単一のゲート酸化層１２６を有し、ソースとドレインオーミックコンタクト１２８間に伸長する。ゲート電極１３０とゲート側壁１３２がゲート酸化層１２６の上方に配置される。MOSFET１２０は、更に、分離領域１３３を有する。高いInモル分率のInGaAs、特に、InAsチャネル層は、その表面が酸化されるか、或いは、別な方法で高レベルの欠陥に対して終端される時、導電表面チャネル１３４になる。ゲート電極１３０とオーミックコンタクト１２８間に位置する伸長部分１３６では、潜在的に低抵抗を達成することができるが、ゲート酸化層１２６とチャネル層１２４の間の界面１３８での高欠陥のせいで、ゲート電極１３０下方の電荷制御は実質的に不可能になり、非常に小さい相互コンダクタンスになる。
図１Ａと図１Ｂは、その中に描かれるMOSFETのそれぞれのゲート電極に垂直な断面図を描く。図１Ｃは、ゲート電極１３０の下方、且つ、これに平行のMOSFET１２０の断面図を例示する。図１Ｃに示されるように、分離領域１３３とチャネル層１２４の側壁の間に、高欠陥の界面１３８を形成し、チャネル層１２４の側壁に、導電表面チャネル１３４を作成する。導電表面チャネル１３４は空乏にできない導電層であり、MOSFET１２０のオフ状態時に、高いサブスレッショルド係数と高ソース・ドレイン電流漏れ(high source-to-drain leakage current)を生じる。
図２は、本発明の実施例によるIII-V族MOSFET２００のゲートに垂直な断面図を描く。図２に示されるように、MOSFET２００は、上にチャネル層２０４を配置するワイドバンドギャップの半導体基板層２０２を含む。チャネル層２０４は、例えば、InGaAs、InAs、又は、InAsSbなどの複数のIII−V族半導体のうちの一個からなる。
MOSFET２００は、ゲート誘電体(dielectric)２０６と、ソースとドレインオーミックコンタクト２０８間に伸長する伸長誘電体２０７を含む。ゲート電極２１０は、ゲート誘電体２０６上方に配置され、且つ、ゲート側壁２１２が伸長誘電体２０７上方に配置される。MOSFET２００は、更に、分離領域２１３を有する。前述のように、ゲート誘電体２０６は、チャネル層２０４に対して低欠陥の界面を提供する適した酸化物、或いは他の絶縁材料を含み、ゲート電極２１０下方に、有効な電荷制御領域をもたらし、参照符号２１４で示される。詳細には、領域２１４はゲート制御され、且つ、装置２００のオフ状態にて、電荷キャリアは効果的に空乏にすることができる。
伸長誘電体２０７は、ゲート電極２１０に隣接配置され、且つ、これに自己整合（self-aligned）され、表面導電チャネル２１６を誘導し、伸長抵抗（extension resistance）を最小にすることができる。伸長誘電体２０７は、チャネル層２０４に対して高欠陥の界面を作成する適した酸化物か、或いは、他の絶縁材料からなり、これにより、半導体表面、或いは、これの近傍に、電荷蓄積層（charge accumulation layer）を作成する。伸長誘電体２０７は、チャネル層２０４の表面の酸化により、比較的容易に製造することができる。
図３は、ゲート電極２１０の下方、且つ、これに平行のMOSFET２００の断面図を例示する。チャネル層２０４の側壁３００がゲート誘電体２０６に対して低欠陥の界面を形成するので、側壁３００での効果的な電荷制御を可能にする。その結果、側壁３００を含む領域は、上述の領域２１４と類似して、ゲート制御され、且つ、装置２００のオフ状態で、効果的に、電荷キャリアを空乏にすることができる。
図４は、MOSFET２００の上面図であり、ゲート電極２１０、及び、ソース・ドレインオーミックコンタクト２０８に相対する分離領域２１３の配置を示す。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
100 MOSFET
101 基板層
102 チャネル層
103 イオン注入伸長部分
104 オーミックコンタクト
106 ゲート酸化層
108 ゲート電極
110 ゲート側壁
112 分離領域
120 MOSFET
122 基板層
124 チャネル層
126 ゲート酸化層
128 ソースとドレインオーミックコンタクト
130 ゲート電極
132 ゲート側壁
133 分離領域
134 導電表面チャネル
136 伸長部分
138 界面
200 MOSFET
202 基板層
204 チャネル層
206 ゲート誘電層
207 伸長誘電体
208 ソースとドレインオーミックコンタクト
210 ゲート電極
212 ゲート側壁
213 分離領域
214 領域
216 導電表面チャネル
300 側壁

Claims (10)

  1. 半導体基板と、
    前記半導体基板の上面に配置されたチャネル層と、
    ゲート電極と前記チャネル層間に介在するゲート誘電層と、
    前記チャネル層上に配置され、前記ゲート電極とオーミックコンタクト間に介在する誘電伸長層とを備えたMOSFETにおいて、
    前記ゲート誘電層は第一材料からなり、前記第一材料は、前記チャネル層の上面に対して低欠陥の界面を形成し、
    前記誘電伸長層は、前記第一材料と異なる第二材料からなり、前記第二材料は、前記チャネル層に対する導電表面チャネルを形成し、前記チャネル層は、InGaAs、InAs、及びInAsSbのうちの一つからなることを特徴とするMOSFET。
  2. 前記基板は、ワイドバンドギャップ半導体材料からなることを特徴とする請求項１に記載のMOSFET。
  3. 前記ゲート誘電層は、酸化物からなることを特徴とする請求項１に記載のMOSFET。
  4. 更に、前記半導体基板の辺縁に沿って、分離領域を備えることを特徴とする請求項１に記載のMOSFET。
  5. 半導体基板と、
    前記半導体基板の上面に配置され、InGaAs、InAs、及び、InAsSbのうちの一つからなるチャネル層と、
    ゲート電極と前記チャネル層間に介在されるゲート誘電層と、
    前記チャネル層上に配置され、前記ゲート電極とオーミックコンタクト間に介在する誘電伸長層とを備えた薄体MOSFETにおいて、
    前記ゲート誘電層は第一材料からなり、前記第一材料は、前記チャネルの上面と前後面に沿って、前記チャネル層に対する低欠陥の界面を形成し、
    前記誘電伸長部分は、前記第一材料と異なる第二材料からなり、前記第二材料は、前記チャネル層に対する導電表面チャネルを形成することを特徴とする薄体MOSFET。
  6. 前記誘電伸長部分は、前記半導体基板表面を酸化することにより製造されることを特徴とする請求項５に記載の薄体MOSFET。
  7. 前記ゲート誘電層は、酸化物からなることを特徴とする請求項５に記載の薄体MOSFET。
  8. 更に、前記半導体基板の辺縁に沿って配置された分離領域を備えることを特徴とする請求項５に記載の薄体MOSFET。
  9. ソースとドレインオーミックコンタクト間に配置されたゲート電極を備えた薄体MOSFETの製造方法であって、本方法は、
    半導体基板の上面に、チャネル層を提供するステップと、
    前記ゲート電極と前記チャネル層間に、ゲート誘電層を提供するステップと、
    前記チャネル層上に配置され、前記ゲート電極と前記オーミックコンタクト間に介在する誘電伸長層を提供するステップとを備え、
    前記ゲート誘電体層は第一材料からなり、前記第一材料は、前記チャネル層に対する低欠陥の界面を形成し、
    前記誘電伸長層は、前記第一材料と異なる第二材料からなり、前記第二材料は前記チャネル層に対する導電表面チャネルを形成し、前記チャネル層は、InGaAs、InAs、及びInAsSbのうちの一つからなることを特徴とする薄体MOSFETの製造方法。
  10. 前記誘電伸長層は、前記チャネル層の表面を酸化することにより製造されることを特徴とする請求項９に記載の薄体MOSFETの製造方法。
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