KR101145991B1 - 전도 표면 채널 확장부 및 게이트-제어 채널 측면 벽을 포함하는 박막 모스펫 - Google Patents
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Abstract
전도 표면 채널 확장부 및 게이트 제어 채널 측면 벽을 구비하는 박막 MOSFET이 개시된다. MOSFET의 일 실시 예는 반도체 기판; 기판의 상부 표면 상에 배치된 채널 층; 게이트 전극 및 채널 층 사이에 배치된 게이트 유전체 층; 및 채널 층의 상부 상에 배치되며 게이트 전극 및 오믹 접촉부(Ohmic contact) 사이에 위치하는 유전체 확장 층;을 포함한다. 게이트 전극 층은 제 1 물질을 포함하며, 제 1 물질은 채널 층과 낮은 결함의 계면을 형성한다. 반대로 유전체 확장 층은 제 1 물질과 상이한 제 2 물질을 포함하며, 제 2 물질은 채널 층과 함께 전도 표면 채널을 형성한다.
Description
본 발명은 InGaAs, InAs, 또는 InAsSb와 같은 III-V 그룹 반도체를 포함하는 채널 층을 가지는 MOSFET(metal-oxide-semiconductor field-effect transitor)(이하에서는 "III-V MOSFETs" 또는 "박막 MOSFETs"으로 명명한다)에 관한 것이다.
종래의 III-V MOSFETs는 일반적으로, GaAs 기판 상에 제조되는 경우에는 낮은 인듐 몰분율(Indium mole fraction)(<30%)을 가지는 InGaAs 채널을 이용하고, InP 기판 상에 제조되는 경우 높은 인듐 몰분율(～50-100%)을 가지는 InGaAs 채널을 이용한다. 높은 In 함량의 채널 층을 포함하는 III-V MOSFETs는 장래 실리콘 기판 상의 CMOS 어플리케이션(application)과 관련하여 각광받고 있다.
Electron Device letters, Vol.29, No.4, p.294(2008)에 등재된 Y.Xuan 등이 저술한 "High-Performance Inversion-Type Enhancement-Mode InGaAs MOSFET with Maximum Drain Current Exceeding 1 A/mm."에 기술된 바와 같이, 높은 In 몰분율 채널을 가지는 종래의 MOSFETs는, 소스 및 드레인 확장부(source and drain extensions)를 형성하며 기생저항(parasitic resistance)을 감소시키기 위하여, 기존의 이온 주입법을 사용한다. 이에 의한 유효 기생 시리즈 소스/드레인 저항(Rsd)는 약 2000Ωμm이며, 문턱 전압 이하 기울기(subthreshold swing, S)는 0.5μm 장치에 대하여 200 mV/dec이다.
Electronics Letter, Vol. 44, No. 7, pp. 498-500 (2008)에 등재된 R.J.W. Hill 등이 저술한 "1μm gate length, In0 .75Ga0 .25As channel, thin body n-MOSFET on InP substrate with transconductance of 73μS/μm." 및 미국 특허 공개 No.2008/0102607에 기술된 바와 같이, 종래 기술은 소스/드레인 확장부 내의 기생 저항을 감소시킬 수 있도록, 채널과 반대 극성을 가지며 게이트(gate) 옥사이드(oxide) 표면 상에 형성된 전하 층을 구비하는, 임플란트 없는 III-V MOSFET에 대하여도 개시한다. 이러한 경우, Rsd는 약 530Ωμm이며, 문턱 전압 이하에서의 기울기는 1μm 장치에 대하여 1100 mV/dec이다.
Applied Physics Letters, Vol. 92, 143507 (2008)에 등재된 N. Li 등이 저술한 "Properties of InAs metal-oxide-semiconductor structures with atomic-layer-deposited Al2O3 Dielectric"에 기술된 바와 같이, 종래 기술은 소스 접촉부(contact)로부터 드레인 접촉부로 확장된 단일 옥사이드 층을 사용함으로써, 게이트 아래 및 소스/드레인 확장부 내에서 동시에 전도 면 채널을 유도(induce)하는 구성에 대하여서도 개시한다. 5μm 장치에 대하여, Rsd는 52500Ωμm, 문턱 전압 이하에서의 기울기는 400 mV/dec으로 측정되었다. 측정된 상호콘덕턴스(gm)은 2.3μS/μm로 미량이었다.
반도체 국제 기술 로드맵은 22nm 이하의 CMOS 제너레이션(generation)에 대하여 Rsd≤155Ωμm, S<100mV/dec, gm=3000 내지 4000μS/μm일 조건을 요구한다. 종래 기술들은 상기 조건을 만족시킬 수 없다.
본 발명의 일 실시 예에 따른 MOSFET은 반도체 기판; 상기 기판의 상부 면 상에 배치된 채널 층; 게이트 전극 및 상기 채널 층 사이에 배치된 게이트 유전 층; 및 상기 채널 층 상부 상에 배치되며, 상기 게이트 전극 및 오믹 접촉부(ohmic contacts) 사이에 위치하는 유전체 확장 층을 포함한다. 상기 게이트 유전 층은 제 1 물질을 포함하며, 상기 제 1 물질은 채널 층과 낮은 결함의 계면을 형성한다. 이와는 반대로, 상기 유전체 확장 층은 상기 제 1 물질과 상이한 제 2 물질을 포함하며, 상기 제 2 물질은 상기 채널 층과 전도 표면 채널을 형성한다.
도 1a 내지 1c는 III-V MOSFETs의 다양한 종래 기술에 관한 개념도이다.
도 2는 본 발명의 일 실시 예에 따른 전도 표면 채널 확장부 및 게이트-제어 채널 측면 벽을 포함하는 III-V MOSFET의 게이트에 수직하는 단면도이다.
도 3은 도 2의 MOSFET의 게이트와 평행한 하부 단면도이다.
도 4는 도 2의 MOSFET의 평면도이다.
도 2는 본 발명의 일 실시 예에 따른 전도 표면 채널 확장부 및 게이트-제어 채널 측면 벽을 포함하는 III-V MOSFET의 게이트에 수직하는 단면도이다.
도 3은 도 2의 MOSFET의 게이트와 평행한 하부 단면도이다.
도 4는 도 2의 MOSFET의 평면도이다.
이하에서는 본 발명에 대하여 첨부된 도면과 함께 더욱 상세하게 설명하도록 한다. 본 발명과 관계된 산업 계에서 표준 구현에 따라서, 다양한 특징들은 스케일에 맞게 도시되지 않았다. 사실, 다양한 특징들의 차원은 본 발명을 더욱 명확하게 표현하기 위하여 임의적으로 증가되거나 축소될 수 있다.
여기에서 기술되는 실시 예는 온-상태(on-state)에서 낮은 기생 on-저항(Rsd) 및 높은 상호컨덕턴스(gm)를 가지는 III-V MOSFET을 제공하며, 오프-상태(off-state)에서, 낮은 문턱 전압 이하 기울기(S)를 제공한다.
본 발명의 일 실시 예는 소스/드레인 확장부 내에서만 유도된 전도 표면 채널에 의한 낮은 on-저항, 게이트 영역 내의 낮은 계면 결함의 게이트 옥사이드의 사용에 의한 높은 상호컨덕턴스 및 장치의 오프-상태 내에서의 열화(deplete)된 채널 측면 벽에 의한 낮은 문턱 전압 이하 기울기를 동시에 가지는 III-V MOSFET을 포함한다.
도 1a 내지 1c는 III-V MOSFET의 다양한 종래 기술을 설명하는 개념도이다.
도 1a는 종래의 제 1 III-V MOSFET(100)의 단면도로, 제 1 III-V MOSFET(100)은 채널 층(102)이 상부에 배치되고, 오믹 접촉부(104)가 일부분에 배치된 이온 주입 확장부(103)를 가지는 와이드 밴드갭 반도체 기판층(101)을 포함한다. 채널 층(102)은 예를 들어 InGaAs, InAs, 또는 InAsSb와 같은 복수 개의 III-V 그룹 반도체 중 하나를 포함한다.
게이트 옥사이드 층(106)은 오믹 접촉부(104) 및 게이트 전극(108) 사이에서 확장되며, 게이트 측면 벽(110)은 게이트 옥사이드 층의 최상부에 배치된다. MOSFET(100)은 아이솔레이션(isolation) 영역(112)를 더 포함한다. 화합물 반도체 내의 도너(doner) 주입 활성 효율은 수 %에 불과할 정도로 낮으며, 활성 도너 농도는 약 5 × 1018 cm-3에 제한된다. 예를 들어, 2500cm2/Vs 이동도(mobility)의 10nm 채널 층에 대하여 시트저항(sheet resistivity)은 500Ω/sq로 높으며, 극히 높은 Rsd를 야기한다.
도 1b는 종래의 제 2 MOSFET(120)의 단면도이며, 제 2 MOSFET(120)은 채널 층(124)이 상부에 배치된 와이드 밴드갭 반도체 기판 층(122)을 포함한다. 채널 층(124)은 예를 들어 InGaAs, InAs, 또는 InAsSb와 같은 복수 개의 III-V 그룹 반도체 중 하나를 포함한다.
MOSFET(120)은 소스 및 드레인 오믹 접촉부(128) 사이에서 확장되는 단일 게이트 옥사이드 층(126)을 포함한다. 게이트 전극(130) 및 게이트 측면 벽(132)은 게이트 옥사이드 층(126)의 최상부에 존재한다. MOSFET(120)은 아이솔레이션 영역(133)을 더 포함한다. 높은 In 몰분율의 InGaAs 및 특히 InAs 채널 층은, 그것의 표면이 산화되거나 또는 높은 결함 수준으로 종결된 경우, 전도 면 채널(134)을 야기한다. 비록 낮은 저항은 게이트 전극(130) 및 오믹 접촉부(128) 사이에 위치하는 확장부(136) 내에서 잠재적으로 획득될 수 있으나, 게이트 전극(130) 하의 전하 제어는 게이트 옥사이드 층(126) 및 채널 층(124) 사이의 계면(138)에서의 높은 결함이 극히 작은 상호컨덕턴스를 야기하기 때문에 사실상 불가능하다.
도 1a 및 1b는 도시된 MOSFET의 게이트 전극에 대하여 수직한 단면도이다. 도 1c는 게이트 전극(130)에 평행한 하부 MOSFET(120)의 단면도이다.
도 1c에 나타난 바와 같이, 채널 층(124)의 측면 벽 및 아이솔레이션 영역(133) 사이에 높은 결함 계면(138)이 형성되어 채널 층 측면 벽 상에 전도 면 채널(134)이 생성된다. 층(134)은 열화될 수 없는 전도 층이며, 오프-상태의 MOSFET에서 높은 문턱 전압 이하 기울기 및 높은 소스-투-드레인(source-to-drain) 누설 전류를 야기한다.
도 2는 본 발명의 일 실시 예에 따른 III-V MOSFET(200)의 게이트에 수직한 단면도이다. 도 2에 도시된 바와 같이, MOSFET(200)은 상부에 채널 층(204)이 배치된 와이드 밴드갭 반도체 기판(202)을 포함한다. 채널 층(204)은 예를 들어 InGaAs, InAs, 또는 InAsSb와 같은 복수 개의 III-V 그룹 반도체 중 하나를 포함한다.
MOSFET(200)은 게이트 유전체(206) 및 소스 및 드레인 오믹 접촉부(208) 사이에서 확장된 확장 유전체(207)를 포함한다. 게이트 전극(210)은 게이트 유전체(206)의 최상부에 배치되며, 게이트 측면 벽(212)은 확장 유전체(207)의 최상부에 배치된다. MOSFET(200)은 아이솔레이션 영역(213)을 더 포함한다. 상술한 바와 같이, 게이트 유전체(206)는 채널 층(204)과 낮은 결함의 계면을 제공하는 적절한 옥사이드 또는 여타의 절연 물질을 포함하고, 게이트 전극(210)에 의한 효율적으로 전하가 제어되는 영역이 되며, 이는 도면 식별 부호 214로 표시되어 있다. 구체적으로, 영역(214)은 게이트-제어되며, 오프-상태의 장치(200) 내에서 전하 캐리어(charge carrier)가 효율적으로 고갈될 수 있게 한다.
확장 유전체(207)는 확장 저항을 최소화하는 표면 전도 채널(216)을 유도(induce)하기 위하여 게이트 전극(210) 근린에 배치되며 게이트 전극(210)과 자체 정렬된다.
확장 유전체(207)는 채널 층(204)과 높은 결함 계면을 생성하여, 반도체 표면 부근 또는 그 내부에 전하 축적(accumulation) 층을 생성하는 적절한 옥사이드 또는 기타 절연 물질을 포함한다.
확장 유전체(207)는, 예를 들어 채널 층(204)의 표면의 산화에 의하여 상대적으로 용이하게 제조될 수 있다.
도 3은 게이트 전극(210)과 평행한 하부의 MOSFET(200)의 단면도이다.
채널 층(204)의 측면 벽(300)은 게이트 유전체(206)와 낮은 결함의 계면을 형성하여, 측면 벽(300)에서의 효율적인 전하 제어를 가능하게 한다. 결과적으로 영역(214)과 유사하게, 측면 벽(300)을 포함하는 영역은 게이트 제어되며 오프-상태의 장치(200) 내에서 전하 캐리어가 효율적으로 고갈될 수 있도록 한다.
도 4는 게이트 전극(210) 및 드레인 오믹 접촉부(208)에 대한 아이솔레이션 영역(213)의 배치를 나타내는 MOSFET(300)의 평면도이다.
이상에서는 본 발명의 다양한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
예를 들어, 상술한 방법들의 다양한 단계는 다른 순서로 실행되거나, 또는 순차적으로 실행되거나, 결합되거나 더 구분되거나, 다른 단계로 대체될 수 있으며 또는 전체적으로 제거될 수도 있다.
더불어, 본원에서 설명되거나 도시된 다양한 기능은 조합되어 부가적/대체적인 기능을 제공할 수 있다. 그러므로, 청구항은 더욱 넓은 방식으로 해석되어야하며, 본 발명과 일관될 것이다.
Claims (13)
- MOSFET(metal-oxide-semiconductor field-effect transitor)에 있어서,
반도체 기판;
상기 기판의 상부 표면 상에 배치된 채널 층;
게이트 전극과 상기 채널 층 사이에 개재되는 게이트 유전체 층; 및
상기 채널 층의 상부에 배치되며 상기 게이트 전극과 오믹 접촉부(Ohmic contact)들 사이에 개재되는 유전체 확장 층들;을 포함하며,
상기 게이트 유전체 층은 상기 채널 층의 상부 표면과 낮은 결함의 계면(interface)을 형성하는 제 1 물질을 포함하고,
상기 유전체 확장 층들은 상기 제 1 물질과 상이한 제 2 물질을 포함하며, 상기 제 2 물질은 상기 채널 층과 함께 전도 표면 채널을 형성하는 것인 MOSFET. - 제 1 항에 있어서,
상기 채널 층은 InGaAs, InAs 및 InAsSb 중 하나를 포함하는 것인 MOSFET. - 제 1 항에 있어서,
상기 기판은 와이드 밴드갭 반도체 물질을 포함하는 것인 MOSFET. - 제 1 항에 있어서,
상기 게이트 유전체는 옥사이드(oxide)를 포함하는 것인 MOSFET. - 제 1 항에 있어서,
상기 반도체 기판의 에지(edge)를 따라 배치된 아이솔레이션(isolation) 영역을 더 포함하는 MOSFET. - 박막(thin body) MOSFET에 있어서,
반도체 기판;
III-V 족 반도체를 포함하며, 상기 기판의 상부 표면 상에 배치된 채널 층;
게이트 전극과 상기 채널 층 사이에 개재되며, 상기 채널 층의 전면 및 후면을 따라 배치되는 게이트 유전체 층; 및
상기 채널 층의 상부 상에 배치되며, 상기 게이트 전극과 오믹 접촉부 사이에 개재되는 유전체 확장 층들;을 포함하고,
상기 게이트 유전체 층은 상기 채널 층의 상부 표면과 전면 및 후면을 따라 상기 채널 층과 낮은 결함의 계면을 형성하는 제 1 물질을 포함하며,
상기 유전체 확장 층들은 상기 제 1 물질과 상이한 제 2 물질을 포함하며, 상기 제 2 물질은 상기 채널 층과 함께 전도 표면 채널을 형성하는 것인 박막 MOSFET. - 제 6 항에 있어서,
상기 채널 층은 InGaAs, InAs 및 InAsSb 중 하나를 포함하는 것인 박막 MOSFET. - 제 6 항에 있어서,
상기 유전체 확장 층들은 상기 반도체 기판의 표면을 산화시킴으로써 제조되는 것인 박막 MOSFET. - 제 6 항에 있어서,
상기 게이트 유전체는 옥사이드를 포함하는 것인 박막 MOSFET. - 제 6 항에 있어서,
상기 반도체 기판의 에지를 따라 배치된 아이솔레이션 영역을 더 포함하는 박막 MOSFET. - 소스(source) 오믹 접촉부와 드레인(drain) 오믹 접촉부 사이에 배치되는 게이트 전극을 포함하는 박막 MOSFET의 제조 방법에 있어서,
반도체 기판의 상부 표면 상에 채널 층을 마련하는 단계;
상기 게이트 전극과 상기 채널 층 사이에 게이트 유전체 층을 마련하는 단계; 및
상기 채널 층의 상부 상에 배치되며, 상기 게이트 전극과 상기 오믹 접촉부들 사이에 개재되는 유전체 확장 층들을 마련하는 단계;를 포함하며,
상기 게이트 유전체 층은 상기 채널 층과 낮은 결함의 계면을 형성하는 제 1 물질을 포함하며,
상기 유전체 확장 층들은 상기 제 1 물질과 상이한 제 2 물질을 포함하며, 상기 제 2 물질은 상기 채널 층과 함께 전도 표면 채널을 형성하는 것인 박막 MOSFET의 제조 방법. - 제 11 항에 있어서,
상기 채널 층은 InGaAs, InAs 및 InAsSb 중 하나를 포함하는 것인 박막 MOSFET의 제조 방법. - 제 11 항에 있어서,
상기 유전체 확장 층들은 상기 반도체 기판의 표면을 산화시킴으로써 제조되는 것인 박막 MOSFET의 제조 방법.
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|---|---|---|---|---|
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| US20130299895A1 (en) | 2012-05-09 | 2013-11-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Iii-v compound semiconductor device having dopant layer and method of making the same |
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| CN105633169A (zh) * | 2016-03-04 | 2016-06-01 | 西安电子科技大学 | 基于InAs材料的铁电场效应晶体管及其制备方法 |
| CN106568548A (zh) * | 2016-10-27 | 2017-04-19 | 北京遥测技术研究所 | 基于soi‑mems技术的电容式绝压微压气压传感器 |
| WO2018182687A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Field effect transistor structures |
| US10468494B2 (en) * | 2018-02-09 | 2019-11-05 | United Microelectronics Corp. | High-voltage device and method for fabricating the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313270A (ja) * | 1991-04-10 | 1992-11-05 | Hitachi Cable Ltd | 金属絶縁物半導体電界効果トランジスタ |
| US7045404B2 (en) | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| KR20080078349A (ko) * | 2007-02-23 | 2008-08-27 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US20090026553A1 (en) | 2007-07-25 | 2009-01-29 | Krishna Kumar Bhuwalka | Tunnel Field-Effect Transistor with Narrow Band-Gap Channel and Strong Gate Coupling |
Family Cites Families (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1503411A (en) * | 1976-01-16 | 1978-03-08 | Nat Res Dev | Gaas mosfet |
| GB1536177A (en) * | 1976-12-07 | 1978-12-20 | Nat Res Dev | Anodising a compound semiconductor |
| US4291327A (en) * | 1978-08-28 | 1981-09-22 | Bell Telephone Laboratories, Incorporated | MOS Devices |
| US4312113A (en) * | 1978-10-23 | 1982-01-26 | Eaton Corporation | Method of making field-effect transistors with micron and submicron gate lengths |
| US4226667A (en) * | 1978-10-31 | 1980-10-07 | Bell Telephone Laboratories, Incorporated | Oxide masking of gallium arsenide |
| IT1171402B (it) * | 1981-07-20 | 1987-06-10 | Selenia Ind Eletroniche Associ | Transistor ad effeto di campo a barriera metallo-semiconduttorre conzona svuotata modificata |
| US4525239A (en) * | 1984-04-23 | 1985-06-25 | Hewlett-Packard Company | Extrinsic gettering of GaAs wafers for MESFETS and integrated circuits |
| JPS60239066A (ja) * | 1984-05-11 | 1985-11-27 | Hitachi Ltd | 半導体装置 |
| US5273937A (en) * | 1988-01-08 | 1993-12-28 | Kabushiki Kaisha Toshiba | Metal semiconductor device and method for producing the same |
| US5188978A (en) * | 1990-03-02 | 1993-02-23 | International Business Machines Corporation | Controlled silicon doping of III-V compounds by thermal oxidation of silicon capping layer |
| US5597768A (en) * | 1996-03-21 | 1997-01-28 | Motorola, Inc. | Method of forming a Ga2 O3 dielectric layer |
| US5920105A (en) * | 1996-09-19 | 1999-07-06 | Fujitsu Limited | Compound semiconductor field effect transistor having an amorphous gas gate insulation layer |
| JPH10150185A (ja) * | 1996-11-20 | 1998-06-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5902130A (en) * | 1997-07-17 | 1999-05-11 | Motorola, Inc. | Thermal processing of oxide-compound semiconductor structures |
| US5958519A (en) * | 1997-09-15 | 1999-09-28 | National Science Council | Method for forming oxide film on III-V substrate |
| US5945718A (en) * | 1998-02-12 | 1999-08-31 | Motorola Inc. | Self-aligned metal-oxide-compound semiconductor device and method of fabrication |
| US6200866B1 (en) * | 1998-02-23 | 2001-03-13 | Sharp Laboratories Of America, Inc. | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET |
| US6093947A (en) * | 1998-08-19 | 2000-07-25 | International Business Machines Corporation | Recessed-gate MOSFET with out-diffused source/drain extension |
| JP3449535B2 (ja) * | 1999-04-22 | 2003-09-22 | ソニー株式会社 | 半導体素子の製造方法 |
| US6960537B2 (en) * | 2001-10-02 | 2005-11-01 | Asm America, Inc. | Incorporation of nitrogen into high k dielectric film |
| US6756320B2 (en) * | 2002-01-18 | 2004-06-29 | Freescale Semiconductor, Inc. | Method of forming article comprising an oxide layer on a GaAs-based semiconductor structure |
| US7442654B2 (en) * | 2002-01-18 | 2008-10-28 | Freescale Semiconductor, Inc. | Method of forming an oxide layer on a compound semiconductor structure |
| JP4134575B2 (ja) * | 2002-02-28 | 2008-08-20 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US6713819B1 (en) * | 2002-04-08 | 2004-03-30 | Advanced Micro Devices, Inc. | SOI MOSFET having amorphized source drain and method of fabrication |
| US6989556B2 (en) * | 2002-06-06 | 2006-01-24 | Osemi, Inc. | Metal oxide compound semiconductor integrated transistor devices with a gate insulator structure |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US6891234B1 (en) * | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
| AU2003265691A1 (en) * | 2002-08-26 | 2004-03-11 | University Of Florida | GaN-TYPE ENHANCEMENT MOSFET USING HETERO STRUCTURE |
| US6770536B2 (en) * | 2002-10-03 | 2004-08-03 | Agere Systems Inc. | Process for semiconductor device fabrication in which a insulating layer is formed on a semiconductor substrate |
| US6963090B2 (en) * | 2003-01-09 | 2005-11-08 | Freescale Semiconductor, Inc. | Enhancement mode metal-oxide-semiconductor field effect transistor |
| JP4713078B2 (ja) * | 2003-12-15 | 2011-06-29 | シャープ株式会社 | 半導体装置の製造方法および半導体装置 |
| US7385247B2 (en) * | 2004-01-17 | 2008-06-10 | Samsung Electronics Co., Ltd. | At least penta-sided-channel type of FinFET transistor |
| KR100625175B1 (ko) * | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 채널층을 갖는 반도체 장치 및 이를 제조하는 방법 |
| KR100604870B1 (ko) * | 2004-06-16 | 2006-07-31 | 삼성전자주식회사 | 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법 |
| KR100541515B1 (ko) * | 2004-07-22 | 2006-01-11 | 삼성전자주식회사 | 수직 채널 패턴을 갖는 반도체 장치 및 이를 제조하는 방법 |
| JP4490336B2 (ja) * | 2005-06-13 | 2010-06-23 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US7429506B2 (en) * | 2005-09-27 | 2008-09-30 | Freescale Semiconductor, Inc. | Process of making a III-V compound semiconductor heterostructure MOSFET |
| US20080068868A1 (en) * | 2005-11-29 | 2008-03-20 | Advanced Analogic Technologies, Inc. | Power MESFET Rectifier |
| US20070131938A1 (en) * | 2005-11-29 | 2007-06-14 | Advanced Analogic Technologies, Inc. | Merged and Isolated Power MESFET Devices |
| US20070120153A1 (en) * | 2005-11-29 | 2007-05-31 | Advanced Analogic Technologies, Inc. | Rugged MESFET for Power Applications |
| US7564081B2 (en) * | 2005-11-30 | 2009-07-21 | International Business Machines Corporation | finFET structure with multiply stressed gate electrode |
| KR100653536B1 (ko) * | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | 반도체 소자의 핀 전계효과 트랜지스터 제조방법 |
| WO2007142894A2 (en) * | 2006-05-30 | 2007-12-13 | Purdue Research Foundation | Apparatus and method of forming a mosfet with atomic layer deposited gate dielectric |
| JP4271210B2 (ja) * | 2006-06-30 | 2009-06-03 | 株式会社東芝 | 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 |
| US7682912B2 (en) * | 2006-10-31 | 2010-03-23 | Freescale Semiconductor, Inc. | III-V compound semiconductor device with a surface layer in access regions having charge of polarity opposite to channel charge and method of making the same |
| US7943469B2 (en) * | 2006-11-28 | 2011-05-17 | Intel Corporation | Multi-component strain-inducing semiconductor regions |
| US7435636B1 (en) * | 2007-03-29 | 2008-10-14 | Micron Technology, Inc. | Fabrication of self-aligned gallium arsenide MOSFETs using damascene gate methods |
| JP2008277640A (ja) * | 2007-05-02 | 2008-11-13 | Toshiba Corp | 窒化物半導体素子 |
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Patent Citations (4)
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|---|---|---|---|---|
| JPH04313270A (ja) * | 1991-04-10 | 1992-11-05 | Hitachi Cable Ltd | 金属絶縁物半導体電界効果トランジスタ |
| US7045404B2 (en) | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| KR20080078349A (ko) * | 2007-02-23 | 2008-08-27 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US20090026553A1 (en) | 2007-07-25 | 2009-01-29 | Krishna Kumar Bhuwalka | Tunnel Field-Effect Transistor with Narrow Band-Gap Channel and Strong Gate Coupling |
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