JPS63124471A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS63124471A JPS63124471A JP27132186A JP27132186A JPS63124471A JP S63124471 A JPS63124471 A JP S63124471A JP 27132186 A JP27132186 A JP 27132186A JP 27132186 A JP27132186 A JP 27132186A JP S63124471 A JPS63124471 A JP S63124471A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関し、特にドレイン電
流の飽和性が良くかつ相互コンダクタンスの大きな電界
効果トランジスタに関する。
流の飽和性が良くかつ相互コンダクタンスの大きな電界
効果トランジスタに関する。
ＧａＡｓを代表とする化合物半導体は、Ｓｉに比べて大
きな電子移動度を有することに特長があり、超高速集積
回路に応用する研究開発が活発におこなわれている。こ
のＧａＡｓ集積回路を構成する能動素子としては、ショ
ットキーバリヤゲート型、又は接合ゲート型の電界効果
トランジスタ（以降ＦＥＴと称す）が用いられる。どち
らもゲート下の空乏層の厚さを制御することは同じで制
御する物理的原理が異なるだけであるため、ここではシ
ヨ・ン１〜キーバリヤゲート型のＦＥＴを中心に述べる
。
きな電子移動度を有することに特長があり、超高速集積
回路に応用する研究開発が活発におこなわれている。こ
のＧａＡｓ集積回路を構成する能動素子としては、ショ
ットキーバリヤゲート型、又は接合ゲート型の電界効果
トランジスタ（以降ＦＥＴと称す）が用いられる。どち
らもゲート下の空乏層の厚さを制御することは同じで制
御する物理的原理が異なるだけであるため、ここではシ
ヨ・ン１〜キーバリヤゲート型のＦＥＴを中心に述べる
。
集積回路用の従来のＦＥＴ構造としては、例えハｔ 子
通ｍ 学会技’ｋ ６Ｊｆ究報告Ｖｏ１．ｌ１４．４１
８５．ＢＤ８４−８５ページ１に提案されている。
通ｍ 学会技’ｋ ６Ｊｆ究報告Ｖｏ１．ｌ１４．４１
８５．ＢＤ８４−８５ページ１に提案されている。
このＦＥＴ構造は、第４図の従来の第１の例に示すよう
に、ＧａＡｓの半絶縁性基板１の表面にｎ形の不純物か
らなるチャネル領域３とその上のゲート４とを設け、こ
のゲート４の両側に接近しかつチャネル領域３で互いに
接続したｎ型高濃度のソ−ス及びドレインの不純物領域
６ａ及び６ｂを設け、この不純物領域６ａ及び６ｂ上に
オーム接触性のソース及びドレイン電極７ａ及び７ｂを
設け、更に、ソース及びドレインの不純物領域６ａ及び
６ｂ並びにチャネル領域３を囲むようにＰ型の不純物領
域５を設けている。
に、ＧａＡｓの半絶縁性基板１の表面にｎ形の不純物か
らなるチャネル領域３とその上のゲート４とを設け、こ
のゲート４の両側に接近しかつチャネル領域３で互いに
接続したｎ型高濃度のソ−ス及びドレインの不純物領域
６ａ及び６ｂを設け、この不純物領域６ａ及び６ｂ上に
オーム接触性のソース及びドレイン電極７ａ及び７ｂを
設け、更に、ソース及びドレインの不純物領域６ａ及び
６ｂ並びにチャネル領域３を囲むようにＰ型の不純物領
域５を設けている。
このようなＦＥＴの構造では、ゲート長を短かくして高
性能化したときに、高抵抗基板中への熱電子放出に伴う
二次元効果によって、ドレイン電流の飽和特性が悪いの
で、これをｐ形の不純物領域５を設けることにより、ｎ
ｐ接合を形成して高抵抗の半絶縁性基板中への熱電子放
出を防いでいる。
性能化したときに、高抵抗基板中への熱電子放出に伴う
二次元効果によって、ドレイン電流の飽和特性が悪いの
で、これをｐ形の不純物領域５を設けることにより、ｎ
ｐ接合を形成して高抵抗の半絶縁性基板中への熱電子放
出を防いでいる。
しかし、高濃度のソース及びトレインの不純物領域６ａ
及び６ｂに合せた高濃度の不純物領域５を設けると、ゲ
ート４直下のチャネル領域３に対してはこの不純物領域
５の濃度が高くなり、ｎｐ接合に伴うゲート容量が増加
する。
及び６ｂに合せた高濃度の不純物領域５を設けると、ゲ
ート４直下のチャネル領域３に対してはこの不純物領域
５の濃度が高くなり、ｎｐ接合に伴うゲート容量が増加
する。
そこで、これを防ぐために、本願出願者は、第５図に示
す従来の第２の例のような、チャネル領域３の直下には
反対導電型の不純物領域を設けずに、ソース及びドレイ
ンの不純物領域６ａ及び６ｂのみを囲むように不純物領
域５ａ及び５ｂを設けたＦＥＴの構造を、特開昭５９−
１４７４６４号公報に提案している。
す従来の第２の例のような、チャネル領域３の直下には
反対導電型の不純物領域を設けずに、ソース及びドレイ
ンの不純物領域６ａ及び６ｂのみを囲むように不純物領
域５ａ及び５ｂを設けたＦＥＴの構造を、特開昭５９−
１４７４６４号公報に提案している。
上述した従来の第１の例では、第４図に示すように、ソ
ース及びドレインの不純物領域６ａ及び６ｂ並びにチャ
ネル領域３を反対導電型の不純物領域５で囲んでいるの
で、トレイン電流の飽和特性を示すトレインコンダクタ
ンスは、改善されるが、ゲート容量が増大するという欠
点がある。
ース及びドレインの不純物領域６ａ及び６ｂ並びにチャ
ネル領域３を反対導電型の不純物領域５で囲んでいるの
で、トレイン電流の飽和特性を示すトレインコンダクタ
ンスは、改善されるが、ゲート容量が増大するという欠
点がある。
又、第２の例は、第５図に示すように、ソース及びドレ
インの不純物領域６ａ及び６ｂのみを反対導電型の不純
物領域５ａ及び５ｂで囲んでいるので、ゲート容量は低
減することができるが、トレインコンダクタンスの飽和
特性は十分に改善されないという欠点がある。
インの不純物領域６ａ及び６ｂのみを反対導電型の不純
物領域５ａ及び５ｂで囲んでいるので、ゲート容量は低
減することができるが、トレインコンダクタンスの飽和
特性は十分に改善されないという欠点がある。
本発明の目的は、ゲート容量をあまり増大させることな
く、ドレイン電流の飽和特性や相互コンダクタンスが良
好なＰＥＴを提供することにある。
く、ドレイン電流の飽和特性や相互コンダクタンスが良
好なＰＥＴを提供することにある。
本発明の電界効果トランジスタは、半絶縁性基板表面に
設けられた一導電型のチャネル領域と該チャネル領域上
に設けられたゲートと前記チャネル領域を通じて接続さ
れる一導電型のソース及びドレインの不純物領域とを備
えた電界効果トランジスタにおいて、前記ソース及びド
レインの不純物領域を囲む反対導電型高濃度の不純物領
域と前記チャネル領域の下の反対導電型低濃度の不純物
領域とを有して成る。
設けられた一導電型のチャネル領域と該チャネル領域上
に設けられたゲートと前記チャネル領域を通じて接続さ
れる一導電型のソース及びドレインの不純物領域とを備
えた電界効果トランジスタにおいて、前記ソース及びド
レインの不純物領域を囲む反対導電型高濃度の不純物領
域と前記チャネル領域の下の反対導電型低濃度の不純物
領域とを有して成る。
ＦＥＴのソース・ドレイン電極間に電圧を印加すると、
キャリヤはチャネル領域中を走行し、更にゲート電極に
電圧を印加するとチャネル領域中へ空乏層が拡がり、そ
して、空乏層が大きくなるに伴い、一部のキャリヤは高
抵抗の半絶縁性基板中を流れ始め、トレインコンダクタ
ンスを増大させる。従来の第１の例のようにチャネル領
域の下に比較的高濃度の不純物領域を設けると、キャリ
ヤの半絶縁性基板側への注入は抑えられ、トレインコン
ダクタンスが増大せず特性は改善されるが、しかし、ゲ
ート容量は増大する。そこで、本発明では、ゲート容量
の増大を抑え、かつトレインコンダクタンスを改善する
ために、チャネル領域の下の反対導電型の不純物領域を
低濃度に浅く設けている。
キャリヤはチャネル領域中を走行し、更にゲート電極に
電圧を印加するとチャネル領域中へ空乏層が拡がり、そ
して、空乏層が大きくなるに伴い、一部のキャリヤは高
抵抗の半絶縁性基板中を流れ始め、トレインコンダクタ
ンスを増大させる。従来の第１の例のようにチャネル領
域の下に比較的高濃度の不純物領域を設けると、キャリ
ヤの半絶縁性基板側への注入は抑えられ、トレインコン
ダクタンスが増大せず特性は改善されるが、しかし、ゲ
ート容量は増大する。そこで、本発明では、ゲート容量
の増大を抑え、かつトレインコンダクタンスを改善する
ために、チャネル領域の下の反対導電型の不純物領域を
低濃度に浅く設けている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
この実施例は、ＧａＡｓの半絶縁性基板１の表面に、キ
ャリヤ密度Ｎユ３ Ｘ １０ ”ＣＩａ−’、深さｄλ
０．０７μｍのｎ形のチャネル領域３を設け、この表面
上にゲート長０．５μｍのＷＳｉｘからなるゲート４を
設け、このゲート４の両側にキャリヤ密度Ｎ＝１、 Ｘ
１０１８ｃｍ−’、深さｄ＝０．２５μｍのｎ形高濃
度のソース及びドレインの不純物領域６ａ及び６ｂを設
け、この不純物領域６ａ及び６ｂをそれぞれ囲むように
キャリヤ密度ＮユＩ Ｘ ］、、 ０１７ｃｍ””、深
さｄ２０．５μｍのｐ形高濃度の不純物領域５ａ及び５
ｂを設け、チャネル領域３の下側にキャリヤ密度Ｎ二５
Ｘ １０１６ｃ＋ａ−３、深さｄ＝０．２０μｍのｐ
形低濃度の不純物領域２を設け、更に、ソース及びドレ
インの不純物領域６ａ及び６ｂの表面上にオーム接触性
金属からなるソース及びドレイン電極７ａ及び７ｂを設
けている。
ャリヤ密度Ｎユ３ Ｘ １０ ”ＣＩａ−’、深さｄλ
０．０７μｍのｎ形のチャネル領域３を設け、この表面
上にゲート長０．５μｍのＷＳｉｘからなるゲート４を
設け、このゲート４の両側にキャリヤ密度Ｎ＝１、 Ｘ
１０１８ｃｍ−’、深さｄ＝０．２５μｍのｎ形高濃
度のソース及びドレインの不純物領域６ａ及び６ｂを設
け、この不純物領域６ａ及び６ｂをそれぞれ囲むように
キャリヤ密度ＮユＩ Ｘ ］、、 ０１７ｃｍ””、深
さｄ２０．５μｍのｐ形高濃度の不純物領域５ａ及び５
ｂを設け、チャネル領域３の下側にキャリヤ密度Ｎ二５
Ｘ １０１６ｃ＋ａ−３、深さｄ＝０．２０μｍのｐ
形低濃度の不純物領域２を設け、更に、ソース及びドレ
インの不純物領域６ａ及び６ｂの表面上にオーム接触性
金属からなるソース及びドレイン電極７ａ及び７ｂを設
けている。
第２図は本発明の第２の実施例の断面図である。
この第２の実施例は、第１の実施例の構造に更に、中濃
度の不純物領域８ａ及び８ｂをゲート４に自己整合的に
設けている。
度の不純物領域８ａ及び８ｂをゲート４に自己整合的に
設けている。
次に、本発明のＦＥＴの製造方法の一実施例について説
明する。
明する。
第３図（ａ）〜（Ｃ）は本発明のＦＥＴの製造方法の一
実施例を説明するための工程順に示した半導体チップの
断面図である。
実施例を説明するための工程順に示した半導体チップの
断面図である。
この実施例は、先ず、第３図（ａ）に示すように、Ｇａ
Ａｓの半絶縁性基板１にホトレジスｌ−［をマスクに素
子形成領域にＢｅイオンを加速エネルギＥ、 ＝３０ｋ
ｅＶ 、注入ドーズ量Φ−２，０×１０ ”ｃｍ−２で
イオン注入して低濃度の不純物領域２を形成し、同じホ
トレジスト膜をマスクにＳｉイオンを加速エネルギーＥ
、−３０ｋｅＶ、注入ドーズ量Φ−３，ＯＸ １０ ”
ｃｍ−２でイオン注入して能動層３ａを形成する。
Ａｓの半絶縁性基板１にホトレジスｌ−［をマスクに素
子形成領域にＢｅイオンを加速エネルギＥ、 ＝３０ｋ
ｅＶ 、注入ドーズ量Φ−２，０×１０ ”ｃｍ−２で
イオン注入して低濃度の不純物領域２を形成し、同じホ
トレジスト膜をマスクにＳｉイオンを加速エネルギーＥ
、−３０ｋｅＶ、注入ドーズ量Φ−３，ＯＸ １０ ”
ｃｍ−２でイオン注入して能動層３ａを形成する。
次に、第２図（ｂ）に示すように、能動層３ａ上にグー
１−長０．５μｍ、厚さ０．５μｒｎのＩｓ ｉｘから
なるゲート４を形成し、５ｉ０２膜９からなる側壁を用
いてゲー１〜４から０，３μｍ離してＢｅイオンを加速
エネルギーＦ、、＝８０ｋｅＶ、注入ドーズ量Φ−１、
Ｑ Ｘ ］−Ｑ １２ｃｍ−”で、イオン注入してｐ形
高濃度不純物領域５ａ及び５ｂを形成し、Ｓｉイオンを
加速エネルギーＥ□−１００ｋｅＶ、注入ドーズ量Φ＝
３ Ｘ １０１３ｃｍ−”でイオン注入してｐ形高濃度
のソース及びドレインの不純物領域６ａ及び６ｂを形成
する。
１−長０．５μｍ、厚さ０．５μｒｎのＩｓ ｉｘから
なるゲート４を形成し、５ｉ０２膜９からなる側壁を用
いてゲー１〜４から０，３μｍ離してＢｅイオンを加速
エネルギーＦ、、＝８０ｋｅＶ、注入ドーズ量Φ−１、
Ｑ Ｘ ］−Ｑ １２ｃｍ−”で、イオン注入してｐ形
高濃度不純物領域５ａ及び５ｂを形成し、Ｓｉイオンを
加速エネルギーＥ□−１００ｋｅＶ、注入ドーズ量Φ＝
３ Ｘ １０１３ｃｍ−”でイオン注入してｐ形高濃度
のソース及びドレインの不純物領域６ａ及び６ｂを形成
する。
次に、第２図（ｃ）に示すように５ｉ０２膜１０を除去
しゲート４に接してＳｉイオンを加速エネルギーＥ、＝
３０ｋｅＶ、注入ドーズ量Φ＝５×１０１２ｃｍ−２で
イオン注入して中濃度の不純物領域８ａ及び８ｂを形成
し、８００℃、２０分のアニールをおこないイオン注入
した各不純物領域を活性化する。
しゲート４に接してＳｉイオンを加速エネルギーＥ、＝
３０ｋｅＶ、注入ドーズ量Φ＝５×１０１２ｃｍ−２で
イオン注入して中濃度の不純物領域８ａ及び８ｂを形成
し、８００℃、２０分のアニールをおこないイオン注入
した各不純物領域を活性化する。
最後に、ソース及びドレインの不純物領域６ａ及び６ｂ
上にそれぞれオーム接触性金属＾ｕＧｅＮｉからなるソ
ース及びドレイン電極７ａ及び７ｂを形成すれば、第２
図に示すＦＥＴができる。
上にそれぞれオーム接触性金属＾ｕＧｅＮｉからなるソ
ース及びドレイン電極７ａ及び７ｂを形成すれば、第２
図に示すＦＥＴができる。
なお、中濃度の不純物領域８ａ及び８ｂは、ゲート４か
ら露出した能動層３ａ表面に生ずる表面空乏層を少なく
して、電極間抵抗（ソース直列抵抗）を少なくするため
のものである。
ら露出した能動層３ａ表面に生ずる表面空乏層を少なく
して、電極間抵抗（ソース直列抵抗）を少なくするため
のものである。
次に、本発明の第２の実施例と従来の第１及び−９＝
第２の例とを比較する。
ここで比較するＦＥＴ特性値は、相互コンダクタンスｇ
ｍに関するに値（つｇｍ／δ（２■０川ドレイン電流の
飽和特性に関するγ値（−う■１／ ？ｊ Ｖ ｏ ）
及びグー１〜容量Ｃｏである。
ｍに関するに値（つｇｍ／δ（２■０川ドレイン電流の
飽和特性に関するγ値（−う■１／ ？ｊ Ｖ ｏ ）
及びグー１〜容量Ｃｏである。
また、ゲートのしきい電圧■。は０■付近になるように
チャネル領域３の注入ドーズ量を調整しである。
チャネル領域３の注入ドーズ量を調整しである。
得られた特性値は、本発明の第２の実施例ではに一＝−
３２０ｍ Ｓ ／ Ｖ Ｎｌ１１＋ ７二〇、００９
、 Ｃａ ユ０．５ｐ Ｆ ／ ｍ ｍ 、従来の第１
の例ではに二３１０ｍ５／Ｖｍｍ 、 ｙ＝ｏ、ｏ０８
、 Ｃａ ＝０．９ ｐ Ｆ ／ｍｍ、従来の第２の
例ではにユ２９０ｍ５／Ｖ、ｍ、γユ０、θ＋２ 、Ｃ
ｏ＝０．４ ｐＦ／＋ｎｍであった。チャネル領域の下
側に浅く低濃度の反対導電型の不純物領域１２を設ける
ことにより、ゲート容量Ｃ６をあまり増大させることな
く、Ｋ値、γ値が改善されていることが分かる。
３２０ｍ Ｓ ／ Ｖ Ｎｌ１１＋ ７二〇、００９
、 Ｃａ ユ０．５ｐ Ｆ ／ ｍ ｍ 、従来の第１
の例ではに二３１０ｍ５／Ｖｍｍ 、 ｙ＝ｏ、ｏ０８
、 Ｃａ ＝０．９ ｐ Ｆ ／ｍｍ、従来の第２の
例ではにユ２９０ｍ５／Ｖ、ｍ、γユ０、θ＋２ 、Ｃ
ｏ＝０．４ ｐＦ／＋ｎｍであった。チャネル領域の下
側に浅く低濃度の反対導電型の不純物領域１２を設ける
ことにより、ゲート容量Ｃ６をあまり増大させることな
く、Ｋ値、γ値が改善されていることが分かる。
ただし、特性比較を行なった従来の第２の例のサンプル
としては、不純物領域２の効果をより正−］ Ｏ− 確に比較しやすくするために、本発明の第２の実施例に
設けである中濃度の不純物領域８ａ及び８ｂを形成した
ものを用いた。
としては、不純物領域２の効果をより正−］ Ｏ− 確に比較しやすくするために、本発明の第２の実施例に
設けである中濃度の不純物領域８ａ及び８ｂを形成した
ものを用いた。
又、製造方法の実施例では、チャネル領域３及び低濃度
の不純物領域２をイオン注入で形成しているが、勿論、
分子線結晶成長法等信の方法によって形成してもよい。
の不純物領域２をイオン注入で形成しているが、勿論、
分子線結晶成長法等信の方法によって形成してもよい。
又、これまでの実施例では、ＧａＡｓを用いたショット
キーバリヤゲート型のＦＥＴについて述べたが、本発明
はその他絶縁ゲート型のＦＦ、Ｔ、例えば半絶縁性１ｎ
Ｐ結晶をチャネルとするエンハンスメント型のＦＥＴや
高抵抗ＧａＡｓをチャネルとし空乏化した＾ｌ！ Ｇａ
Ａｓを用いた絶縁性ゲートを有するＦＥＴ等に適用して
も有効である。
キーバリヤゲート型のＦＥＴについて述べたが、本発明
はその他絶縁ゲート型のＦＦ、Ｔ、例えば半絶縁性１ｎ
Ｐ結晶をチャネルとするエンハンスメント型のＦＥＴや
高抵抗ＧａＡｓをチャネルとし空乏化した＾ｌ！ Ｇａ
Ａｓを用いた絶縁性ゲートを有するＦＥＴ等に適用して
も有効である。
以上説明したように本発明のＦＥＴは、チャネル領域の
下側に浅い低濃度で反対導電型の不純物領域を設け、ソ
ース及びドレインの不純物領域を高濃度で反対導電型の
不純物領域で囲むことによって、トレイン電流の飽和特
性やゲート容量をあまり増加せずに、短いゲート長にお
ける相互コンダクタンスｇｍを向上した特性の良好なＦ
ＥＴを提供できるという効果がある。
下側に浅い低濃度で反対導電型の不純物領域を設け、ソ
ース及びドレインの不純物領域を高濃度で反対導電型の
不純物領域で囲むことによって、トレイン電流の飽和特
性やゲート容量をあまり増加せずに、短いゲート長にお
ける相互コンダクタンスｇｍを向上した特性の良好なＦ
ＥＴを提供できるという効果がある。
２の実施例の断面図、第３図（ａ）〜（ｃ）は本及び第
５図はそれぞれ従来のＦＥＴの第１及び第２の例の断面
図である。
５図はそれぞれ従来のＦＥＴの第１及び第２の例の断面
図である。
１・・・半絶縁性基板、２・・・不純物領域、３・・・
チャネル領域、４・・・ゲート、５．５ａ、５ｂ、６ａ
。
チャネル領域、４・・・ゲート、５．５ａ、５ｂ、６ａ
。
６ｂ・・・不純物領域、７ａ・・・ソース電極、７ｂ・
・・ドレイン電極、８ａ、８ｂ・・・不純物領域、９・
・・５ｉ０２膜。
・・ドレイン電極、８ａ、８ｂ・・・不純物領域、９・
・・５ｉ０２膜。
箭 １ 図
箔 ２ 図
箔３圏
Claims (1)
- 半絶縁性基板表面に設けられた一導電型のチャネル領
域と該チャネル領域上に設けられたゲートと前記チャネ
ル領域を通じて接続される一導電型のソース及びドレイ
ンの不純物領域とを備えた電界効果トランジスタにおい
て、前記ソース及びドレインの不純物領域を囲む反対導
電型高濃度の不純物領域と前記チャネル領域の下の反対
導電型低濃度の不純物領域とを有することを特徴とする
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27132186A JPS63124471A (ja) | 1986-11-13 | 1986-11-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27132186A JPS63124471A (ja) | 1986-11-13 | 1986-11-13 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124471A true JPS63124471A (ja) | 1988-05-27 |
Family
ID=17498424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27132186A Pending JPS63124471A (ja) | 1986-11-13 | 1986-11-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
-
1986
- 1986-11-13 JP JP27132186A patent/JPS63124471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
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