KR100802270B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 폴리층을 P/N 접합 폴리층으로 형성하고 외부에서 가해진 바이어스의 종류 및 P/N 접합 폴리층의 농도를 조절하여 트랜지스터의 On/Off 및 Vt 특성을 향상시키며, P/N 접합 폴리층의 이온주입 양을 조절하여 전기적으로 취약한 소스/드레인 영역의 E-field 를 감소시켜 수평전계의 영향으로 이동한 전자/홀이 게이트 산화막에 트랩되는 것을 방지하여 소자의 특성을 향상시키는 기술을 나타낸다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법의 순방향/역방향 바이어스의 효과를 도시한 도면.
도 4a 및 도 4b는 본 발명에 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 폴리층을 P/N 접합 폴리층으로 형성하고 외부에서 가해진 바이어스의 종류 및 P/N 접합 폴리층의 농도를 조절하여 트랜지스터의 On/Off 및 Vt 특성을 향상시키며, P/N 접합 폴리층의 이온주입 양을 조절하여 전기적으로 취약한 소스/드레인 영역의 E-field 를 감소시켜 수평전계의 영향으로 이동한 전자/홀이 게이트 산화막에 트랩되는 것을 방지하여 소자의 특성을 향상시키는 기술을 나타낸다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1를 참조하면, 셀/페리 영역의 트랜지스터 전극으로 사용되는 단층 N+ 폴리가 적용된 모습으로, 반도체 기판(10) 상부에 게이트 산화막(20), 폴리층(30), 게이트 금속층(40) 및 하드마스크층(50)의 적층 구조를 형성한다. 다음에, 상기 적층 구조를 식각하고 측벽에 스페이서(70)를 형성한다.
여기서, 폴리층(30)은 N+ 단층 폴리를 사용하여 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 폴리층이 N+ 단층 폴리로 형성되어 숏 채널 효과(Short Channel Effect) 및 이상 현상(Non Ideal Effect)에 의해 소자의 특성이 악화되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 게이트 폴리층을 P/N 접합 폴리층으로 형성하고 외부에서 가해진 바이어스의 종류 및 P/N 접합 폴리층의 농도를 조절하여 트랜지스터의 On/Off 및 Vt 특성을 향상시키며, P/N 접합 폴리층의 이온주입 양을 조절하여 전기적으로 취약한 소스/드레인 영역의 E-field 를 감소시켜 수평전계의 영향으로 이동한 전자/홀이 게이트 산화막에 트랩되는 것을 방지하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 상부에 P/N 접합 폴리층을 형성하는 단계와,
상기 P/N 접합 폴리층 상부에 게이트 금속층 및 하드마스크층을 형성하는 단계와,
상기 하드마스크층, 게이트 금속층, P/N 접합 폴리층 및 게이트 산화막을 식각한 후 측벽 스페이서를 형성하는 단계
를 포함하되, 상기 P/N 접합 폴리층은 상하 P/N 폴리를 사용하는 것을 특징으로 한다.
이하에서는 본 발명의 제 1 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 게이트 산화막(110), P/N 접합 폴리층(120, 130), 게이트 금속층(140) 및 하드마스크층(150)의 적층 구조를 형성한다. 다음에, 상기 적층 구조를 식각한 후 측벽에 스페이서(170)를 형성한다.
여기서, P/N 접합 폴리층(120, 130)은 상하 P/N 접합 폴리층으로 형성하는 것이 바람직하며, 순방향 바이어스 또는 역방향 바이어스 전압을 인가하고, P/N 접합 트랜지스터의 On/Off 특성을 향상시킬 수 있다.
도 2b를 참조하면, P/N 접합 다이오드를 도시한 것으로, 상기 도 2a의 P/N 접합 폴리층은 기존 P/N 접합 다이오드와 동일한 모양을 가짐을 알 수 있다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법의 순방향/역방향 바이어스의 효과를 도시한 도면이다.
도 3a를 참조하면, 상하 P/N 접합 폴리층에 양의 바이어스를 가한 경우 내부 P/N 접합 폴리에 순방향 바이어스가 가해진다.
여기서, P 폴리층에 양의 바이어스가 가해지면 P/N 접합상 순방향이 걸리는 효과를 주게되어 트랜지스터를 온(On)시켜 활성영역의 계면에 전하들이 전도되면서 특정 Vt에 이르게 된다.
또한, P/N 폴리층의 도핑 농도를 조절하여 Vt를 조절할 수도 있다.
도 3b를 참조하면, 상기 도 3a 와는 반대로 역방향 바이어스에 대한 효과를 나타낸 것으로, P 폴리층 영역에 음의 바이어스가 가해지면 역방향 바이어스가 걸려 순방향에 비해 상대적으로 적은 전하를 활성 영역 계면상에 전도시키게 되며 순방향에 비해 상대적으로 높은 Vt를 유도하게 되고 역방향이 심하게 걸리게 되면 트랜지스터를 오프(Off)시켜주는 효과를 얻을 수 있게 된다.
상기와 같이 P/N 접합 폴리층의 농도 및 가해준 외부 바이어스의 종류에 따라 소자의 특성을 조절할 수 있게 된다.
도 4a 및 도 4b는 본 발명에 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 4a를 참조하면, 반도체 기판(200) 상부에 게이트 산화막(210), P/N 접합 폴리층(220, 230), 게이트 금속층(440) 및 하드마스크층(250)의 적층 구조를 형성한다. 다음에, 상기 적층 구조를 식각한 후 측벽에 스페이서(270)를 형성한다.
여기서, P/N 접합 폴리층(120, 130)은 좌우 P/N 접합 폴리층으로 형성하는 것이 바람직하며,
상기 좌우 P/N 접합 폴리층은 P 폴리층을 증착하고, 상기 P 폴리층을 포함하 는 전체표면에 N 폴리층을 증착한 후 상기 P 폴리층이 노출될때까지 CMP 공정을 수행하여 좌우 P/N 폴리층을 형성하거나 폴리층을 증착한 후 상기 폴리층에 P 및 N 형 불순물 주입 공정을 수행하여 좌우 P/N 폴리층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 좌우 P/N 접합 폴리는 P/N 접합 폴리 또는 N/P 접합 폴리는 E12 내지 E15 ions/cm2 의 농도로 이온 주입하여 형성하는 것이 바람직하다.
도 4b를 참조하면, 좌우 P/N 접합 폴리층을 사용한 경우 유도 차지(Charae)량을 나타낸 것으로 N 폴리층을 사용하는 경우 P 폴리층을 사용한 경우보다 동일 전압에 대해 상대적으로 적은 양의 음의 전하가 유도되는 것을 알 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 게이트 폴리층을 P/N 접합 폴리층으로 형성하고 외부에서 가해진 바이어스의 종류 및 P/N 접합 폴리층의 농도를 조절하여 트랜지스터의 On/Off 및 Vt 특성을 향상시키는 효과가 있다.
또한, P/N 접합 폴리층의 이온주입 양을 조절하여 전기적으로 취약한 소스/드레인 영역의 E-field 를 감소시켜 수평전계의 영향으로 이동한 전자/홀이 게이트 산화막에 트랩되는 것을 방지하여 소자의 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims (10)

  1. 삭제
  2. 반도체 기판 상부에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 P/N 접합 폴리층을 형성하는 단계;
    상기 P/N 접합 폴리층 상부에 게이트 금속층 및 하드마스크층을 형성하는 단계; 및
    상기 하드마스크층, 게이트 금속층, P/N 접합 폴리층 및 게이트 산화막을 식각한 후 측벽 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 있어서,
    상기 P/N 접합 폴리층은 상하 P/N 폴리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 상하 P/N 폴리는 P 폴리층 및 N 폴리층을 순차적으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 상하 P/N 접합 폴리에 순방향 바이어스 또는 역방향 바이어스를 가해주 는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 상하 P/N 폴리는 E12 내지 E15 ions/cm2 의 농도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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