CN111106178B - 具有高介电常数钝化层的双通道横向功率mosfet器件 - Google Patents

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Abstract

本发明属于半导体功率器件技术领域，涉及横向功率MOSFET器件(Metal‑Oxide‑Semi conductor Field‑Effect Transistor)，具体为一种具有高介电常数钝化层的双通道横向功率MOSFET器件；用以解决现有的双通道横向功率MOSFET器件中靠近器件表面的经N型外延层n1的导电通道往往难以被双RESURF技术优化，限制了器件击穿电压与比导通电阻之间的关系的问题。本发明在现有的双通道横向功率MOSFET器件的基础上，在器件表面覆盖了高介电常数钝化层；利用该高介电常数钝化层，帮助靠近器件表面的导电通道达成双RESURF条件，同时在器件导通时帮助靠近器件表面的导电通道形成载流子的积累层，最终优化器件击穿电压与比导通电阻的关系。

Description

具有高介电常数钝化层的双通道横向功率MOSFET器件
技术领域
本发明属于半导体功率器件技术领域，涉及一种横向功率MOSFET器件(Metal-Oxide-Semiconductor Field-Effect Transistor)，具体为一种具有高介电常数钝化层的双通道横向功率MOSFET器件。
背景技术
相比于具有一条导电通道的传统横向功率MOSFET器件，双通道的横向功率MOSFET器件在结构中增加了一条导电通道；通过合理运用RESURF(REduced SURface Effect)技术，可以在维持器件耐压的同时，利用增加的导电通道降低器件的比导通电阻。现有的双通道横向功率MOSFET器件结构如图1所示，包括：
P型衬底，位于P型衬底上的N型外延层n2，位于N型外延层n2上的P型埋层与P型阱区，位于所述P型埋层上的N型外延层n1；
所述P型阱区内设置有依次邻接的N型重掺杂区
Figure BDA0002312509080000011
P型重掺杂区p+与N型重掺杂区
Figure BDA0002312509080000012
所述P型重掺杂区p+、部分N型重掺杂区
Figure BDA0002312509080000013
及部分N型重掺杂区
Figure BDA0002312509080000014
上设置有源极；所述N型重掺杂区
Figure BDA0002312509080000015
远离于P型重掺杂区p+的一侧设置有深入P型衬底的槽栅，所述槽栅覆盖部分N型重掺杂区
Figure BDA0002312509080000016
并与源极不接触；所述N型重掺杂区
Figure BDA0002312509080000017
远离于P型重掺杂区p+的一侧设置有平面栅，所述平面栅覆盖部分N型重掺杂区
Figure BDA0002312509080000018
P型阱区及部分N型外延层n1、并与源极不接触；所述P型埋层与P型阱区部分重叠，所述P型埋层的始端位于所述P型重掺杂区p+的正下方，且所述N型外延层n1与N型外延层n2于P型埋层的末端连接导通；所述N型外延层n1内设置有N型重掺杂区
Figure BDA0002312509080000019
所述N型重掺杂区
Figure BDA00023125090800000110
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面。
上述现有的双通道横向功率MOSFET器件，其靠近器件表面的、经所述N型外延层n1的导电通道往往难以被双RESURF技术优化，限制了器件击穿电压与比导通电阻之间的关系。
发明内容
本发明之目的在于针对上述现有技术的缺点，提供一种具有高介电常数钝化层的双通道横向功率MOSFET器件，以获得更加优化的击穿电压与比导通电阻的关系。
为实现上述目的，本发明采用的技术方案为：
具有高介电常数钝化层的双通道横向功率MOSFET器件，包括：
P型衬底，位于P型衬底上的N型外延层n2，位于N型外延层n2上的P型埋层与P型阱区，位于所述P型埋层上的N型外延层n1；
所述P型阱区内设置有依次邻接的N型重掺杂区
Figure BDA0002312509080000021
P型重掺杂区p+与N型重掺杂区
Figure BDA0002312509080000022
所述P型重掺杂区p+、部分N型重掺杂区
Figure BDA0002312509080000023
及部分N型重掺杂区
Figure BDA0002312509080000024
上设置有源极；所述N型重掺杂区
Figure BDA0002312509080000025
远离于P型重掺杂区p+的一侧设置有深入P型衬底的槽栅G2，所述槽栅G2覆盖部分N型重掺杂区
Figure BDA0002312509080000026
并与源极不接触；所述N型重掺杂区
Figure BDA0002312509080000027
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅G1覆盖部分N型重掺杂区
Figure BDA0002312509080000028
P型阱区及部分N型外延层n1、并与源极不接触；所述P型埋层与P型阱区部分重叠，所述P型埋层的始端位于所述P型重掺杂区p+的正下方，且所述N型外延层n1与N型外延层n2于P型埋层的末端连接导通；所述N型外延层n1内设置有N型重掺杂区
Figure BDA0002312509080000029
所述N型重掺杂区
Figure BDA00023125090800000210
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间。
具有高介电常数钝化层的双通道横向功率MOSFET器件，包括：
P型衬底，位于P型衬底上的N型外延层n2，位于N型外延层n2上的P型埋层与P型阱区，位于所述P型埋层上的N型外延层n1；
所述P型阱区内设置有依次邻接的N型重掺杂区
Figure BDA00023125090800000211
P型重掺杂区p+与N型重掺杂区
Figure BDA00023125090800000212
所述P型重掺杂区p+、部分N型重掺杂区
Figure BDA00023125090800000213
及部分N型重掺杂区
Figure BDA00023125090800000214
上设置有源极；所述N型重掺杂区
Figure BDA0002312509080000031
远离于P型重掺杂区p+的一侧设置有平面栅G3，所述平面栅G3覆盖部分N型重掺杂区
Figure BDA0002312509080000032
P型阱区及部分N型外延层n2，且平面栅G3与源极不接触；所述N型重掺杂区
Figure BDA0002312509080000033
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅覆盖部分N型重掺杂区
Figure BDA0002312509080000034
P型阱区及部分N型外延层n1，且平面栅G1与源极不接触；所述P型埋层与P型阱区部分重叠，所述P型埋层的始端位于所述P型重掺杂区p+的正下方，且所述N型外延层n1与N型外延层n2于P型埋层的末端连接导通；所述N型外延层n1内设置有N型重掺杂区
Figure BDA0002312509080000035
所述N型重掺杂区
Figure BDA0002312509080000036
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间。
具有高介电常数钝化层的双通道横向功率MOSFET器件，包括：
P型衬底，位于P型衬底上的N型外延层n2与P型阱区，位于N型外延层n2上的P型埋层，以及位于P型埋层上的N型外延层n1；并且，所述N型外延层n1与N型外延层n2分别于P型埋层的首端、末端连接导通；
所述P型阱区内设置有依次邻接的P型重掺杂区p+与N型重掺杂区
Figure BDA0002312509080000037
所述P型重掺杂区p+及部分N型重掺杂区
Figure BDA0002312509080000038
上设置有源极；所述N型重掺杂区
Figure BDA0002312509080000039
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅覆盖部分N型重掺杂区
Figure BDA00023125090800000310
P型阱区及部分N型外延层n1，且平面栅G1与源极不接触；所述N型外延层n1内设置有N型重掺杂区
Figure BDA00023125090800000311
所述N型重掺杂区
Figure BDA00023125090800000312
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间。
进一步的，上述所有双通道横向功率MOSFET器件中，所述高介电常数钝化层与N型外延层n1之间还设置有一层低介电常数钝化薄层。
更进一步的，上述所有双通道横向功率MOSFET器件中，所述高介电常数钝化层材料为：钛酸锶、钛酸钡、钛酸锶钡或锆钛酸铅；所述低介电常数钝化层材料为：氧化硅、氮化硅或硼磷硅玻璃。
更进一步的，上述所有双通道横向功率MOSFET器件中，所述高介电常数钝化层的厚度为200纳米至800纳米。
更进一步的，所述低介电常数钝化薄层的材料为：氧化硅、氮化硅或硼磷硅玻璃。
更进一步的，所述低介电常数钝化薄层的厚度小于20纳米。
本发明的有益效果在于：
本发明提供一种具有高介电常数钝化层的双通道横向功率MOSFET器件，在现有的双通道横向功率MOSFET器件的基础上，在器件表面覆盖了高介电常数钝化层；利用该高介电常数钝化层，帮助靠近器件表面的导电通道达成双RESURF条件，同时在器件导通时帮助靠近器件表面的导电通道形成载流子的积累层，最终优化器件击穿电压与比导通电阻的关系。
附图说明
图1为现有的双通道横向功率MOSFET器件结构示意图。
图2为本发明实施例1的一种具有高介电常数钝化层的双通道横向功率MOSFET器件结构示意图；其中，器件具有一个平面栅G1与一个槽栅G2。
图3为本发明实施例2的一种具有高介电常数钝化层的双通道横向功率MOSFET器件结构示意图；其中，器件具有两个平面栅G1和G3。
图4为本发明实施例3的一种具有高介电常数钝化层的双通道横向功率MOSFET器件结构示意图；其中，器件只有一个平面栅G1。
图5为本发明实施例1所提供器件的一种工艺制造流程示意图。
图6为仿真临界击穿状态下的三维电场分布对比图；其中，图(a)为现有的双通道横向功率MOSFET器件，击穿电压为55V；图(b)为本发明实施例1，击穿电压为92V。
图7为仿真导通状态下的表面电子浓度分布对比图；其中，图(a)为现有的双通道横向功率MOSFET器件；图(b)为本发明实施例1，具有浓度高于8×1016cm-3的电子积累层。
图8为仿真高介电常数钝化层的厚度和相对介电常数的变化对本发明实施例1的影响。
图9为本发明实施例4的一种具有高介电常数钝化层的双通道横向功率MOSFET器件结构示意图；其中，高介电常数钝化层与半导体漂移区之间有低介电常数钝化层薄层。
图10为本发明实施例5的一种具有高介电常数钝化层的双通道横向功率MOSFET器件结构示意图；其中，高介电常数钝化层与半导体漂移区之间有低介电常数钝化层薄层。
图11为本发明实施例6的一种具有高介电常数钝化层的双通道横向功率MOSFET器件结构示意图；其中，高介电常数钝化层与半导体漂移区之间有低介电常数钝化层薄层。
具体实施方式
下面结合附图和实施例对本发明做进一步详细说明。
实施例1
本实施例提供一种具有高介电常数钝化层的双通道横向功率MOSFET器件，其结构如图2所示；具体包括：
P型衬底，位于P型衬底上的N型外延层n2，位于N型外延层n2上的P型埋层与P型阱区，位于所述P型埋层上的N型外延层n1；
所述P型阱区内设置有依次邻接的N型重掺杂区
Figure BDA0002312509080000051
P型重掺杂区p+与N型重掺杂区
Figure BDA0002312509080000052
所述P型重掺杂区p+、部分N型重掺杂区
Figure BDA0002312509080000053
及部分N型重掺杂区
Figure BDA0002312509080000054
上设置有源极；所述N型重掺杂区
Figure BDA0002312509080000055
远离于P型重掺杂区p+的一侧设置有深入P型衬底的槽栅G2，所述槽栅G2覆盖部分N型重掺杂区
Figure BDA0002312509080000056
并与源极不接触；所述N型重掺杂区
Figure BDA0002312509080000057
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅G1覆盖部分N型重掺杂区
Figure BDA0002312509080000058
P型阱区及部分N型外延层n1、并与源极不接触；所述P型埋层与P型阱区部分重叠，所述P型埋层的始端位于所述P型重掺杂区p+的正下方，且所述N型外延层n1与N型外延层n2于P型埋层的末端连接导通；所述N型外延层n1内设置有N型重掺杂区
Figure BDA0002312509080000059
所述N型重掺杂区
Figure BDA00023125090800000510
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间。
从工作原理上讲，所述高介电常数钝化层是平面栅G1与半导体外延层n1之间的电介质；
当器件处于关断耐压状态时，平面栅G1电势为0V，半导体外延层n1的电势从靠近源区部位的0V逐渐增大为接近漏区部位的最高正电势，平面栅G1与半导体外延层n1之间有电势差。平面栅G1与半导体外延层n1之间的电势差在所述高介电常数钝化层介质中产生一个由半导体外延层n1指向平面栅G1的电场，该电场使所述高介电常数钝化层极化，在所述高介电常数钝化层的下表面产生负电荷；这些负电荷可以吸引半导体外延层n1中电离施主杂质发出的电场线，与P型埋层中的电离受主杂质一同作用，使得靠近半导体表面的第一导电通道达成双RESURF条件，优化器件击穿电压与比导通电阻之间的关系；
当器件处于正向导通状态时，平面栅G1电势为15V，半导体外延层n1的电势始终接近0V，平面栅G1与半导体外延层n1之间也有电势差；平面栅G1可视为电容的一个极板，半导体外延层n1可以视为电容的另一个极板，所述高介电常数钝化层是两个极板间的电介质；平面栅G1、所述高介电常数钝化层与半导体外延层n1构成了一个金属-绝缘体-半导体(MIS)电容；因所述高介电常数钝化层的介电常数通常在200以上，所述MIS电容的容值很大。平面栅G1与半导体外延层n1之间的电势差作用在这个MIS电容上，使半导体外延层n1的表面出现电子的积累层，该电子积累层可以帮助运载电流，降低器件的比导通电阻。
上述实施例1具有高介电常数钝化层的双通道横向功率MOSFET器件的制备工艺流程如图5所示；具体步骤为：
步骤(a)、从P型衬底通过外延工艺生长出N型外延层n2，形成第二导电通道；
步骤(b)、利用离子注入及快速退火工艺形成P型埋层，形成第一导电通道与第二导电通道之间的隔离；
步骤(c)、继续通过外延工艺生长出N型外延层n1，形成第一导电通道；
步骤(d)、通过刻蚀硅工艺形成槽栅的槽，然后生长栅氧化层、淀积多晶硅、刻蚀多晶硅及栅氧化层，同时形成控制第一导电通道的平面栅和控制第二导电通道的槽栅；
步骤(e)、离子注入P型杂质，通过高温推结形成P型阱区；
步骤(f)、通过离子注入和快速退火工艺形成有源区重掺杂n+与p+；
步骤(g)、通过MOCVD或磁控溅射工艺淀积高介电常数钝化层，随后刻蚀有源区重掺杂n+与p+上方的高介电常数钝化层，继续淀积低介电常数钝化层；
步骤(h)、刻蚀出接触孔，正面与背面的金属化工艺形成电极，表面覆盖BPSG保护膜。
为说明实施例1相比于现有的双通道横向功率MOSFET器件的优势，利用T-SUPREM4和MEDICI软件进行了工艺模拟及电学仿真；仿真所用工艺参数如下表所示：
Figure BDA0002312509080000071
除所述高介电常数钝化层外，现有的双通道横向功率MOSFET器件与本实施例在仿真中采用完全相同的工艺参数。
如图6所示为仿真临界击穿状态下的三维电场分布对比图；其中，图(a)为现有的双通道横向功率MOSFET器件，击穿电压为55V；图(b)为本实施例，击穿电压为92V。从图中可见，图(a)中在靠近平面栅G1附近有强烈的电场尖峰，而图(b)中电场均匀分布，这正是所述高介电常数钝化层起到的双RESURF优化作用。
如图7所示为仿真导通状态下的表面电子浓度分布对比图；其中，图(a)为现有的双通道横向功率MOSFET器件；图(b)为本实施例；从图中可见，本实施例得益于高介电常数钝化层的作用，在N型外延层n1表面形成了浓度高于8×1016cm-3的电子积累层。
如图8所示为仿真高介电常数钝化层的厚度和相对介电常数的变化对本实施例的影响；从图中可见，随着所述高介电常数钝化层的厚度的增大，或者随着所述高介电常数钝化层的相对介电常数的增大，击穿电压增加，比导通电阻下降，所述高介电常数钝化层对本实施例的优化效果增强。
实施例2
本实施例提供一种具有高介电常数钝化层的双通道横向功率MOSFET器件，其结构如图3所示；其与实施例1的区别在于，将实施例1中的槽栅改为了平面栅，可以减小栅电容；具体包括：
P型衬底，位于P型衬底上的N型外延层n2，位于N型外延层n2上的P型埋层与P型阱区，位于所述P型埋层上的N型外延层n1；
所述P型阱区内设置有依次邻接的N型重掺杂区
Figure BDA0002312509080000081
P型重掺杂区p+与N型重掺杂区
Figure BDA0002312509080000082
所述P型重掺杂区p+、部分N型重掺杂区
Figure BDA0002312509080000083
及部分N型重掺杂区
Figure BDA0002312509080000084
上设置有源极；所述N型重掺杂区
Figure BDA0002312509080000085
远离于P型重掺杂区p+的一侧设置有平面栅G3，所述平面栅G3覆盖部分N型重掺杂区
Figure BDA0002312509080000086
P型阱区及部分N型外延层n2，且平面栅G3与源极不接触；所述N型重掺杂区
Figure BDA0002312509080000087
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅覆盖部分N型重掺杂区
Figure BDA0002312509080000088
P型阱区及部分N型外延层n1，且平面栅G1与源极不接触；所述P型埋层与P型阱区部分重叠，所述P型埋层的始端位于所述P型重掺杂区p+的正下方，且所述N型外延层n1与N型外延层n2于P型埋层的末端连接导通；所述N型外延层n1内设置有N型重掺杂区
Figure BDA0002312509080000089
所述N型重掺杂区
Figure BDA00023125090800000810
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间。
实施例3
本实施例提供一种具有高介电常数钝化层的双通道横向功率MOSFET器件，其结构如图4所示；其与实施例2的区别在于，仅具有一个平面栅，可以进一步减小栅电容；因为栅电极数量减小，沟道电阻略会增大，但在200V以上的高压应用时，沟道电阻的影响可忽略。
具体包括：
P型衬底，位于P型衬底上的N型外延层n2与P型阱区，位于N型外延层n2上的P型埋层，以及位于P型埋层上的N型外延层n1；并且，所述N型外延层n1与N型外延层n2分别于P型埋层的首端、末端连接导通；
所述P型阱区内设置有依次邻接的P型重掺杂区p+与N型重掺杂区
Figure BDA00023125090800000811
所述P型重掺杂区p+及部分N型重掺杂区
Figure BDA00023125090800000812
上设置有源极；所述N型重掺杂区
Figure BDA00023125090800000813
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅覆盖部分N型重掺杂区
Figure BDA00023125090800000814
P型阱区及部分N型外延层n1，且平面栅G1与源极不接触；所述N型外延层n1内设置有N型重掺杂区
Figure BDA00023125090800000815
所述N型重掺杂区
Figure BDA0002312509080000091
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间。
实施例4
本实施例提供另一种具有高介电常数钝化层的双通道横向功率MOSFET器件，其结构如图9所示，其与实施例1的区别在于：所述高介电常数钝化层与N型外延层n1之间还设置有一层低介电常数钝化薄层，目的是为高介电常数钝化层的实施起到缓冲层作用，保护半导体外延层n1表面的载流子迁移率。
实施例5
本实施例提供另一种具有高介电常数钝化层的双通道横向功率MOSFET器件，其结构如图10所示，其与实施例2的区别在于：所述高介电常数钝化层与N型外延层n1之间还设置有一层低介电常数钝化薄层，目的是为高介电常数钝化层的实施起到缓冲层作用，保护半导体外延层n1表面的载流子迁移率。
实施例6
本实施例提供另一种具有高介电常数钝化层的双通道横向功率MOSFET器件，其结构如图11所示，其与实施例3的区别在于：所述高介电常数钝化层与N型外延层n1之间还设置有一层低介电常数钝化薄层，目的是为高介电常数钝化层的实施起到缓冲层作用，保护半导体外延层n1表面的载流子迁移率。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (7)

1.具有高介电常数钝化层的双通道横向功率MOSFET器件，包括：
P型衬底，位于P型衬底上的N型外延层n2，位于N型外延层n2上的P型埋层与P型阱区，位于所述P型埋层上的N型外延层n1；
所述P型阱区内设置有依次邻接的N型重掺杂区
Figure FDA00031148748900000118
P型重掺杂区p+与N型重掺杂区
Figure FDA0003114874890000011
所述P型重掺杂区p+、部分N型重掺杂区
Figure FDA0003114874890000012
及部分N型重掺杂区
Figure FDA0003114874890000013
上设置有源极；所述N型重掺杂区
Figure FDA0003114874890000014
远离于P型重掺杂区p+的一侧设置有深入P型衬底的槽栅G2，所述槽栅G2覆盖部分N型重掺杂区
Figure FDA0003114874890000015
并与源极不接触；所述N型重掺杂区
Figure FDA0003114874890000016
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅G1覆盖部分N型重掺杂区
Figure FDA0003114874890000017
P型阱区及部分N型外延层n1、并与源极不接触；所述P型埋层与P型阱区部分重叠，所述P型埋层的始端位于所述P型重掺杂区p+的正下方，且所述N型外延层n1与N型外延层n2于P型埋层的末端连接导通；所述N型外延层n1内设置有N型重掺杂区
Figure FDA0003114874890000018
所述N型重掺杂区
Figure FDA0003114874890000019
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间；
所述高介电常数钝化层材料为：钛酸锶、钛酸钡、钛酸锶钡或锆钛酸铅。
2.具有高介电常数钝化层的双通道横向功率MOSFET器件，包括：
P型衬底，位于P型衬底上的N型外延层n2，位于N型外延层n2上的P型埋层与P型阱区，位于所述P型埋层上的N型外延层n1；
所述P型阱区内设置有依次邻接的N型重掺杂区
Figure FDA00031148748900000110
P型重掺杂区p+与N型重掺杂区
Figure FDA00031148748900000111
所述P型重掺杂区p+、部分N型重掺杂区
Figure FDA00031148748900000112
及部分N型重掺杂区
Figure FDA00031148748900000113
上设置有源极；所述N型重掺杂区
Figure FDA00031148748900000114
远离于P型重掺杂区p+的一侧设置有平面栅G3，所述平面栅G3覆盖部分N型重掺杂区
Figure FDA00031148748900000115
P型阱区及部分N型外延层n2，且平面栅G3与源极不接触；所述N型重掺杂区
Figure FDA00031148748900000116
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅覆盖部分N型重掺杂区
Figure FDA00031148748900000117
P型阱区及部分N型外延层n1，且平面栅G1与源极不接触；所述P型埋层与P型阱区部分重叠，所述P型埋层的始端位于所述P型重掺杂区p+的正下方，且所述N型外延层n1与N型外延层n2于P型埋层的末端连接导通；所述N型外延层n1内设置有N型重掺杂区
Figure FDA0003114874890000021
所述N型重掺杂区
Figure FDA0003114874890000022
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间；
所述高介电常数钝化层材料为：钛酸锶、钛酸钡、钛酸锶钡或锆钛酸铅。
3.具有高介电常数钝化层的双通道横向功率MOSFET器件，包括：
P型衬底，位于P型衬底上的N型外延层n2与P型阱区，位于N型外延层n2上的P型埋层，以及位于P型埋层上的N型外延层n1；并且，所述N型外延层n1与N型外延层n2分别于P型埋层的首端、末端连接导通；
所述P型阱区内设置有依次邻接的P型重掺杂区p+与N型重掺杂区
Figure FDA0003114874890000023
所述P型重掺杂区p+及部分N型重掺杂区
Figure FDA0003114874890000024
上设置有源极；所述N型重掺杂区
Figure FDA0003114874890000025
远离于P型重掺杂区p+的一侧设置有平面栅G1，所述平面栅覆盖部分N型重掺杂区
Figure FDA0003114874890000026
P型阱区及部分N型外延层n1，且平面栅G1与源极不接触；所述N型外延层n1内设置有N型重掺杂区
Figure FDA0003114874890000027
所述N型重掺杂区
Figure FDA0003114874890000028
上设置有漏极；所述源极与漏极之间设置有低介电常数钝化层，覆盖器件表面；
所述平面栅G1与漏极之间还设置有高介电常数钝化层，所述高介电常数钝化层覆盖于N型外延层n1上表面、位于N型外延层n1与低介电常数钝化层之间；
所述高介电常数钝化层材料为：钛酸锶、钛酸钡、钛酸锶钡或锆钛酸铅。
4.按权利要求1、2或3所述具有高介电常数钝化层的双通道横向功率MOSFET器件，其特征在于，所述高介电常数钝化层与N型外延层n1之间还设置有一层低介电常数钝化薄层。
5.按权利要求1、2或3所述具有高介电常数钝化层的双通道横向功率MOSFET器件，其特征在于，所述高介电常数钝化层的厚度为200纳米至800纳米。
6.按权利要求4所述具有高介电常数钝化层的双通道横向功率MOSFET器件，其特征在于，所述低介电常数钝化薄层的材料为：氧化硅、氮化硅或硼磷硅玻璃。
7.按权利要求4所述具有高介电常数钝化层的双通道横向功率MOSFET器件，其特征在于，所述低介电常数钝化薄层的厚度小于20纳米。
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