WO2023283956A1 - 集成电路的布局布线方法及装置 - Google Patents

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付楠
许淼
杨磊
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Abstract

本申请提供了一种集成电路的布局布线方法及装置，涉及集成电路设计领域，能够解决因采用数轮迭代方式注入虚设图形(dummy pattern)来调整图案密度(pattern density)而导致的各种问题；该集成电路的布局布线方法，可以包括：在布局布线操作区满铺原生图案；获取主图形(main pattern)的数据；将主图形置入布局布线操作区内；根据主图形的区域，对原生图案中不满足布局布线设计规则的部分进行修正。

Description

集成电路的布局布线方法及装置 技术领域
本申请涉及集成电路设计领域，尤其涉及一种集成电路的布局布线方法及装置。
背景技术
在集成电路(integrated circuit，IC)的制造中，选择性外延生长(selective epitaxy growth)工艺对电路布局布线(layout)的图案密度(pattern density)要求很高，密度过大、过小或者均匀性变化大均会造成缺陷，例如负载效应(loading effect)等；尤其是针对采用鳍式场效晶体管(fin field effect transistor，finfet)集成电路而言，图案密度(pattern density)造成的影响更加明显。
现有技术中对集成电路进行设计时，为了提高图案密度(pattern density)的均匀性，改善集成电路的负载效应，需要提前设计虚设图形(dummy pattern)，如多种虚设单元(dummy cell)；并在完成主图形(main pattern)的设计生成图形数据系统(graphic data system，GDS)文件后，根据一定的算法将设计好的虚设单元(dummy cell)注入至GDS文件中主图形以外的空白区。
为了保证图案密度达到工艺要求(防止过大或过小)，注入虚设单元(dummy cell)的过程通常需要经过数轮迭代。然而，通过数轮迭代注入虚设单元(dummy cell)来调整图案密度的方式，会造成一系列的问题；如，持续迭代修改设计，导致设计人员工作投入大，版图交付时间长；合入虚设单元(dummy cell)的GDS文件大小过大，需要消耗大量计算资源；虚设单元(dummy cell)的填充率低；N型和P型的dummy cell的填充难以做到均衡等。
发明内容
本申请提供一种集成电路的布局布线方法及装置，能够解决因采用数轮迭代方式注入虚设图形(dummy pattern)来调整图案密度(pattern density)而导致的各种问题。
本申请提供一种针对采用鳍式场效晶体管(fin field effect transistor，finfet)的集成电路的布局布线方法，可以包括：
步骤01、在布局布线操作区满铺原生图案；其中，原生图案包括：多个原生鳍(native fin)图案、多个原生多晶硅栅极图案(native poly)、多个原生N型外延(EPI)标志区和多个原生P型外延标志区。
步骤02、获取主图形(main pattern)的数据；其中，主图形(main pattern)包括主动设计鳍(active fin)图案、主动设计多晶硅栅极图案(active poly)、主动设计外延(EPI)标志区；主动设计鳍(active fin)图案的设计规则与原生鳍图案的设计规则相同。
步骤03、将主图形置入布局布线操作区内；其中，主动设计鳍(active fin)图案与原生鳍(native fin)图案位于同一布局布线层，且主动设计鳍(active fin)图案与原生鳍(native fin)图案交叠；主动设计多晶硅栅极图案(active poly)与原生多晶硅栅极图案(native poly) 位于同一布局布线层；主动设计外延(EPI)标志区与原生N型外延(EPI)标志区、原生P型外延标志区位于同一布局布线层。
步骤04、根据主图形在布局布线操作区的位置，对原生图案中不满足布局布线设计规则的部分进行修正。
本申请实施例提供的布局布线方法，通过根据布局布线设计规则，在布局布线操作区满铺原生图案，将主图形放置于布局布线操作区，并根据主图形的区域对原生图案不符合设计规则的部分进行修正。采用本申请的方法，无需进行虚设单元(dummy cell)填充和更迭，而是通过对满铺原生图案中不符合设计需求的部分进行去除、反型等修正，即可保证最后获得的版图设计满足需求。在此情况下，通过对满铺的原生图案的修正，能够使得位于主图形四周保留的原生图案(也可以称为虚设图形)的填充率大幅提升(接近于最大填充率)，很大程度上优化了虚设图形填充能力，减小了设计者在虚设图形上的工作投入，使得集成电路设计者能够聚焦在主图形的设计上，缩短了版图的交付时间。
另外，采用本申请的布局布线方法，设计者通常只需要交付主图形即可，也就是说，版图交付的GDS文件中仅包含主图形，从而使得GDS文件的尺寸大大的减小，也即减小了对计算资源的消耗。此外，设计者在交付主图形(如GDS或者其他格式)后，生产企业可以将主图形基于本申请实施例提供的布局布线方法进行相关的操作，即可获得符合设计需求的版图设计，进而完成芯片的制作生产。
在一些可能实现的方式中，前述步骤01中在布局布线操作区满铺原生图案，可以包括：步骤011、在布局布线操作区满铺多个横向设置的原生鳍图案；步骤012、在布局布线操作区满铺多个纵向设置的原生多晶硅栅极图案；步骤013、在布局布线操作区等比例、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区。
可以理解的是，通过步骤013在布局布线操作区等比例、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区，能够保证N型外延晶体(EPI)和P型外延晶体(EPI)达到均衡，进而可以很大程度的减小负载效应对外延生长工艺的不利影响。
在一些可能实现的方式中，前述步骤04中根据主图形在布局布线操作区的位置，对原生图案中不满足布局布线设计规则的部分进行修正，可以包括：步骤041、去除原生图案中与主图形交叠、且不满足布局布线设计规则的部分；步骤042、对位于主图形周边、且不满足布局布线设计规则的原生图案进行修正。
示意的，在一些可能实现的方式中，上述步骤041可以采用布尔运算减法，去除原生图案P1中与主图形P2交叠、且不满足布局布线设计规则的部分。
在一些可能实现的方式中，主图形具有按照布局布线设计规则所界定的主区域；其中，主区域的横向边界为主动设计多晶硅栅极图案的横向边界；主区域的纵向边界位于主动设计多晶硅栅极图案纵向边界外侧的设定距离处；前述步骤041中去除原生图案中与主图形交叠、且不满足布局布线设计规则的部分，可以包括：去除原生鳍图案和原生多晶硅栅极图案中，与主区域交叠的部分；去除多个原生N型外延标志区和多个原生P型外延标志区中，与主动设计外延标志区交叠的部分。
在一些可能实现的方式中，前述步骤042中对位于主图形周边、且不满足布局布线设计规则的原生图案进行修正，可以包括：在位于主区域横向上的周边，去除与主区域横向边缘之间的距离小于第一设定距离的部分原生鳍图案，并去除与主区域横向边缘之间的距 离小于第二设定距离的部分原生多晶硅栅极图案；将具有小于第一设定尺寸区域的原生N型外延标志区反型为P型；将具有小于第二设定尺寸区域的原生P型外延标志区反型为N型。其中，第一设定距离为在布局布线设计规则中主区域的横向边缘与原生鳍图案之间的设定距离；第二设定距离为在布局布线设计规则中主区域的横向边缘与原生多晶硅栅极图案之间的设定距离；第一设定尺寸区域为在布局布线设计规则中需要对原生N型外延标志区进行反型的设定尺寸；第二设定尺寸区域为在布局布线设计规则中需要对原生P型外延标志区进行反型的设定尺寸。
在一些可能实现的方式中，前述步骤041中去除原生图案中与主图形交叠、且不满足布局布线设计规则的部分，可以包括：去除原生鳍图案中与主动设计鳍图案交叠的部分；去除原生多晶硅栅极图案中与第一区域交叠的部分；第一区域为主图形的区域中由主动设计多晶硅栅极图案沿横向和纵向的边缘所界定的区域；去除多个原生N型外延标志区和多个原生P型外延标志区中，与主动设计外延标志区交叠的部分。
在一些可能实现的方式中，前述步骤042中对位于主图形周边、且不满足布局布线设计规则的所述原生图案进行修正，包括：在位于主动设计鳍图案横向上的周边，去除与主动设计鳍图案的边缘之间的距离小于第三设定距离的部分原生鳍图案；在位于主动设计鳍图案纵向上的周边，去除与主动设计鳍图案的边缘之间的距离小于第四设定距离的部分原生鳍图案；在位于主动多晶硅栅极图案横向上的周边，去除与主动多晶硅栅极图案的边缘之间的距离小于第五设定距离的部分原生多晶硅栅极图案；在位于主动多晶硅栅极图案纵向上的周边，去除与主动多晶硅栅极图案的边缘之间的距离小于第六设定距离的部分原生多晶硅栅极图案；将具有小于第一设定尺寸区域的原生N型外延标志区反型为P型；将具有小于第二设定尺寸区域的原生P型外延标志区反型为N型。其中，第三设定距离为在布局布线设计规则中主动设计鳍图案的横向边缘与原生鳍图案之间的设定距离；第四设定距离为在布局布线设计规则中主动设计鳍图案的纵向边缘与原生鳍图案之间的设定距离；第五设定距离为在布局布线设计规则中主动多晶硅栅极图案的横向边缘与原生多晶硅栅极图案之间的设定距离；第六设定距离为在布局布线设计规则中主动多晶硅栅极图案的纵向边缘与原生多晶硅栅极图案之间的设定距离；第一设定尺寸区域为在布局布线设计规则中需要对原生N型外延标志区进行反型的设定尺寸；第二设定尺寸区域为在布局布线设计规则中需要对原生P型外延标志区进行反型的设定尺寸。
在一些可能实现的方式中，前述步骤013中在布局布线操作区等比例、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区，可以包括：在布局布线操作区，沿纵向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区；其中，原生N型外延标志区和原生P型外延标志区为条形区，且单个原生N型外延标志区和单个原生P型外延标志区与布局布线操作区在横向上的长度相同。
在一些可能实现的方式中，前述步骤013中在布局布线操作区等比例、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区，可以包括：在布局布线操作区，沿横向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区；其中，原生N型外延标志区和原生P型外延标志区为条形区，且单个原生N型外延标志区和单个原生P型外延标志区与布局布线操作区在纵向上的长度相同。
在一些可能实现的方式中，前述步骤013中在布局布线操作区等比例、无间隙满铺多 个原生N型外延标志区和多个原生P型外延标志区，可以包括：在布局布线操作区，沿横向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区，并且沿纵向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区。
本申请还提供一种针对采用全环绕栅极晶体管(gate all around field effect transistor，GAA fet)的集成电路的布局布线方法，可以包括：
步骤10、在布局布线操作区满铺原生图案；其中，原生图案包括：多个原生纳米图案、多个原生多晶硅栅极图案(native poly)、多个原生N型外延(EPI)标志区和多个原生P型外延标志区；原生纳米图案为原生纳米线(nano wire)图案或原生纳米片(nano sheet)图案。
可以理解的是，GAA fet中设置的纳米图案与finfet中的fin相似；针对采用nano wire的GAA fet而言，原生纳米图案为原生纳米线(nano wire)图案，针对采用nano sheet的GAA fet而言，原生纳米图案为原生纳米片(nano sheet)图案。另外，GAA fet与finfet对EPI的要求及产生方式也相似。
步骤20、获取主图形(main pattern)的数据；其中，主图形(main pattern)包括主动设计纳米图案、主动设计多晶硅栅极图案(active poly)、主动设计外延(EPI)标志区；主动设计纳米图案的设计规则与原生纳米图案的设计规则相同；主动设计纳米图案为主动设计纳米线图案或主动设计纳米片图案。
步骤30、将主图形置入所述布局布线操作区内；其中，主动设计纳米图案与原生纳米图案位于同一布局布线层，且主动设计纳米图案与原生纳米图案交叠；主动设计多晶硅栅极图案(active poly)与原生多晶硅栅极图案(native poly)位于同一布局布线层；主动设计外延(EPI)标志区与原生N型外延(EPI)标志区、原生P型外延标志区位于同一布局布线层。
步骤40、根据主图形在布局布线操作区的位置，对原生图案中不满足布局布线设计规则的部分进行修正。
在一些可能实现的方式中，上述步骤10中在布局布线操作区满铺原生图案，可以包括：步骤101、在布局布线操作区横向满铺多个原生纳米图案；步骤102、在布局布线操作区纵向满铺多个原生多晶硅栅极图案(native poly)；步骤103、在布局布线操作区等比例、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区。
在一些可能实现的方式中，上述步骤40中根据主图形在布局布线操作区的位置，对原生图案中不满足布局布线设计规则的部分进行修正，可以包括：步骤41、去除原生图案中与主图形交叠、且不满足布局布线设计规则的部分；步骤42、对位于主图形周边、且不满足布局布线设计规则的原生图案进行修正。
在一些可能实现的方式中，上述步骤41可以包括：步骤41a、去除原生纳米图案和原生多晶硅栅极图案中，与主区域交叠的部分；步骤41b、去除多个原生N型外延标志区和多个原生P型外延标志区中，与主动设计外延标志区交叠的部分。其中，上述主区域为主图形中按照布局布线设计规则所界定的区域；该区域的横向边界为主动设计多晶硅栅极图案的横向边界，该区域的纵向边界位于主动设计多晶硅栅极图案纵向边界外侧的设定距离处；也就是说，主区域在横向上以主动设计多晶硅栅极图案的横向边界为边界，而在纵向上，主区域的边界超出主动设计多晶硅栅极图案的纵向边界的设定距离处。
在一些可能实现的方式中，上述步骤42可以包括：步骤42a、在位于主区域横向上的周边，去除与主区域横向边缘之间的距离小于设定距离的部分原生纳米图案，并去除与主区域横向边缘之间的距离小于设定距离的部分原生多晶硅栅极图案；步骤42b、将具有小于设定尺寸区域的原生N型外延标志区反型为P型；将具有小于设定尺寸区域的原生P型外延标志区反型为N型。
在一些可能实现的方式中，上述步骤41可以包括：步骤41a’、去除原生纳米图案中与主动设计纳米图案交叠的部分；步骤41b’、去除原生多晶硅栅极图案中与第一区域交叠的部分；步骤41c’、去除多个原生N型外延标志区和多个原生P型外延标志区中，与主动设计外延标志区交叠的部分。
在一些可能实现的方式中，上述步骤42可以包括：步骤42a’、在位于主动设计纳米图案横向上的周边，去除与主动设计纳米图案的边缘之间的距离小于设定距离的部分原生纳米图案；在位于主动设计纳米图案纵向上的周边，去除与主动设计纳米图案的边缘之间的距离小于设定距离的部分原生纳米图案；步骤42b’、在位于主动多晶硅栅极图案横向上的周边，去除与主动多晶硅栅极图案的边缘之间的距离小于设定距离的部分原生多晶硅栅极图案；在位于主动多晶硅栅极图案纵向上的周边，去除与主动多晶硅栅极图案的边缘之间的距离小于设定距离的部分原生多晶硅栅极图案；步骤42c’、将具有小于设定尺寸区域的原生N型外延标志区反型为P型；将具有小于设定尺寸区域的原生P型外延标志区反型为N型。
本申请实施例还提供一种计算机可读取存储介质，计算机可读取存储介质中存储有程序代码，该程序代码可被处理器调用执行如前述任一种可能实现的方式中提供的集成电路的布局布线方法。
本申请实施例还提供一种计算机程序，当计算机程序被计算机执行时，用于执行如前述任一种可能实现的方式中提供的集成电路的布局布线方法。
本申请实施例还提供一种集成电路的布局布线装置，包括处理器和存储器；处理器和存储器耦合，存储器存储有程序指令，程序指令由处理器执行时，使得集成电路的布局布线装置执行如前述任一种可能实现的方式中提供的集成电路的布局布线方法。
附图说明
图1为本申请实施例提供的一种鳍式场效晶体管的结构示意图；
图2为本申请实施例提供的一种集成电路的布局布线方法流程图；
图3为本申请实施例提供的一种集成电路的部分布局布线示意图；
图4为本申请实施例提供的一种集成电路的布局布线方法的部分流程图；
图5为本申请实施例提供的一种集成电路的部分布局布线示意图；
图6为本申请实施例提供的一种集成电路的部分布局布线示意图；
图7为本申请实施例提供的一种集成电路的部分布局布线示意图；
图8为本申请实施例提供的一种集成电路的部分布局布线示意图；
图9为本申请实施例提供的一种集成电路的布局布线方法的部分流程图；
图10a为本申请实施例提供的一种集成电路的布局布线方法的部分流程图；
图10b为本申请实施例提供的一种集成电路的布局布线方法的部分流程图；
图11为本申请实施例提供的一种集成电路的部分布局布线示意图；
图12为本申请实施例提供的一种集成电路的部分布局布线示意图；
图13a为本申请实施例提供的一种集成电路的布局布线方法的部分流程图；
图13b为本申请实施例提供的一种集成电路的布局布线方法的部分流程图；
图14为本申请实施例提供的一种集成电路的部分布局布线示意图；
图15为本申请实施例提供的一种集成电路的部分布局布线示意图；
图16为本申请实施例提供的一种集成电路的部分布局布线示意图；
图17为本申请实施例提供的一种全环绕栅极晶体管的结构示意图；
图18为本申请实施例提供的一种全环绕栅极晶体管的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“连接”、“相连”等类似的词语，用于表达不同组件之间的互通或互相作用，可以包括直接相连或通过其他组件间接相连。“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。
本申请实施例提供一种集成电路的布局布线方法，不涉及相关技术采用的虚设单元(dummy cell)，无需进行虚设单元(dummy cell)的更迭。通过本申请实施例提供的布局布线方法，在满足布局布线设计规则(design rule)的基础上，通过在主图形(main pattern)的四周自动生成满铺(或者接近满铺)的虚设图形(dummy pattern)，很大程度上优化了虚设图形填充能力，减小了设计者在虚设图形上的工作投入，使得集成电路设计者能够聚焦在主图形(main pattern)的设计上，缩短了版图的交付时间。
此处可以理解的是，集成电路的布局布线作为集成电路设计过程中的重要环节，通常是需要通过电子设计自动化(electronic design automation，EDA)软件来辅助完成的；以下结合EDA软件对本申请实施例提供的集成电路的布局布线方法进行说明。
以采用鳍式场效晶体管(fin field effect transistor，finfet)的集成电路的版图设计为例，对本申请实施例提供的集成电路的布局布线方法进行说明。
首先，对于鳍式场效晶体管而言，参考图1所示，finfet的结构中包括鳍(fin)状半导体结构、多晶硅栅极(polysilicon gate，简写为poly)、外延晶体(epitaxy，简写为EPI)、源极(source，简写为s)、漏极(drain，简写为d)等。其中，多晶硅栅极(poly)横跨 鳍(fin)状半导体结构，外延晶体(EPI)生长在位于多晶硅栅极(poly)两侧的鳍(fin)状半导体结构上。可以理解的是，在finfet中，各结构之间需要满足一定的设置要求，因此对采用包含finfet的主图形(main pattern)进行布局布线设计时，均应满足finfet的设计需求(或者说设计规则)。
另外，对于采用finfet的集成电路的布局布线而言，还需要保证位于主图形(main pattern)四周的虚设图形(dummy pattern)的设计同样满足布局布线的设计需求。
示意的，对于主图形和虚设图形中的多个设计图案(如fin层设计图案、EPI层设计图案、poly层设计图案)而言，每一设计图案自身的设计参数，如尺寸(如fin的长度、宽度)、形状(如fin采用条状)、相对位置等均需要满足设计规则。不同设计图案之间的相对位置(如两个设计图案的间隙大小)、连接关系(如poly横跨覆盖在fin上)等同样需要满足设计规则，以保证最终设计完成的版图满足布局布线的设计需求。
例如，在采用finfet的集成电路的主图形中，所有的finfet的鳍(fin)图案可以采用固定间距的方式排布。示例的，鳍(fin)通常可以采用SADP(self-aligned double patterning，自对准双重曝光)和SAQP(self-aligned quadruple patterning，自对准四重曝光)工艺制作。又例如，多晶硅栅极应包裹住鳍(fin)的边缘，避免EPI生长产生异常。
如图2所示，本申请实施例提供的采用finfet的集成电路的布局布线方法可以包括：
步骤01、参考图3所示，在布局布线操作区C满铺原生图案P1。
需要说明的是，在采用EDA软件进行布局布线时，在操作界面会具有布局布线操作区C，通过在布局布线操作区C来进行集成电路的布局布线，也即在布局布线操作区C完成集成电路的布局布线。
上述步骤01中原生图案P1包括多个原生鳍(native fin)图案1、多个原生多晶硅栅极(native poly)图案2、多个原生N(negative)型外延(EPI)标志区31和多个原生P(positive)型外延标志区32。
对于步骤01中在布局布线操作区C“满铺”原生图案P1而言，根据设计规则，可以将原生图案P1铺展在布局布线操作区C的整个区域或者大部分区域。也就是说，多个原生鳍(native fin)图案铺展在布局布线操作区C的整个区域或者大部分区域，多个生多晶硅栅极(native poly)图案2，多个原生N(negative)型外延(EPI)标志区31和多个原生P(positive)型外延标志区32整体铺展在布局布线操作区C的整个区域或者大部分区域。
示意的，在一些实施例中，在满足设计规则的情况下，原生图案P1可以最大程度的铺展在整个布局布线操作区C中。在一些实施例中，根据实际的需要，在满足设计规则的情况下，在原生图案P1与布局布线操作区C的边缘位置可能存在少量的空白区域。本申请以下实施例均是原生图案P1铺展在布局布线操作区C的整个区域为例进行示意说明的。
另外，在原生图案P1中，原生鳍图案1、原生多晶硅栅极图案2、原生N型外延标志区31、原生P型外延标志区32的设计也应当满足设计规则。示意的，原生鳍图案1通常为横向XX’分布的条状图案，原生多晶硅栅极图案2为纵向YY’分布的条状图案，多个原生多晶硅栅极图案2与多个原生鳍图案1横纵交错设置，且原生多晶硅栅极图案2包裹原生鳍图案1的边缘；多个原生鳍图案1等间距排布、多个原生多晶硅栅极图案2等间距排布等等。
此处需要说明的是，本申请实施例中所述涉及的“横向”和“纵向”仅是两个相对方向， 并不是指绝对的两个固定方向。例如，图3中，XX’方向为横向，YY’方向为纵向；但并不限制于此，在一些可能实现的方式中，图3中的XX’方向可以为纵向，YY’方向为横向。本申请实施例均是以XX’方向为横向，YY’方向为纵向为例进行示意说明的。
示意的，如图4所示，在一些可能实现的方式中，上述步骤01中在布局布线操作区1满铺原生图案P1可以包括：
步骤011、在布局布线操作区C满铺多个横向设置的原生鳍图案1。
示例的，参考图3所示，在一些实施例中，通过步骤011根据布局布线设计规则，可以在布局布线操作区C的纵向YY’上并列、且等间距分布的多个横向设置的原生鳍图案1，并保证多个原生鳍图案1沿横向XX’和纵向YY’均满铺在整个布局布线操作区C中。
步骤012、在布局布线操作区C满铺、与原生鳍图案1交叉的多个纵向设置的原生多晶硅栅极图案2。
示例的，在一些实施例中，通过步骤012根据布局布线设计规则，可以在布局布线操作区C的横向XX’上并列、且等间距分布多个纵向设置的原生多晶硅栅极图案2。可以设置多个原生多晶硅栅极图案2沿横向XX’和纵向YY’满铺在整个布局布线操作区C中。在此情况下，多个原生多晶硅栅极图案2与多个原生鳍图案1横纵交错设置，并且原生多晶硅栅极图案2应包裹原生鳍图案1的边缘。例如，在横向XX’上，原生鳍图案1的两个端部边缘分别与位于两侧的原生多晶硅栅极图案2的中线对齐。
步骤013、在布局布线操作区C等比例、无间隙满铺多个原生N型外延标志区31和多个原生P型外延标志区32。
可以理解的是，多个原生N型外延标志区31和多个原生P型外延标志区32会覆盖整个布局布线操作区C。在此情况下，多个原生N型外延标志区31和多个原生P型外延标志区32会覆盖位于布局布线操作区C中的原生鳍图案1和原生多晶硅栅极图案2；但对于实际的制作工艺而言，在后续在采用完成的版图进行集成电路的制作时，在外延标志区(31、32)进行外延晶体(EPI)生长时，外延晶体(EPI)仅选择生长在的鳍(fin)结构的表面。
示例的，参考图5所示，在一些实施例中，通过步骤013根据设计规则，可以在布局布线操作区C，沿纵向YY’依次交替、无间隙满铺多个原生N型外延标志区31和多个原生P型外延标志区32。其中，原生N型外延标志区31和原生P型外延标志区32为条形区，且单个原生N型外延标志区31和单个原生P型外延标志区32在横向XX’上的长度与布局布线操作区C在横向上的长度相同。
示例的，参考图6所示，在一些实施例中，通过步骤013根据布局布线设计规则，可以在布局布线操作区C，沿横向XX’依次交替、无间隙满铺多个原生N型外延标志区31和多个原生P型外延标志区32。其中，原生N型外延标志区31和原生P型外延标志区32为条形区，且单个原生N型外延标志区31和单个原生P型外延标志区32在纵向YY’上的长度与布局布线操作区C在纵向YY’上的长度相同。
示例的，参考图7所示，在一些实施例中，通过步骤013根据设计规则，可以在布局布线操作区C，沿横向XX’依次交替、无间隙满铺多个原生N型外延标志区31和多个原生P型外延标志区32，并且沿纵向YY’依次交替、无间隙满铺多个原生N型外延标志区31和多个原生P型外延标志区32。
可以理解的是，在集成电路工艺中，会出现因晶片中图案密度(pattern density)的不同，发生图案效应(pattern effect)，也可以称为负载效应(loading effect)，在图案密度差异过大时，可能造成图案误差。
基于此，本申请通过步骤013在布局布线操作区C等比例、无间隙满铺多个原生N型外延标志区31和多个原生P型外延标志区32，在此情况下，能够保证N型外延晶体(EPI)和P型外延晶体(EPI)达到均衡，也即N型外延晶体(EPI)和P型外延晶体(EPI)的图案密度基本相同，进而可以很大程度的减小负载效应(loading effect)对外延生长工艺的不利影响。
步骤02、获取主图形(main pattern)的数据。
参考图8所示，主图形P2包括主动设计鳍图案11、主动设计多晶硅栅极图案12、主动设计外延(EPI)标志区13等。其中，主动设计鳍图案11的设计规则与原生鳍图案1的设计规则相同。
此处需要说明的是，主动设计外延(EPI)标志区13可以是N型，也可以是P型，还可以部分是N型，部分是P型；本申请对此不作限制，实际中可以根据主图形P2的需求进行设置即可。
另外，可以理解的是，在主图形P2中，主动设计鳍图案11是针对集成电路中晶体管的鳍(fin)进行设计的，主动设计多晶硅栅极图案12是针对集成电路中晶体管的多晶硅栅极进行设计的，主动设计外延标志区13是针对集成电路中晶体管的外延晶体(epitaxy，EPI)进行设计的。也就是说，主图形P2中的主动设计鳍图案11、主动设计多晶硅栅极图案12、主动设计外延标志区13分别用于后续集成电路中晶体管的鳍、多晶硅栅极、外延晶体的制作。
步骤03、参考图8所示，将主图形P2置入布局布线操作区C内。
在该步骤03中，根据布局布线设计规则，在将主图形P2置入布局布线操作区C的情况下，主动设计鳍图案11与原生鳍1图案位于同一布局布线层，并且主动设计鳍图案11与原生鳍图案1交叠。主动设计多晶硅栅极图案12与多晶硅栅极图案2位于同一布局布线层。主动设计外延(EPI)标志区13与原生N型外延(EPI)标志区31、原生P型外延标志区32位于同一布局布线层。
此处需要说明的是，参考图8所示，由于主动设计鳍图案11与原生鳍图案1采用相同的设计规则，因此，在通过步骤03将主图形P2置入布局布线操作区C后，主图形P2中的主动设计鳍图案11会与原生鳍图案1在布局布线操作区C的局部区域完全重合。
对于主动设计多晶硅栅极图案12而言，其设计规则可以与原生多晶硅栅极图案2的设计规则可以相同，也可以不同。例如，如图8中示出的主动设计多晶硅栅极图案12的宽度小于原生多晶硅栅极图案2的宽度，相邻的主动设计多晶硅栅极图案12之间的间距小于相邻的原生多晶硅栅极图案2之间的间距。本申请实施例中均是以主动设计多晶硅栅极图案12与原生多晶硅栅极图案2采用不同的设计规则进行示意说明的，但本申请并不限制于此。
对于主动设计外延(EPI)标志区13而言，根据设计规则，主动设计外延(EPI)标志区13在横向XX’和纵向YY’的边缘可以均超出主动设计鳍图案11、主动设计多晶硅栅极图案12在横向XX’和纵向YY’的边缘。
步骤04、根据主图形P2在布局布线操作区C的位置，对原生图案P1中不满足布局 布线设计规则的部分进行修正。
通过步骤04根据主图形P2的各层图案以及具体位置，对原生图案P1中不符合布局布线设计规则的部分进行去除、调整等修正，以使得整个布局布线满足设计需求。
示意的，根据布局布线设计规则，可以将原生图案P1中主图形P2的交叠的部分、以及原生图案P1中距离主图形P2边缘一定距离内的部分进行去除，可以将原生图案P1中具有小于特定尺寸区域的原生N型外延标志区31和原生P型外延标志区32进行反型等。
综上所述，采用本申请实施例提供的布局布线方法，根据布局布线设计规则，在布局布线操作区C满铺原生图案P1，将主图形P2放置于布局布线操作区C，并根据主图形P2的区域对原生图案P1不符合设计规则的部分进行修正。采用本申请的方法无需进行虚设单元(dummy cell)填充和更迭，而是通过对满铺原生图案中不符合设计需求的部分进行去除、反型等修正，即可保证最后获得的版图设计满足需求。在此情况下，通过对满铺的原生图案的修正，能够使得位于主图形四周保留的原生图案(也可以称为虚设图形)的填充率大幅提升(接近于最大填充率)，很大程度上优化了虚设图形填充能力，减小了设计者在虚设图形上的工作投入，使得集成电路设计者能够聚焦在主图形的设计上，缩短了版图的交付时间。
另外，可以理解的是，采用本申请的布局布线方法，设计者通常只需要交付主图形即可，也就是说，版图交付的GDS文件中可以仅包含主图形，从而使得GDS文件的尺寸大大的减小，也即减小了对计算资源的消耗。此外，设计者在交付主图形(如GDS或者其他格式)后，生产企业可以将主图形基于本申请实施例提供的布局布线方法进行相关的操作，即可获得符合设计需求的版图设计，进而完成芯片的制作生产。
需要说明的是，在本申请的各种实施例中，上述各步骤的序号的大小并不意味着执行顺序的先后，各步骤的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。例如，上述步骤01(在布局布线操作区满铺原生图案)与上述步骤02(获取主图形的数据)可以进行互换，可以先进行步骤02再进行步骤01。
另外，在本申请中，通过步骤04对原生图案P1中不满足布局布线设计规则的部分进行修正，对于步骤04中的具体修正方式、修正过程等本申请不作具体限制，只要保证最终的布局布线满足需求即可。
示意的，在一些可能实现的方式中，参考图9所示，上述步骤04可以包括：
步骤041、去除原生图案P1中与主图形P2交叠、且不满足布局布线设计规则的部分。
示例的，通过步骤041可以采用布尔运算减法，去除原生图案P1中与主图形P2所在区域交叠、且不满足布局布线设计规则的部分。
可以理解的是，采用布尔运算减法时，可以将原生图案P1作为运算对象N1，将主图形P2作为运算对象N2，通过建立布尔运算，根据实际的需求，可以将运算对象N1中与运算对象N2相交的部分删除。
步骤042、对位于主图形P2周边、且不满足布局布线设计规则的原生图案P1进行修正。
也就是说，通过步骤041将布局布线操作区C中与主图形P2所在区域交叠的原生图案P1进行去除，基于去除了部分区域的原生图案P1，通过步骤042对位于主图形P2所在区域周边、不满足布局布线设计规则的部分进行进一步的去除、调整等修正，以使得版 图设计满足布局布线的需求。
需要说明的是，上述步骤041与步骤042没有必然的先后顺序，在一些实施例中，可以先进行步骤041再进行步骤042；在另一些实施例中，可以先进行步骤042在进行步骤041；本申请对此不作限制，实际中可以根据需要进行设置。
可以理解的是，针对步骤041对原生图案P1的去除方式不同，步骤042中对原生图案P1的修正方式也必然存在一定的差异。示意的，以下针对步骤041和步骤042提供两种不同修正方式。
修正方式一
参考图8所示，主图形P2中包括按照布局布线设计规则所界定的主区域A；该主区域A的横向边界为主动设计多晶硅栅极图案12的横向边界，该主区域A的纵向边界位于主动设计多晶硅栅极图案12纵向边界外侧的设定距离处。也就是说，主区域A在横向XX’上以主动设计多晶硅栅极图案12的横向边界为边界，而在纵向YY’上，主区域A的边界超出主动设计多晶硅栅极图案12的纵向边界的设定距离处。
基于此，参考图10a所示，在一些可能实现的方式中，上述步骤041可以包括：
步骤401a、参考图8所示，去除原生鳍图案1和原生多晶硅栅极图案2中，与主区域A交叠的部分。
示意的，可以通过布尔运算减法，在布局布线操作区C中，去除位于主区域A的原生鳍图案1和原生多晶硅栅极图案2。
步骤401b、参考图8所示，去除多个原生N型外延标志区31和多个原生P型外延标志区32中，与主动设计外延标志区13交叠的部分。
可以理解的是，主动设计外延标志区13与原生N型外延标志区31、原生P型外延标志区32位于同层；在此情况下，可以通过布尔运算减法，将与主动设计外延标志区13交叠的原生N型外延标志区31、原生P型外延标志区32进行去除。
在此情况下，参考图10b所示，在一些可能实现的方式中，上述步骤042可以包括：
步骤402a、参考图11(省略了13、31、32)所示，在位于主区域A横向上的周边，去除与主区域A横向边缘之间的距离小于第一设定距离的部分原生鳍图案1’，并去除与主区域A横向边缘之间的距离小于第二设定距离的部分原生多晶硅栅极图案2’。
上述第一设定距离为在布局布线设计规则中主区域A的横向边缘与原生鳍图案1之间的设定距离；上述第二设定距离为在布局布线设计规则中主区域A的横向边缘与原生多晶硅栅极图案2之间的设定距离。其中，第一设定距离、第二设定距离的具体参数大小可以在满足布图布线设计规则的基础上进行人为设定。
示意的，在通过步骤401a、步骤401b去除了与主图形P2交叠的部分原生鳍图案1、原生多晶硅栅极图案2、原生N型外延标志区31、原生P型外延标志区32后，可以通过步骤402a采用布尔运算减法，对横向XX’上距离主区域A的第一设定距离范围内的原生鳍图案1’进行去除，对纵向YY’上距离主区域A的第二设定距离范围内的原生多晶硅栅极图案2’进行去除。此处需要说明的是，在通过步骤402a去除部分原生鳍图案1’应保证原生多晶硅栅极图案2对原生鳍图案1边缘的包裹，根据布局布线设计规则，通常可以沿原生多晶硅栅极图案2的中线位置去除部分原生鳍图案。
步骤402b、对比图8和图12所示，将具有小于第一设定尺寸区域(如图8中的S区 域)的原生N型外延标志区31反型为P型；将具有小于第二设定尺寸区域的原生P型外延标志区反型为N型。
上述第一设定尺寸区域为在布局布线设计规则中需要对原生N型外延标志区31进行反型的设定尺寸；第二设定尺寸区域为在布局布线设计规则中需要对原生P型外延标志区32进行反型的设定尺寸。其中，第一设定尺寸、第二设定尺寸在横向和纵向上的长度均应满足设计规则。第一设定尺寸和第二设定尺寸可以相同，也可以不同，本申请对此不作限制。
可以理解的是，在将具有小于第一设定尺寸区域的原生N型外延标志区31反型为P型后，该标志区则与相邻的标志区的类型相同(即均为P型)，从而与相邻的标志区连接为同一个标志区，进而也就避免出现小于第一设定尺寸的区域。类似的，在将具有小于第一设定尺寸区域的原生P型外延标志区32反型为N型后，该标志区则与相邻的标志区的类型相同(即均为N型)，从而与相邻的标志区连接为同一个标志区，进而也就避免出现小于第二设定尺寸的区域。
示意的，参考图8所示，在通过步骤401b对多个原生N型外延标志区31和多个原生P型外延标志区32中与主动设计外延标志区13交叠的部分进行去除后，在保留的N型外延标志区31和原生P型外延标志区32中可能存在部分小尺寸区域(如图8中的S区域)，会导致版图设计不符合布局布线设计规则。在此情况下，参考图12所示，可以通过步骤402b对具有该小尺寸区域的外延标志区进行反型后，该小尺寸区域与相邻的标志区连接为同一标志区，从而也就不会出现小尺寸区域。例如，图12中将具有小尺寸区域S的N型外延标志区31反型为P型后，该具有小尺寸区域S的标志区与相连的两个原生P型外延标志区32连接，从而也就避免了小尺寸区域S的出现，以使得版图设计满足布局布线设计规则。
可以理解的是，由于在布局布线操作区C等比例设置有多个原生N型外延标志区31和多个原生P型外延标志区32，即使通过步骤402b将部分原生N型外延标志区31、原生P型外延标志区32进行反型，但并不会对N型外延晶体(EPI)和P型外延晶体(EPI)的平衡造成太大影响，依然能够很大程度上减小负载效应(loading effect)对外延生长工艺的不利影响。
修正方式二
相比于修正方式一中通过布局布线设计规则界定出主区域A，并依据主区域A的位置通过步骤041对原生鳍图案1和原生多晶硅栅极图案2进行修订，在该修正方式二中，可以通过步骤041根据布局布线设计规则分别对原生鳍图案1和原生多晶硅栅极图案2进行修订。
示意的，在一些可能实现的方式中，参考图13a所示，上述步骤041可以包括：
步骤401a’、参考图14所示，去除原生鳍图案1中与主动设计鳍图案11交叠的部分。
如前述内容可知，主动设计鳍图案11在布局布线操作区C的局部区域与原生鳍图案1重叠，在此情况下，通过步骤401a’去除布局布线操作区C中与主动设计鳍图案11重叠的原生鳍图案1。
步骤401b’、参考图14所示，去除原生多晶硅栅极图案2中与第一区域A1交叠的部分；其中，第一区域A1为主图形P2的区域中由主动设计多晶硅栅极图案12沿横向XX’ 和纵向YY’的边缘所界定的区域。
示意的，由主动设计多晶硅栅极图案12的外边界界定出第一区域A1，可以通过步骤401b’，位于第一区域A1的原生多晶硅栅极图案2进行去除。
步骤401c’、参考图14所示，去除多个原生N型外延标志区31和多个原生P型外延标志区32中，与主动设计外延标志区13交叠的部分。
步骤401c’与前述设置方式一中步骤401b基本一致，具体可以参考前述关于步骤401b的相关说明，此处不再赘述。
在此情况下，参考图13b所示，在一些可能实现的方式中，上述步骤042可以包括：
步骤402a’、参考图15所示，在位于主动设计鳍图案11横向XX’上的周边，去除与主动设计鳍图案11的边缘之间的距离小于第三设定距离的部分原生鳍图案1’；在位于主动设计鳍图案11纵向YY上的周边，去除与主动设计鳍图案11的边缘之间的距离小于第四设定距离的部分原生鳍图案1’。
上述第三设定距离为在布局布线设计规则中主动设计鳍图案11的横向边缘与原生鳍图案1之间的设定距离；上述第四设定距离为在布局布线设计规则中主动设计鳍图案11的纵向边缘与原生鳍图案1之间的设定距离。其中，第三设定距离、第四设定距离的具体参数大小可以在满足布图布线设计规则的基础上进行人为设定。
示意的，在通过步骤401a’、步骤402b’、步骤401c’去除了与主图形P2交叠的部分原生鳍图案1、原生多晶硅栅极图案2、原生N型外延标志区31、原生P型外延标志区32后，可以通过步骤402a’采用布尔运算减法，对横向XX’上距离主动设计鳍图案11边缘的第三设定距离范围内的原生鳍图案1’进行去除，对纵向YY’上距离主动设计鳍图案11边缘的第四设定距离范围内的原生鳍图案1’进行去除。
步骤402b’、参考图15所示，在位于主动多晶硅栅极图案12横向XX’上的周边，去除与主动多晶硅栅极图案12的边缘之间的距离小于第五设定距离的部分原生多晶硅栅极图案2’；在位于主动多晶硅栅极图案12纵向YY’上的周边，去除与主动多晶硅栅极图案12的边缘之间的距离小于第六设定距离的部分原生多晶硅栅极图案2’。
上述第五设定距离为在布局布线设计规则中主动多晶硅栅极图案12的横向边缘与原生多晶硅栅极图案2之间的设定距离；上述第六设定距离为在布局布线设计规则中主动多晶硅栅极图案12的纵向边缘与原生多晶硅栅极图案2之间的设定距离。其中，第五设定距离、第六设定距离的具体参数大小可以在满足布图布线设计规则的基础上进行人为设定。
示意的，可以通过步骤402b’采用布尔运算减法，对横向XX’上距离主动多晶硅栅极图案12边缘的第五设定距离范围内的原生多晶硅栅极图案2’进行去除，对纵向YY’上距离主动多晶硅栅极图案12边缘的第六设定距离范围内的原生多晶硅栅极图案2’进行去除。
步骤402c’、参考图14和图16所示，将具有小于第一设定尺寸区域(如图14中的S区域)的原生N型外延标志区反型为P型；将具有小于第二设定尺寸区域的原生P型外延标志区反型为N型。
步骤402c’与前述设置方式一中步骤402b基本一致，具体可以参考前述关于步骤402b的相关说明，此处不再赘述。
前述实施例均是针对采用finfet的集成电路的布局布线进行示意的说明，但本申请并 不限制于此，本申请实施例提供的布局布线方法同样适用于采用全环绕栅极晶体管(gate all around field effect transistor，GAA fet)。参考图17和图18所示，GAA fet中设置的纳米图案，如纳米片(nano sheet)NS或者纳米线(nano wire)NW；如图17采用纳米片(nano sheet)的GAA fet可以称为GAA nano-sheet fet，如图18采用纳米线(nano wire)的GAA fet可以称为GAA nano-wire fet。
可以理解的是，GAA fet与前述finfet中的fin相似，并且GAA fet与finfet对EPI的要求及产生方式也相似(图17和图18中未示出EPI部分)。基于此，前述实施例提供的关于采用finfet的集成电路的布局布线方法，同样适用于采用GAA fet的集成电路的布局布线，对于GAA fet的集成电路的布局布线方法具体可以参考前述实施例。
示意的，对于采用GAA fet的集成电路的布局布线方法可以包括：
步骤10、在布局布线操作区满铺原生图案。
上述步骤10中的原生图案包括：多个原生纳米图案、多个原生多晶硅栅极图案、多个原生N型外延(EPI)标志区和多个原生P型外延标志区；其中，针对采用nano wire的GAA fet而言，原生纳米图案为原生纳米线(nano wire)图案，针对采用nano sheet的GAA fet而言，原生纳米图案为原生纳米片(nano sheet)图案。
在一些可能实现的方式中，上述步骤10可以包括：
步骤101、在布局布线操作区满铺多个横向设置的原生纳米图案(如原生纳米线图案、原生纳米片图案)。
步骤102、在布局布线操作区纵向满铺多个纵向设置的原生多晶硅栅极图案。
步骤103、在布局布线操作区等比例、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区。
上述步骤101、步骤102、步骤103具体的相关说明可以对应参考前述实施例中的步骤011、步骤012、步骤013，此处不再赘述。
步骤20、获取主图形的数据。
上述步骤20中的主图形(main pattern)包括主动设计纳米图案、主动设计多晶硅栅极图案、主动设计外延标志区；主动设计纳米图案的设计规则与原生纳米图案的设计规则相同；其中，针对采用nano wire的GAA fet而言，主动设计纳米图案为主动设计纳米线图案；针对采用nano sheet的GAA fet而言，主动设计纳米图案为主动设计纳米片图案。
步骤30、将主图形置入布局布线操作区内。
上述步骤30中主动设计纳米图案与原生纳米图案位于同一布局布线层，且主动设计纳米图案与原生纳米图案交叠；主动设计多晶硅栅极图案与原生多晶硅栅极图案位于同一布局布线层；主动设计外延标志区与原生N型外延标志区、原生P型外延标志区位于同一布局布线层。
步骤40、根据主图形在布局布线操作区的位置，对原生图案中不满足布局布线设计规则的部分进行修正。
示意的，在一些可能实现的方式中，上述步骤40可以包括：
步骤41、去除原生图案中与主图形交叠、且不满足布局布线设计规则的部分。
步骤42、对位于主图形周边、且不满足布局布线设计规则的原生图案进行修正。
示意的，针对步骤41、步骤42与前述实施例类似，同样具有两种不同的修订方式。
修订方式一
上述步骤41可以包括：
步骤41a、去除原生纳米图案和原生多晶硅栅极图案中，与主区域交叠的部分。
上述主区域为主图形中按照布局布线设计规则所界定的区域；该区域的横向边界为主动设计多晶硅栅极图案的横向边界，该区域的纵向边界位于主动设计多晶硅栅极图案纵向边界外侧的设定距离处；也就是说，主区域A在横向XX’上以主动设计多晶硅栅极图案12的横向边界为边界，而在纵向YY’上，主区域A的边界超出主动设计多晶硅栅极图案12的纵向边界的设定距离处。
步骤41b、去除多个原生N型外延标志区和多个原生P型外延标志区中，与主动设计外延标志区交叠的部分。
上述步骤42可以包括：
步骤42a、在位于主区域横向上的周边，去除与主区域横向边缘之间的距离小于设定距离的部分原生纳米图案，并去除与主区域横向边缘之间的距离小于设定距离的部分原生多晶硅栅极图案。
步骤42b、将具有小于设定尺寸区域的原生N型外延标志区反型为P型；将具有小于设定尺寸区域的原生P型外延标志区反型为N型。
修订方式二
上述步骤41可以包括：
步骤41a’、去除原生纳米图案中与主动设计纳米图案交叠的部分。
步骤41b’、去除原生多晶硅栅极图案中与第一区域交叠的部分。
步骤41c’、去除多个原生N型外延标志区和多个原生P型外延标志区中，与主动设计外延标志区交叠的部分。
上述步骤42可以包括：
步骤42a’、在位于主动设计纳米图案横向上的周边，去除与主动设计纳米图案的边缘之间的距离小于设定距离的部分原生纳米图案；在位于主动设计纳米图案纵向上的周边，去除与主动设计纳米图案的边缘之间的距离小于设定距离的部分原生纳米图案。
步骤42b’、在位于主动多晶硅栅极图案横向上的周边，去除与主动多晶硅栅极图案的边缘之间的距离小于设定距离的部分原生多晶硅栅极图案；在位于主动多晶硅栅极图案纵向上的周边，去除与主动多晶硅栅极图案的边缘之间的距离小于设定距离的部分原生多晶硅栅极图案。
步骤42c’、将具有小于设定尺寸区域的原生N型外延标志区反型为P型；将具有小于设定尺寸区域的原生P型外延标志区反型为N型。
关于上述采用GAA fet的集成电路的布局布线方法中各步骤的其他相关说明，可以对应参考前述采用finfet的集成电路的布局布线方法实施例，此处不再赘述。
本申请实施例还提供一种计算机可读取存储介质，该计算机可读取存储介质中存储有程序代码，该程序代码可被处理器调用执行如前述任一种可能实现的方式中提供的集成电路的布局布线方法。
上述计算机可读取存储介质可以是诸如闪存、EEPROM(电可擦除可编程只读存储器)、EPROM、硬盘或者ROM之类的电子存储器。示意的，计算机可读取存储介质包括非易失 性计算机可读取存储介质(non-transitory computer-readable storage medium)。
上述计算机可读取存储介质具有执行上述方法中的任何方法步骤的程序代码的存储空间。这些程序代码可以从一个或者多个计算机程序产品中读出或者写入到这一个或者多个计算机程序产品中。程序代码可以例如以适当形式进行压缩。
本申请实施例还提供一种计算机程序，当该计算机程序被计算机执行时，用于执行如前述任一种可能实现的方式中提供的集成电路的布局布线方法。
上述计算机程序包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。该计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。该计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。
本申请实施例还提供一种集成电路的布局布线装置，该集成电路的布局布线装置可以包括处理器和存储器。其中，处理器和存储器耦合，存储器中存储有程序指令，该程序指令由处理器执行时，使得集成电路的布局布线装置执行如前述任一种可能实现的方式中提供的集成电路的布局布线方法。
上述处理器可以指示一个或多个处理器，例如，处理器可以包括一个或多个中央处理器，或者可以包括一个中央处理器和一个图形处理器，或者包括一个应用处理器和一个协处理器(例如微控制单元或神经网络处理器)。当处理器包括多个处理器时，这多个处理器可以集成在同一块芯片上，也可以各自为独立的芯片。一个处理器可以包括一个或多个物理核，其中物理核为最小的处理模块。
上述处理器可以利用各种接口和线路连接整个集成电路的布局布线装置内的各个部分，通过运行或执行存储在存储器内的程序指令，执行集成电路的布局布线装置的各种功能和处理数据。示意的，处理器可以采用数字信号处理(digital signal processing，简称DSP)、现场可编程门阵列(field－programmable gate array，简称FPGA)、可编程逻辑阵列(programmable logic array，简称PLA)中的至少一种硬件形式来实现。处理器可集成中央处理器(central processing unit，简称CPU)、图像处理器(graphics processing unit，简称GPU)和调制解调器等中的一种或几种的组合。
上述存储器可以包括随机存储器(random access memory，简称RAM)，也可以包括只读存储器(read-only memory，简称ROM)。存储器用于存储程序指令。存储器可包括存储程序区和存储数据区；其中，存储程序区可存储用于实现操作系统的指令、用于实现至少一个功能的指令，存储数据区还可以集成电路的布局布线装置在使用中所创建的数据等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

  1. 一种集成电路的布局布线方法，其特征在于，包括：
    在布局布线操作区满铺原生图案；其中，所述原生图案包括：多个原生鳍图案、多个原生多晶硅栅极图案、多个原生N型外延标志区和多个原生P型外延标志区；
    获取主图形的数据；其中，所述主图形包括主动设计鳍图案、主动设计多晶硅栅极图案、主动设计外延标志区；所述主动设计鳍图案的设计规则与所述原生鳍图案的设计规则相同；
    将所述主图形置入所述布局布线操作区内；其中，所述主动设计鳍图案与所述原生鳍图案位于同一布局布线层，且所述主动设计鳍图案与所述原生鳍图案交叠；所述主动设计多晶硅栅极图案与所述原生多晶硅栅极图案位于同一布局布线层；所述主动设计外延标志区与所述原生N型外延标志区、所述原生P型外延标志区位于同一布局布线层；
    根据所述主图形在所述布局布线操作区的位置，对所述原生图案中不满足布局布线设计规则的部分进行修正。
  2. 根据权利要求1所述的集成电路的布局布线方法，其特征在于，
    所述在布局布线操作区满铺原生图案，包括：
    在所述布局布线操作区满铺多个横向设置的所述原生鳍图案；
    在所述布局布线操作区满铺多个纵向设置的所述原生多晶硅栅极图案；
    在所述布局布线操作区等比例、无间隙满铺多个所述原生N型外延标志区和多个所述原生P型外延标志区。
  3. 根据权利要求1或2所述的集成电路的布局布线方法，其特征在于，
    所述根据所述主图形在所述布局布线操作区的位置，对所述原生图案中不满足布局布线设计规则的部分进行修正，包括：
    去除所述原生图案中与所述主图形交叠、且不满足所述布局布线设计规则的部分；
    对位于所述主图形周边、且不满足所述布局布线设计规则的所述原生图案进行修正。
  4. 根据权利要求3所述的集成电路的布局布线方法，其特征在于，
    所述主图形具有按照所述布局布线设计规则所界定的主区域；其中，所述主区域的横向边界为所述主动设计多晶硅栅极图案的横向边界；所述主区域的纵向边界位于所述主动设计多晶硅栅极图案纵向边界外侧的设定距离处；
    所述去除所述原生图案中与所述主图形交叠、且不满足所述布局布线设计规则的部分，包括：
    去除所述原生鳍图案和所述原生多晶硅栅极图案中，与所述主区域交叠的部分；
    去除所述多个原生N型外延标志区和所述多个原生P型外延标志区中，与所述主动设计外延标志区交叠的部分。
  5. 根据权利要求4所述的集成电路的布局布线方法，其特征在于，
    所述对位于所述主图形周边、且不满足所述布局布线设计规则的所述原生图案进行修正，包括：
    在位于所述主区域横向上的周边，去除与所述主区域横向边缘之间的距离小于第一设定距离的部分所述原生鳍图案，并去除与所述主区域横向边缘之间的距离小于第二设定距 离的部分所述原生多晶硅栅极图案；其中，所述第一设定距离为在所述布局布线设计规则中所述主区域的横向边缘与所述原生鳍图案之间的设定距离；所述第二设定距离为在所述布局布线设计规则中所述主区域的横向边缘与所述原生多晶硅栅极图案之间的设定距离；
    将具有小于第一设定尺寸区域的原生N型外延标志区反型为P型；将具有小于第二设定尺寸区域的原生P型外延标志区反型为N型；其中，所述第一设定尺寸区域为在所述布局布线设计规则中需要对所述原生N型外延标志区进行反型的设定尺寸；所述第二设定尺寸区域为在所述布局布线设计规则中需要对所述原生P型外延标志区进行反型的设定尺寸。
  6. 根据权利要求3所述的集成电路的布局布线方法，其特征在于，
    所述去除所述原生图案中与所述主图形交叠、且不满足所述布局布线设计规则的部分，包括：
    去除所述原生鳍图案中与所述主动设计鳍图案交叠的部分；
    去除所述原生多晶硅栅极图案中与第一区域交叠的部分；所述第一区域为所述主图形的区域中由所述主动设计多晶硅栅极图案沿横向和纵向的边缘所界定的区域；
    去除所述多个原生N型外延标志区和所述多个原生P型外延标志区中，与所述主动设计外延标志区交叠的部分。
  7. 根据权利要求3或6所述的集成电路的布局布线方法，其特征在于，
    所述对位于所述主图形周边、且不满足所述布局布线设计规则的所述原生图案进行修正，包括：
    在位于所述主动设计鳍图案横向上的周边，去除与所述主动设计鳍图案的边缘之间的距离小于第三设定距离的部分所述原生鳍图案；在位于所述主动设计鳍图案纵向上的周边，去除与所述主动设计鳍图案的边缘之间的距离小于第四设定距离的部分所述原生鳍图案；其中，所述第三设定距离为在所述布局布线设计规则中所述主动设计鳍图案的横向边缘与所述原生鳍图案之间的设定距离；所述第四设定距离为在所述布局布线设计规则中所述主动设计鳍图案的纵向边缘与所述原生鳍图案之间的设定距离；
    在位于所述主动多晶硅栅极图案横向上的周边，去除与所述主动多晶硅栅极图案的边缘之间的距离小于第五设定距离的部分所述原生多晶硅栅极图案；在位于所述主动多晶硅栅极图案纵向上的周边，去除与所述主动多晶硅栅极图案的边缘之间的距离小于第六设定距离的部分所述原生多晶硅栅极图案；其中，所述第五设定距离为在所述布局布线设计规则中所述主动多晶硅栅极图案的横向边缘与所述原生多晶硅栅极图案之间的设定距离；所述第六设定距离为在所述布局布线设计规则中所述主动多晶硅栅极图案的纵向边缘与所述原生多晶硅栅极图案之间的设定距离；
    将具有小于第一设定尺寸区域的原生N型外延标志区反型为P型；将具有小于第二设定尺寸区域的原生P型外延标志区反型为N型；其中，所述第一设定尺寸区域为在所述布局布线设计规则中需要对所述原生N型外延标志区进行反型的设定尺寸；所述第二设定尺寸区域为在所述布局布线设计规则中需要对所述原生P型外延标志区进行反型的设定尺寸。
  8. 根据权利要求2-7任一项所述的集成电路的布局布线方法，其特征在于，
    所述在所述布局布线操作区等比例、无间隙满铺多个原生N型外延标志区和多个原生 P型外延标志区，包括：
    在所述布局布线操作区，沿纵向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区；其中，所述原生N型外延标志区和所述原生P型外延标志区为条形区，且单个所述原生N型外延标志区和单个所述原生P型外延标志区与所述布局布线操作区在横向上的长度相同；
    或者，在所述布局布线操作区，沿横向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区；其中，所述原生N型外延标志区和所述原生P型外延标志区为条形区，且单个所述原生N型外延标志区和单个所述原生P型外延标志区与所述布局布线操作区在纵向上的长度相同；
    或者，在所述布局布线操作区，沿横向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区，并且沿纵向依次交替、无间隙满铺多个原生N型外延标志区和多个原生P型外延标志区。
  9. 一种集成电路的布局布线方法，其特征在于，包括：
    在布局布线操作区满铺原生图案；其中，所述原生图案包括：多个原生纳米图案、多个原生多晶硅栅极图案、多个原生N型外延标志区和多个原生P型外延标志区；所述原生纳米图案为原生纳米线图案或原生纳米片图案；
    获取主图形的数据；其中，所述主图形包括主动设计纳米图案、主动设计多晶硅栅极图案、主动设计外延标志区；所述主动设计纳米图案的设计规则与所述原生纳米图案的设计规则相同；所述主动设计纳米图案为主动设计纳米线图案或主动设计纳米片图案；
    将所述主图形置入所述布局布线操作区内；其中，所述主动设计纳米图案与所述原生纳米图案位于同一布局布线层，且所述主动设计纳米图案与所述原生纳米图案交叠；所述主动设计多晶硅栅极图案与所述原生多晶硅栅极图案位于同一布局布线层；所述主动设计外延标志区与所述原生N型外延标志区、所述原生P型外延标志区位于同一布局布线层；
    根据所述主图形的区域，对所述原生图案中不满足所述布局布线设计规则的部分进行修正。
  10. 根据权利要求9所述的集成电路的布局布线方法，其特征在于，
    所述在布局布线操作区满铺原生图案，包括：
    在所述布局布线操作区满铺多个横向设置的所述原生纳米图案；
    在所述布局布线操作区满铺多个纵向设置的所述原生多晶硅栅极图案；
    在所述布局布线操作区等比例、无间隙满铺多个所述原生N型外延标志区和多个所述原生P型外延标志区。
  11. 根据权利要求9或10所述的集成电路的布局布线方法，其特征在于，
    所述根据所述主图形在所述布局布线操作区的位置，对所述原生图案中不满足布局布线设计规则的部分进行修正，包括：
    去除所述原生图案中与所述主图形交叠、且不满足所述布局布线设计规则的部分；
    对位于所述主图形周边、且不满足所述布局布线设计规则的所述原生图案进行修正。
  12. 一种计算机可读取存储介质，其特征在于，所述计算机可读取存储介质中存储有程序代码，所述程序代码可被处理器调用执行如权利要求1-11任一项所述的集成电路的布局布线方法。
  13. 一种计算机程序，其特征在于，当所述计算机程序被计算机执行时，用于执行如权利要求1-11任一项所述的集成电路的布局布线方法。
  14. 一种集成电路的布局布线装置，其特征在于，包括处理器和存储器；所述处理器和所述存储器耦合，所述存储器存储有程序指令，所述程序指令由所述处理器执行时，使得所述集成电路的布局布线装置执行如权利要求1-11任一项所述的集成电路的布局布线方法。
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