CN105718611B - FinFET工艺标准单元库版图结构设计方法 - Google Patents
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Abstract
一种FinFET工艺标准单元库版图结构设计方法，包括：步骤1，根据工艺仿真得到鳍片间距的容许值；步骤2，根据工艺设计规则定义金属层的布线间距，得到标准单元库中单元的高度的参考指标；步骤3，结合布线间距确定单元的版图结构的中线位置信息；步骤4，通过中线位置信息、工艺设计规则和鳍片间距的容许值，定义版图结构中单元的有源区宽度的容许值；步骤5，利用仿真迭代设计标准单元库中单元的有源区宽度，使得单元的时序参数达到最优。依照本发明的设计方法，根据工艺仿真的Fin间距容许值和标准单元库反相器性能要求，迭代设计出标准单元库单元版图结构中Fin间距的最优值，有效地提高FinFET自动化设计效率以及精度。
Description
技术领域
本发明涉及一种半导体器件结构设计方法，特别是涉及一种FinFET工艺标准单元库版图结构设计方法。
背景技术
CMOS数字IC的设计通常可以分为全定制设计和半定制设计。全定制设计是一种基于晶体管级的设计方法，电路的所有器件、互连和版图均都采用直接设计。例如针对每个MOSFET定制其特有的长宽比等参数、针对每条关键路径通过调节布线的多晶硅掺杂浓度或者金属材质、宽度等参数进而调节其具体的寄生散布参数。全定制设计能够更好提高器件性能，但是耗时较多，难以完全实现自动化设计。半定制设计可以是基于门阵列或者基于标准单元库的设计。
标准单元库是VLSI自动化设计的基础，是指把电路设计中一些基本逻辑单元，诸如门电路、多路开关、触发器等，按照最佳设计原则设计，在进行IC设计时，仅需要根据电路要求从标准库中调用所需的标注单元，即能进行自动逻辑综合和自动布局布线。应用优化的标准库能够自动进行逻辑综合和版图布局布线，提高设计效率。
现有技术中的标准单元库的设计方法通常包括以下步骤：
1、标准单元库的方案设计，根据标准单元库的用途和面向的工艺确定单元库的诸如电路器件基本设计尺寸、整套标准单元库最高频率等各项技术指标；
2、标准单元库的电路设计，包括根据逻辑单元的速度和功耗技术指标的要求，设计不同驱动能力的器件尺寸；
3、标准单元库的版图设计，根据相关工艺参数及单元库技术指标确定版图设计基本参数，例如版图设计的单元高度、线道宽度、线道数量和区域划分等等；
4、标准单元库的版图设计优化，比如面积和性能优化等。
通常，在标准单元库的单元版图结构中，每个单元的高度定义需要满足为金属层(例如表示晶体管衬底上方第一层金属布线的Metal1、M1)设计规则(例如最小宽度、高度等)的整数倍，除了单元高度外，还需要定义单元版图结构的中线位置，以便于适用于CMOS工艺制造中相邻的NMOS与PMOS区域的划分。一般的，中线位置需要结合电路仿真结构和版图设计要求综合考虑，例如同一个反相器中NMOS和PMOS之间不同的宽长比需求，以及与相邻器件之间是否共用源漏区、接触孔的位置设计等等。
另一方面，随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri--gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。FinFET和三栅器件与平面CMOS器件不同，是三维(3D)器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。
然而，由于FinFET器件持续缩小，现有的适用于厚体CMOS设计的标准单元库版图设计方法难以直接套用于FinFET。这是因为除了已有的设计考虑之外，还需要进一步针对FinFET器件的三维结构进行进一步优化，例如需要考虑鳍片(Fin)之间间距的设计要求(例如为了满足光刻/刻蚀的精度需求，或者为了满足相邻器件之间的信号干扰屏蔽、防止衬底穿通现象所需要增设的如穿通停止层PTSL的额外设置等等)。
发明内容
由上所述，本发明的目的在于克服上述技术困难，改进FinFET器件的版图设计方法，以有效地提高FinFET自动化设计效率以及精度。
为此，本发明提供了一种FinFET工艺标准单元库版图结构设计方法，包括步骤：
步骤1，根据工艺仿真得到鳍片间距的容许值；
步骤2，根据工艺设计规则定义金属层的布线间距，得到标准单元库中单元的高度的参考指标；
步骤3，结合布线间距确定单元的版图结构的中线位置信息；
步骤4，通过中线位置信息、工艺设计规则和鳍片间距的容许值，定义版图结构中单元的有源区宽度的容许值；
步骤5，利用仿真迭代设计标准单元库中单元的有源区宽度，使得单元的时序参数达到最优。
其中，所述单元为CMOS反相器。其中，所述时序参数为上升/下降时间和传输延时。
其中，所述高度为布线间距的整数倍。其中，所述高度为布线间距的3～40倍、优选5～25倍、优选7～11倍。
其中，所述中线位于单元的版图结构的中部，并且具有中线位置的容许值。其中，所述中线位置的容许值小于等于所述布线间距。
其中，所述鳍片间距的容许值小于鳍片间距。
其中，所述有源区宽度的最小容许值大于鳍片间距的1倍，最大容许值为鳍片间距的整数倍。
依照本发明的FinFET工艺标准单元库版图结构设计方法，根据工艺仿真的Fin间距容许值和标准单元库反相器性能要求，迭代设计出标准单元库单元版图结构中Fin间距的最优值，有效地提高FinFET自动化设计效率以及精度。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图5为依照本发明的FinFET器件版图设计结构示意图；以及
图6为依照本发明的FinFETFinFET器件版图设计结构方法的示意流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效地提高FinFET自动化设计效率以及精度的标准单元库版图设计方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
步骤1，参照图1以及图6，根据工艺仿真得到鳍片(Fin)间距(PFin)的容许值。如图1所示，鳍片间距指的是FinFET器件阵列中相邻鳍片(鳍片沿第一方向延伸，也即图1中左右方向)的中线之间的距离，数值上等于鳍片之间露出衬底(或浅沟槽隔离STI)的沟槽宽度加上鳍片沿第二方向(垂直于第一方向)的宽度。通常，由于鳍片光刻/刻蚀工艺自身的精度限制以及掩模之间对准的误差，鳍片间距并非是绝对相等的。当鳍片间距之间的误差大于取决于工艺自身的某个阈值时，相邻的FinFET可能会短接、其外侧的FinFET线条可能会断裂，或者距离过于接近的鳍片之间会存在严重的信号串扰问题，或者间距小到一定程度会使得鳍片之前泄漏穿通的几率倍增。因此，需要根据具体制造工艺设置鳍片间距的容许值。通常，对于22nm工艺及其以下技术节点而言，鳍片间距的容许值可以为通过工艺仿真得到的一个允许的范围，通常可选的范围小于鳍片间距自身数值，在特定工艺条件下可以是具体例如1～3nm。此外，还可以根据FinFET电学性能需求设置源(FS)漏(FD)区沿第一方向的长度(LFin)以及沿第二方向的宽度(WFin)、以及设置栅极线条G的沿第一方向的长度L以控制器件的驱动能力，另外还可以进一步设置这些数值的容许差值。
步骤2，参照图2以及图6，根据工艺设计规则定义金属层的布线间距，得到标准单元库单元版图的高度(H)的参考指标。标准单元库中各个单元之间可以通过金属布线实现电连接，因此自然地，采用各个单元之间连接的金属布线的工艺参数来定义单元内各个构件自身的相对参数是有利于在不同数据库中提高单元互换性和易用性的。具体的，金属布线例如第一层金属布线(Metal1，M1)的间距为pitch，则可以将单元库中单元版图的总高度(由此约束了单元内所有器件分布的绝对界限，也即区域的最外侧边界，由PB、Prboundary表示)H定义为pitch的整数N倍，对于例如包含一个NMOS区域和一个PMOS区域的CMOS反相器而言，通常N为3～40、优选5～25、优选7～11、或者最佳为9。该数量关系N结合考虑了FinFET器件有源区尺寸以及长宽比设置，对于不同的器件可以依照器件自身结构需要设置，标准单元库高度一般不超过纵向pitch的13倍，宽度为横向pitch的整数倍，按照最小设计规则，画出电路版图结构即可，没有最大的宽度要求。纵向pitch计算一般参考工艺中奇数金属层，横向pitch计算一般参考工艺中偶数金属层。在先进工艺中，一般所有的金属层设计规则相同，因此横向pitch和纵向pitch相等。
步骤3，参照图3以及图6，结合布线间距确定中线ML位置信息。如图3所示，最中间黑体虚线所示的中线ML将单元库中的单元版图划分为上下两个部分，以便于在单元库中布置不同的元件。以CMOS反相器为例，PMOS通常稍大于NMOS(例如Wp比Wn多一个或多个pitch等等)，因此实际的中线位置往往并非一定与单元边界PB的中心线(图中为平行于沿未来鳍片延伸的第一方向，在栅极线条延伸分布的第二方向的中点处)绝对重合，而是存在一定的误差或者设计偏移————称作中线位置容许值。通常，该容许值小于等于并最好等于金属层的布线间距pitch，例如仅为其宽度的1/3～1，以在单元内不同元件实现电连接时提供足够的间距空间、以及根据需要细微调整各个晶体管的驱动能力。中线容许值等于布线间距时，如此在栅上进行打孔布线的时候，通孔正好最优利用了布线资源。
步骤4，参照图4以及图6，通过中线位置信息、工艺设计规则和Fin间距的容许值定义出单元结构(例如反相器单元的PMOS和NMOS)的有源区(Active Area)宽度容许值。确定了中线ML位置之后，可以在ML上下两侧(图中沿第二方向)整数p个Fin间距(PFin)位置处预留未来鳍片的形成位置，在最外侧鳍片形成位置(ML位置+p*PFin)之上加上根据工艺设计规则--例如有源区AA距离鳍片的最小间距即可得到有源区的最外侧位置，在最内侧鳍片形成位置(ML位置+1*PFin)基础上减去有源区AA距离鳍片的最小间距即可得到有源区的最内侧位置，两者之差即为有源区的宽度。图3中示出了p+掺杂的PMOS有源区的宽度Wpmos，以及n+掺杂的NMOS有源区的宽度Wnmos。同样的，可以定义有源区宽度的设计误差容许值：由于PMOS和NMOS有源区的宽度通常用来仿真确定反相器的最优质，而实际每个有源区至少包含两个鳍片Fin，而最多可以根据性能指标包含N个Fin，因此有源区最小宽度应大于一倍Fin间距，而最大宽度为Fin间距的整数倍(N可以大于等于3，例如大于5、大于10、最优值可以根据所有相关约束仿真迭代确定)。
步骤5，参照图5以及图6，利用(例如spice)仿真迭代设计出标准单元库的(例如CMOS反相器的PMOS和NMOS)的有源区宽度，使单元的时序参数(例如反相器的上升/下降时间和传输延时)到达最优。具体的，可以通过spice迭代仿真设计出标准单元库单元版图的单元高度、中线位置和Fin间距参数，并得到最终的标准单元库单元版图结构。例如，spice仿真确定了PMOS和NMOS的长宽比，根据两者大小之和以及与FinFET鳍片最小间距之间的关系而首先确定单元高度H，随后依照两者相对大小划定单元中线ML的位置而划分上方的PMOS形成区域以及下方的NMOS形成区域，接着根据有源区与边界之间的最小间距、与鳍片之间的最小间距等设计规则选定有源区的宽度，并且根据长宽比选择有源区的长度，此后按照接触孔、金属布线的规则合理设置完成版图结构设计。在此过程中，每一步的参数变化都可能引起器件性能改变、特别是时序参数改变，因此需要反复迭代直至达到单元的时序参数性能需求。
依照本发明的FinFET工艺标准单元库版图结构设计方法，根据工艺仿真的Fin间距容许值和标准单元库反相器性能要求，迭代设计出标准单元库单元版图结构中Fin间距的最优值，有效地提高FinFET自动化设计效率以及精度。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (11)
1.一种FinFET工艺标准单元库版图结构设计方法，包括步骤：
步骤1，根据工艺仿真得到鳍片间距的容许值；
步骤2，根据工艺设计规则定义金属层的布线间距，得到标准单元库中单元的高度的参考指标；
步骤3，结合布线间距确定单元的版图结构的中线位置信息；
步骤4，通过中线位置信息、工艺设计规则和鳍片间距的容许值，定义版图结构中单元的有源区宽度的容许值；
步骤5，利用仿真迭代设计标准单元库中单元的有源区宽度，使得单元的时序参数达到最优。
2.根据权利要求1的方法，其中，所述单元为CMOS反相器。
3.根据权利要求2的方法，其中，所述时序参数为上升/下降时间和传输延时。
4.根据权利要求1的方法，其中，所述高度为布线间距的整数倍。
5.根据权利要求4的方法，其中，所述高度为布线间距的3～40倍。
6.根据权利要求5的方法，其中，所述高度为布线间距的5～25倍。
7.根据权利要求6的方法，其中，所述高度为布线间距的7～11倍。
8.根据权利要求1的方法，其中，所述中线位于单元的版图结构的中部，并且具有中线位置的容许值。
9.根据权利要求8的方法，其中，所述中线位置的容许值小于等于所述布线间距。
10.根据权利要求1的方法，其中，所述鳍片间距的容许值小于鳍片间距。
11.根据权利要求1的方法，其中，所述有源区宽度的最小容许值大于鳍片间距的1倍，最大容许值为鳍片间距的N倍且N大于等于3。
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