CN113221487B - 标准单元版图拉伸方法 - Google Patents
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Abstract
本发明公开了一种标准单元版图拉伸方法，包括：步骤一、在Y轴方向上将标准单元的版图划分为三段区域，三段区域分别为N区、G区和P区；步骤二、将G区中所述标准单元的版图的图形的Y轴坐标乘以一个放大系数以将G区拉伸；步骤三、将G区拉伸形成的Y轴的偏移值叠加到N区或P区的Y轴坐标上；步骤四、将坐标修改后的N区、G区和P区合成拉伸后的标准单元的版图。本发明能实现标准单元版图的自动拉伸，能节省时间和人力成本，能提高效率。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别设计一种标准单元(standardcell)版图拉伸方法。
背景技术
在半导体集成电路制造领域中，每一种工艺都需要有一套对应的标准单元库(library)，在进行流片之前需要采用标准单元库中的标准单元进行自动逻辑综合和版图布局布线。
现有方法中，当标准单元库中的标准单元的版图出现问题时，往往需要进行手动修改；例如，当产品遇到低功耗漏电超出规范值(spec)时，原因会出在L型多晶硅对沟道(channel)的遮蔽效果上，对L型多晶硅进行修改往往需要对标准单元的版图进行拉伸，以让出足够的空间来对L型多晶硅进行修正。但是，一个标准单元库中往往具有较多数量如数百个的标准单元，手段对这些标准单元进行修改会比较费时间，耗时耗力，效率较低。
发明内容
本发明所要解决的技术问题是提供一种标准单元版图拉伸方法，能实现标准单元版图的自动拉伸，能节省时间和人力成本，能提高效率。
为解决上述技术问题，本发明提供的标准单元版图拉伸方法包括如下步骤：
步骤一、在Y轴方向上将标准单元的版图划分为三段区域，三段区域分别为N区、G区和P区；所述N区对应于NMOS管的形成区域，所述P区对应于PMOS管的形成区域，所述G区位于所述N区和所述P区之间。
步骤二、将所述G区中所述标准单元的版图的图形的Y轴坐标乘以一个放大系数以将所述G区拉伸。
步骤三、将所述G区拉伸形成的Y轴的偏移值叠加到所述N区或所述P区的Y轴坐标上，所述N区的Y轴坐标偏移值和所述P区的Y轴坐标偏移值的和等于所述G区拉伸形成的Y轴的偏移值。
步骤四、对坐标修改后的所述N区、所述G区和所述P区进行合成以形成拉伸后的所述标准单元的版图。
进一步的改进是，所述标准单元的版图的Y轴的原点位于所述N区的底部，步骤三中，所述N区的Y轴坐标不变，所述P区的Y轴坐标都叠加所述G区拉伸形成的Y轴的偏移值。
进一步的改进是，所述N区中包括第一有源区，所述P区中包括第二有源区，所述G区位于所述第一有源区的顶部边界线和所述第二有源区的底部边界线之间。
进一步的改进是，所述第一有源区的顶部边界线和所述第二有源区的底部边界线都为沿X轴方向延伸的直线。
进一步的改进是，所述第一有源区的图形结构呈长方形或正方形或者由长方形和正方形拼接而成。
所述第二有源区的图形结构呈长方形或正方形或者由长方形和正方形拼接而成。
进一步的改进是，在所述N区中具有多条第一多晶硅栅，在所述P型区中具有多条第二多晶硅栅；
所述第一多晶硅栅和所述第二多晶硅栅的图形结构都呈沿Y轴延伸的条形结构；
各所述第一多晶硅栅和所述第一有源区垂直相交，被所述第一多晶硅栅所覆盖的所述第一有源区作为NMOS管的沟道区，在所述第一多晶硅栅两侧的所述第一有源区中形成有N+掺杂的源区和漏区；
各所述第二多晶硅栅和所述第二有源区垂直相交，被所述第二多晶硅栅所覆盖的所述第二有源区作为PMOS管的沟道区，在所述第二多晶硅栅两侧的所述第二有源区中形成有P+掺杂的源区和漏区。
进一步的改进是，在所述NMOS管的栅极和所述PMOS管的栅极短接处，所述第一多晶硅栅和所述第二多晶硅栅相连接。
进一步的改进是，在所述NMOS管的栅极和所述PMOS管的栅极短接处，所述第一多晶硅栅和所述第二多晶硅栅连接形成条形多晶硅或者L型多晶硅。
进一步的改进是，步骤二中，所述G区的拉伸值满足对所述L型多晶硅进行图形修正的需要，所述L型多晶硅的图形修正后要求将标准单元电路的低功耗漏电降低到规格值。
进一步的改进是，一个标准单元库中包括有多个标准单元，各所述标准单元的版图都采用步骤一至步骤四实现拉伸。
进一步的改进是，实现对所述标准单元库中的所有所述标准单元的版图进行拉伸的步骤包括：
步骤11、从所述标准单元库中读取一个所述标准单元的版图；
步骤12、采用步骤一至步骤四对所读取的所述标准单元的版图进行拉伸；
步骤13、如果所读取的所述标准单元不是最后一个所述标准单元，则读取下一个所述标准单元，之后重复进行步骤12；如果所读取的所述标准单元是最后一个所述标准单元，则结束。
进一步的改进是，所述标准单元的电路包括反相器，缓冲器，与门，与非门，或门，或非门，与或门，与或非，或与，或与否，异或非，加法器，选择器，锁存器，触发器，时钟门控。
进一步的改进是，所述标准单元的版图中还包括接触孔的图形，所述接触孔位于所述N区、所述P区和所述G区中。
进一步的改进是，所述标准单元的版图中还包括金属线的图形，所述金属线位于所述N区、所述P区和所述G区中。
进一步的改进是，所述接触孔的图形呈方形，所述金属线的图形呈条形或者由条形拼接而成的图形。
进一步的改进是，步骤四完成后，所述N区、所述G区和所述P区的X轴坐标都不变。
进一步的改进是，步骤一至步骤四采用程序自动实现。
本发明通过将标准单元的版图划分为三段区域，仅对其中没有器件结构的G区进行Y轴坐标的拉伸，N区和P区则不需要拉伸而是将Y轴坐标叠加对应的偏移值即可，所以，本发明通过对标准单元的版图的Y轴坐标进行变换即可实现，能通过程序自动实现，所以能实现标准单元版图的自动拉伸，能节省时间和人力成本，能提高效率。
另外，在标准单元库中，本发明能自动实现对标准单元库中的各标准单元进行批量拉伸，能大大节省时间和人力成本，能大幅度提高效率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例标准单元版图拉伸方法的流程图；
图2A是本发明第一实施例标准单元版图拉伸方法的步骤一中将标准单元版图分成三段区域的示意图；
图2A1是图2A中对应的标准单元版图对应的电路图；
图2B是本发明第一实施例方法步骤二和步骤三中对标准单元版图进行拉伸的示意图。
具体实施方式
如图1所示，是本发明第一实施例标准单元版图拉伸方法的流程图；如图2A所示，是本发明第一实施例标准单元版图拉伸方法的步骤一中将标准单元版图分成三段区域的示意图；图2A中采用与门的标准单元为例仅说明，图2A1是图2A中对应的标准单元版图对应的电路图；图2B是本发明第一实施例方法步骤二和步骤三中对标准单元版图进行拉伸的示意图；本发明第一实施例标准单元版图拉伸方法包括如下步骤：
步骤一、如图2A所示，在Y轴方向上将标准单元的版图101a划分为三段区域，三段区域分别为N区、G区和P区；所述N区对应于NMOS管的形成区域，所述P区对应于PMOS管的形成区域，所述G区位于所述N区和所述P区之间。
图2A中采用与门的标准单元为例仅说明，结合图2A1所示可知，与门的标准单元中包括了PMOS管MP1、MP2和MP3以及NMOS管MN1、MN2和MN3，其中，PMOS管MP1和NMOS管MN2的栅极都连接到输入端A，PMOS管MP2和NMOS管MN1的栅极都连接到输入端B。PMOS管MP1、MP2以及NMOS管MN1、MN2形成与非门，PMOS管MP3和NMOS管MN3则形成反相器，输入端A和B经过与非门输出的信号经过反相器反相后作为与门的信号输出。在其他实施例中，所述标准单元的电路还包括反相器，缓冲器，与非门，或门，或非门，与或门，与或非，或与，或与否，异或非，加法器，选择器，锁存器，触发器，时钟门控。不同的电路具有不同的版图，本发明第一实施例方法能适应于不同电路的标准单元的版图拉伸。
如图2A所示可知，所述N区中包括第一有源区102，所述P区中包括第二有源区103，所述G区位于所述第一有源区102的顶部边界线即虚线BB和所述第二有源区103的底部边界线即虚线AA之间。
所述第一有源区102的顶部边界线和所述第二有源区103的底部边界线都为沿X轴方向延伸的直线。
所述第一有源区102的图形结构呈长方形或正方形或者由长方形和正方形拼接而成。图2A中，NMOS管MN1和MN2处的所述第一有源区102呈长方形，NMOS管MN3的沟道区宽度由于会增加，故所述第一有源区102在所述NMOS管MN3处的宽度会增加。所述第一有源区102还会设置在接地GND的金属线106下方。
所述第二有源区103的图形结构呈长方形或正方形或者由长方形和正方形拼接而成。图2A中，PMOS管MP1和MP2处的所述第二有源区103呈长方形，PMOS管MP3的沟道区宽度由于会增加，故所述第二有源区103在所述PMOS管MP3处的宽度会增加。所述第二有源区103还会设置在接电源电压VDD的金属线106下方。
在所述N区中具有多条第一多晶硅栅，在所述P型区中具有多条第二多晶硅栅。
所述第一多晶硅栅和所述第二多晶硅栅的图形结构都呈沿Y轴延伸的条形结构。
各所述第一多晶硅栅和所述第一有源区102垂直相交，被所述第一多晶硅栅所覆盖的所述第一有源区102作为NMOS管的沟道区，在所述第一多晶硅栅两侧的所述第一有源区102中形成有N+掺杂的源区和漏区；
各所述第二多晶硅栅和所述第二有源区103垂直相交，被所述第二多晶硅栅所覆盖的所述第二有源区103作为PMOS管的沟道区，在所述第二多晶硅栅两侧的所述第二有源区103中形成有P+掺杂的源区和漏区。
在所述NMOS管的栅极和所述PMOS管的栅极短接处，所述第一多晶硅栅和所述第二多晶硅栅相连接。
在所述NMOS管的栅极和所述PMOS管的栅极短接处，所述第一多晶硅栅和所述第二多晶硅栅连接形成条形多晶硅或者L型多晶硅。图2A中，条形多晶硅和L型多晶硅都采用标记104表示；所述第一多晶硅栅对应于位于NMOS管MN1、MN2和MN3的所述第一有源区102上方的多晶硅104；所述第二多晶硅栅对应于位于PMOS管MP1、MP2和MP3的所述第二有源区103上方的多晶硅104。其中，NMOS管MN2的第一多晶硅栅和PMOS管MP1的第二多晶硅栅并不对齐，故二者连接形成的多晶硅104为L型多晶硅。NMOS管MN1的第一多晶硅栅和PMOS管MP2的第二多晶硅栅并对齐，故二者连接形成的多晶硅104为条形多晶硅。NMOS管MN3的第一多晶硅栅和PMOS管MP3的第二多晶硅栅并对齐，故二者连接形成的多晶硅104为条形多晶硅。
图2A中，所述标准单元的版图101a中还包括接触孔105的图形，所述接触孔105位于所述N区、所述P区和所述G区中。
所述标准单元的版图101a中还包括金属线106的图形，所述金属线106位于所述N区、所述P区和所述G区中。
所述接触孔105的图形呈方形，所述金属线106的图形呈条形或者由条形拼接而成的图形。
步骤二、将所述G区中所述标准单元的版图101a的图形的Y轴坐标乘以一个放大系数以将所述G区拉伸。
本发明第一实施例中，所述G区的拉伸值满足对所述L型多晶硅进行图形修正的需要，所述L型多晶硅的图形修正后要求将标准单元电路的低功耗漏电降低到规格值。
如图2B所示，图2B中同时显示了拉伸前后的版图，且将拉伸后的版图单独用标记101b表示，拉伸前的版图还是采用标记101a表示。图2B中，版图101b中的所述G区还产生拉伸，拉伸后的所述G区位于虚线CC和虚线AA之间，所述G区的Y轴高度扩大了Δh。
步骤三、将所述G区拉伸形成的Y轴的偏移值叠加到所述N区或所述P区的Y轴坐标上，所述N区的Y轴坐标偏移值和所述P区的Y轴坐标偏移值的和等于所述G区拉伸形成的Y轴的偏移值即Δh。
本发明第一实施例中，所述标准单元的版图101a的Y轴的原点位于所述N区的底部，步骤三中，所述N区的Y轴坐标不变，所述P区的Y轴坐标都叠加所述G区拉伸形成的Y轴的偏移值。由图2B所示可知，版图101b的坐标和版图101a的坐标相同，所述N区的Y轴坐标不变，所述G区拉伸后，会将所述P区上顶Δh的高度，所述P区内部各图形之间并不需要做拉伸，仅需整体上移Δh即可。
由图2B所示可知，版图101a的高度为h1，拉伸后的版图101b的高度为h2。h2相对于h1拉伸了Δh。
本发明第一实施例中，步骤二和步骤三中所述N区、所述G区和所述P区中的坐标值(x，y)能采用如下公式计算：
其中，percent％表示所述G区中拉伸时y值增加比率；
h3表示拉伸前的所述版图101a中的所述G区的沿Y轴的高度。
步骤四、对坐标修改后的所述N区、所述G区和所述P区进行合成以形成拉伸后的所述标准单元的版图101b。
步骤四完成后，所述N区、所述G区和所述P区的X轴坐标都不变。
步骤一至步骤四采用程序自动实现。
本发明第一实施例通过将标准单元的版图101a划分为三段区域，仅对其中没有器件结构的G区进行Y轴坐标的拉伸，N区和P区则不需要拉伸而是将Y轴坐标叠加对应的偏移值即可，所以，本发明第一实施例通过对标准单元的版图101a的Y轴坐标进行变换即可实现，能通过程序自动实现，所以能实现标准单元版图的自动拉伸，能节省时间和人力成本，能提高效率。
本发明第一实施例中描述了对一个所述标准单元的版图进行拉伸。通常，需要对标准单元库中的所有标准单元进行拉伸，采用本发明第一实施例方法，能实现对所述标准单元库中的所述标准单元的版图进行批量拉伸，本发明第二实施例方法为对标准单元库中的所述标准单元的版图进行批量拉伸的方法，本发明第二实施例方法中，
一个标准单元库中包括有多个标准单元，各所述标准单元的版图101a都采用步骤一至步骤四实现拉伸。实现对所述标准单元库中的所有所述标准单元的版图101a进行拉伸的步骤包括：
步骤11、从所述标准单元库中读取一个所述标准单元的版图101a；
步骤12、采用步骤一至步骤四对所读取的所述标准单元的版图101a进行拉伸；
步骤13、如果所读取的所述标准单元不是最后一个所述标准单元，则读取下一个所述标准单元，之后重复进行步骤12；如果所读取的所述标准单元是最后一个所述标准单元，则结束。
另外，在标准单元库中，本发明第二实施例能自动实现对标准单元库中的各标准单元进行批量拉伸，能大大节省时间和人力成本，能大幅度提高效率。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (17)
1.一种标准单元版图拉伸方法，其特征在于，包括如下步骤：
步骤一、在Y轴方向上将标准单元的版图划分为三段区域，三段区域分别为N区、G区和P区；所述N区对应于NMOS管的形成区域，所述P区对应于PMOS管的形成区域，所述G区位于所述N区和所述P区之间；
步骤二、将所述G区中所述标准单元的版图的图形的Y轴坐标乘以一个放大系数以将所述G区拉伸；
步骤三、将所述G区拉伸形成的Y轴的偏移值叠加到所述N区或所述P区的Y轴坐标上，所述N区的Y轴坐标偏移值和所述P区的Y轴坐标偏移值的和等于所述G区拉伸形成的Y轴的偏移值；
步骤四、对坐标修改后的所述N区、所述G区和所述P区进行合成以形成拉伸后的所述标准单元的版图。
2.如权利要求1所述的标准单元版图拉伸方法，其特征在于：所述标准单元的版图的Y轴的原点位于所述N区的底部，步骤三中，所述N区的Y轴坐标不变，所述P区的Y轴坐标都叠加所述G区拉伸形成的Y轴的偏移值。
3.如权利要求2所述的标准单元版图拉伸方法，其特征在于：所述N区中包括第一有源区，所述P区中包括第二有源区，所述G区位于所述第一有源区的顶部边界线和所述第二有源区的底部边界线之间。
4.如权利要求3所述的标准单元版图拉伸方法，其特征在于：所述第一有源区的顶部边界线和所述第二有源区的底部边界线都为沿X轴方向延伸的直线。
5.如权利要求3所述的标准单元版图拉伸方法，其特征在于：所述第一有源区的图形结构呈长方形或正方形或者由长方形和正方形拼接而成；
所述第二有源区的图形结构呈长方形或正方形或者由长方形和正方形拼接而成。
6.如权利要求5所述的标准单元版图拉伸方法，其特征在于：在所述N区中具有多条第一多晶硅栅，在所述P区中具有多条第二多晶硅栅；
所述第一多晶硅栅和所述第二多晶硅栅的图形结构都呈沿Y轴延伸的条形结构；
各所述第一多晶硅栅和所述第一有源区垂直相交，被所述第一多晶硅栅所覆盖的所述第一有源区作为NMOS管的沟道区，在所述第一多晶硅栅两侧的所述第一有源区中形成有N+掺杂的源区和漏区；
各所述第二多晶硅栅和所述第二有源区垂直相交，被所述第二多晶硅栅所覆盖的所述第二有源区作为PMOS管的沟道区，在所述第二多晶硅栅两侧的所述第二有源区中形成有P+掺杂的源区和漏区。
7.如权利要求6所述的标准单元版图拉伸方法，其特征在于：在所述NMOS管的栅极和所述PMOS管的栅极短接处，所述第一多晶硅栅和所述第二多晶硅栅相连接。
8.如权利要求7所述的标准单元版图拉伸方法，其特征在于：在所述NMOS管的栅极和所述PMOS管的栅极短接处，所述第一多晶硅栅和所述第二多晶硅栅连接形成条形多晶硅或者L型多晶硅。
9.如权利要求8所述的标准单元版图拉伸方法，其特征在于：步骤二中，所述G区的拉伸值满足对所述L型多晶硅进行图形修正的需要，所述L型多晶硅的图形修正后要求将标准单元电路的低功耗漏电降低到规格值。
10.如权利要求1所述的标准单元版图拉伸方法，其特征在于：一个标准单元库中包括有多个标准单元，各所述标准单元的版图都采用步骤一至步骤四实现拉伸。
11.如权利要求10所述的标准单元版图拉伸方法，其特征在于：实现对所述标准单元库中的所有所述标准单元的版图进行拉伸的步骤包括：
步骤11、从所述标准单元库中读取一个所述标准单元的版图；
步骤12、采用步骤一至步骤四对所读取的所述标准单元的版图进行拉伸；
步骤13、如果所读取的所述标准单元不是最后一个所述标准单元，则读取下一个所述标准单元，之后重复进行步骤12；如果所读取的所述标准单元是最后一个所述标准单元，则结束。
12.如权利要求1所述的标准单元版图拉伸方法，其特征在于：所述标准单元的电路包括反相器，缓冲器，与门，与非门，或门，或非门，与或门，与或非，或与，或与否，异或非，加法器，选择器，锁存器，触发器，时钟门控。
13.如权利要求8所述的标准单元版图拉伸方法，其特征在于：所述标准单元的版图中还包括接触孔的图形，所述接触孔位于所述N区、所述P区和所述G区中。
14.如权利要求13所述的标准单元版图拉伸方法，其特征在于：所述标准单元的版图中还包括金属线的图形，所述金属线位于所述N区、所述P区和所述G区中。
15.如权利要求14所述的标准单元版图拉伸方法，其特征在于：所述接触孔的图形呈方形，所述金属线的图形呈条形或者由条形拼接而成的图形。
16.如权利要求1所述的标准单元版图拉伸方法，其特征在于：步骤四完成后，所述N区、所述G区和所述P区的X轴坐标都不变。
17.如权利要求1或11所述的标准单元版图拉伸方法，其特征在于：步骤一至步骤四采用程序自动实现。
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