CN107798197B - 一种减小wpe效应的标准单元库版图设计方法 - Google Patents

一种减小wpe效应的标准单元库版图设计方法 Download PDF

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Abstract

本发明提供了一种减小WPE效应的标准单元库版图设计方案，应用于半导体制造领域，包括以下步骤，确定标准单元版图的基本设计参数；根据所述标准单元原理图和所述基本设计参数，形成标准单元的基本版图；根据所述标准单元的基本版图，计算出单个所述标准单元的PMOS AA有源区至N阱的最大距离(SC_sum)；根据所述最大距离(SC_sum)，计算出PMOS的源/漏端至N阱的最佳距离值；根据所述最佳距离值，对所述基本版图进行调整。有益效果：本发明在实现了单个标准单元版图和面积固定的同时，减小了标准单元所受WPE效应的影响，增高阈值电压，电路速度提升5％以上。

Description

一种减小WPE效应的标准单元库版图设计方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种减小WPE效应的标准单元库版图设计方法。
背景技术
如图1所示，阱邻近效应(WPE:Well Proximity Effect)指在离子注入制造工艺时，原子从掩模板的边沿开始扩散，在阱边附近的地方硅片表面变得密集，浓度会随着距离掩模板的边沿的远近而有所不同，导致整个阱的掺杂浓度不均匀，MOS管的阈值电压也不尽相同，对电路性能产生影响。
图2为一个典型的标准单元，缓冲器(Buffer)的版图，由PMOS和NMOS构成。其缺点在于，在面积固定的情况下，PMOS晶体管的源端和漏端区域均离N阱距离较近，NMOS晶体管的源端和漏端区域均离P sub距离较近，因此PMOS及NMOS受WPE效应影响明显，阈值电压升高，导致电路开启速度降低，从而引起电路的工作频率降低。
标准单元库，作为数字集成电路设计的基础，WPE效应对于标准单元库的影响也不容忽视。
发明内容
针对上述问题，本发明提供了一种减小WPE效应的标准单元库版图设计方法，应用于半导体制造领域，其中，于标准单元库的标准单元原理图设计完成后，执行以下步骤：
步骤S1、确定标准单元版图的基本设计参数；
步骤S2、根据所述标准单元原理图和所述基本设计参数，形成标准单元的基本版图；
步骤S3、根据所述标准单元的基本版图，计算出单个所述标准单元的PMOS AA有源区至N阱的最大距离(SC_sum)；
步骤S4、根据所述最大距离(SC_sum)，计算出PMOS的源/漏端至N阱的最佳距离值；
步骤S5、根据所述最佳距离值，对所述基本版图进行调整。
其中，所述步骤S1中所述基本设计参数包括布线走向、垂直布线通道、水平布线通道、单元高度、版图偏移间距、版图使用金属层数、PMOS AA有源区至N阱的最小距离(SC1)、单元版图边界(CELLBOUNDRY)至N阱的最小距离(S1)。
其中，所述步骤S1还包括以下分步骤：
步骤S11、确定布局布线阶段高层金属的所述布线走向；
步骤S12、根据工艺设计包提供的逻辑设计规则和所述布线走向，确定所述垂直布线通道和所述水平布线通道的值；
步骤S13、确定所述单元高度的值；
步骤S14、确定所述标准单元版图是否需要偏移，及所述版图偏移间距的值；
步骤S15、确定所述版图使用金属层数；
步骤S16、确定所述PMOS AA有源区至N阱的最小距离(SC1)。
步骤S17、确定所述单元版图边界至N阱的最小距离(S1)。
其中，所述布线走向为偶数层金属垂直方向布线或奇数层金属水平方向布线或偶数层金属水平方向布线或奇数层金属垂直方向布线。
其中，所述单元高度的值为所述水平布线通道间距的整数倍。
其中，所述版图偏移间距分别为所述垂直布线通道、所述水平布线通道的0或0.5倍。
其中，所述步骤S2中所述标准单元的基本版图包括单元版图的布局、连线、所述PMOS AA有源区在水平方向宽度(W_AA)及单元版图宽度(W_cell)。
其中，所述单元版图宽度(W_cell)为所述垂直布线通道间距的整数倍与2倍的单元版图边界至N阱的最小距离(S1)之和。
其中，所述最大距离(SC_sum)的计算方法为：所述最大距离(SC_sum)等于所述单元版图宽度(W_cell)减去所述水平方向宽度(W_AA)。
其中，所述最佳距离值的计算方法为：所述PMOS AA有源区至N阱的距离(SC_s)等于所述漏区至N阱的距离(SC_d)等于所述最大距离(SC_sum)除以2，且所述PMOS AA有源区至N阱的距离(SC_s)大于等于所述AA有源区至N阱的最小距离(SC1)。
有益效果：本发明在实现了单个标准单元版图和面积固定的同时，减小了标准单元所受WPE效应的影响，增高阈值电压，电路速度提升5％以上。
附图说明
图1WPE的形成描述；
图2现有的标准单元版图设计参考版图
图3～6本发明的可减小WPE效应的单元库版图设计参考版图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
在一个较佳的实施例中，如图3～6所示，提出了一种减小WPE效应的标准单元库版图设计方法，图3、图4中，1为金属1层，2为N阱区、3为通孔、4为P选择层区、5为AA有源区、6为N选择层、7为多晶硅应用于半导体制造领域，其中，于标准单元库的标准单元原理图设计完成后，执行以下步骤：
步骤S1、确定标准单元版图的基本设计参数；
步骤S2、根据所述标准单元原理图和所述基本设计参数，形成标准单元的基本版图；
步骤S3、根据所述标准单元的基本版图，计算出单个所述标准单元的PMOS AA有源区5至N阱的最大距离(SC_sum)；
步骤S4、根据所述最大距离(SC_sum)，计算出PMOS的源/漏端至N阱2的最佳距离值；
步骤S5、根据所述最佳距离值，对所述基本版图进行调整。
上述技术方案中，由于WPE效应的存在，会导致整个阱掺杂浓度不均，使MOS管阈值电压不尽相同，最终对电路性能造成影响；本发明提出的版图设计方案，在实现了单个标准单元板图和面积固定的同时，减小了标准单元所受WPE效应的影响，使MOS管的阈值电压得到提高，从而提升了电路性能，使电路速度提升5％以上。
在一个较佳的实施例中，标准单元版图的基本设计参数包括布线走向、垂直布线通道、水平布线通道、单元高度、版图偏移间距、版图使用金属层数、PMOS AA有源区5至N阱2的最小距离(SC1)、单元版图边界(CELLBOUNDRY)至N阱2的最小距离(S1)。
在一个较佳的实施例中，确定布线走向，即确定P&R(Place and Route，布局布线)阶段高层金属的布线走向；如偶数层金属垂直方向布线，奇数层金属水平方向布线；或者偶数层金属水平方向布线，奇数层金属垂直方向布线，本实施例中采用偶数层金属垂直方向布线，奇数层金属水平方向布线的布线走向为例进行说明。
随后，根据PDK(Process Design Kit，工艺设计包)提供的逻辑设计规则(LogicDesign Rule)和已经确定的布线走向来确定垂直布线通道和水平布线通道的值；在一个较佳的实施例中，垂直布线的间距为VIA(过孔)1/VIA3)等奇数VIA之间的最小DRC(DesignRule Check，设计规则检查)距离，以满足M2/M4/M6等偶数层金属布线的DRC，节约布线通道资源；相应的，为了节约布线通道资源，确定水平布线通道时，水平通道的值也为VIA2/VIA4等偶数VIA之间的最小DRC距离，以满足M3/M5/M7等奇数层金属布线的DRC。
随后，确定单元高度的值；单元高度，即为标准单元版图的高度，通常为水平布线通道间距的整数倍，所乘的整数会根据标准单元库的设计需求有所浮动，设计需求一般有高密度、低功耗、高性能等，浮动范围一般在7～12之间，在一个较佳的实施例中，以该整数取值为7进行说明。
随后，确定版图偏移间距；根据标准单元库版图在后端P&R阶段的需求来确定标准单元版图在X轴或Y轴方向上是否存在偏移，偏移间距分别为垂直布线通道或水平布线通道的0或0.5倍；在一个较佳的实施例中，选用0.5倍的垂直布线通道或水平布线通道为标准单元版图的偏移间距。
随后，选择版图使用的金属层数，选择的依据一般考虑功耗与性能，在一个较佳的实施例中，考虑到低功耗、高性能的需求，版图使用的金属层数分别为1层与2层。
随后，根据PDK提供的逻辑设计规则，确定PMOS AA有源区2至N阱2的最小距离(SC1)，以及单元版图边界(CELLBOUNDRY)至N阱2的最小距离(S1)。
接下来，进行步骤S2，综合标准单元原理图和已经确定的基本设计参数，进行标准单元基本版图的设计；在一个较佳的实施例中，标准单元的基本版图包括版图的布局、连线、AA有源区5在水平方向宽度(W_AA)及单元版图宽度(W_cell)，其中，单元版图宽度为垂直布线通道间距的整数倍与2倍的单元版图边界至N阱2的最小距离(S1)之和。
接下来，进行步骤S3，根据所述标准单元的基本版图，计算出单个标准单元的PMOSAA有源区5至N阱2的最大距离(SC_sum)；在一个较佳的实施例中，单个标准单元的PMOS AA有源区5至N阱2的最大距离(SC_sum)的计算方法为：单个标准单元的PMOS AA有源区5至N阱2的最大距离(SC_sum)等于单元版图宽度(W_cell)减去水平方向宽度(W_AA)。
接下来，进行步骤S4，根据单个标准单元的PMOS AA有源区5至N阱2的最大距离(SC_sum)，计算出PMOS的源/漏端至N阱2的最佳距离值；在一个较佳的实施例中，PMOS的源/漏端至N阱2的最佳距离值的计算方法为：PMOS AA有源区5至N阱2的距离(SC_s)等于漏区至N阱2的距离(SC_d)等于单个标准单元的PMOS AA有源区5至N阱2的最大距离(SC_sum)除以2，且PMOS AA有源区5至N阱2的距离(SC_s)大于等于AA有源区5至N阱2的最小距离(SC1)。得出的PMOS AA有源区5至N阱2的距离(SC_s)与漏区至N阱2的距离(SC_d)可以用来在标准单元面积固定的情况下，减小标准单元的WPE效应。
接下来，进行步骤S5，根据上述步骤确定的PMOS的源/漏端至N阱2的最佳距离值对基本版图进行调整；在一个较佳的实施例中，如图4，将步骤S2中确定的标准单元基本版图向版图中心进行调整，进而使MOS管均匀地减小WPE效应。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (9)

1.一种减小WPE效应的标准单元库版图设计方法，应用于半导体制造领域，其特征在于，于标准单元库的标准单元原理图设计完成后，执行以下步骤：
步骤S1、确定标准单元版图的基本设计参数；
步骤S2、根据所述标准单元原理图和所述基本设计参数，形成标准单元的基本版图；
步骤S3、根据所述标准单元的基本版图中的PMOS AA有源区在水平方向宽度(W_AA)及单元版图宽度(W_cell)，计算出单个所述标准单元的PMOS AA有源区至N阱的最大距离(SC_sum)；
步骤S4、根据所述最大距离(SC_sum)，计算出PMOS的源/漏端至N阱的最佳距离值；
步骤S5、根据所述最佳距离值，对所述基本版图进行调整；
其中所述最佳距离值的计算方式为：
所述PMOS AA有源区至N阱的距离(SC_s)等于PMOS漏区至N阱的距离(SC_d)等于所述最大距离(SC_sum)除以2，且所述PMOS AA有源区至N阱的距离(SC_s)大于等于所述AA有源区至N阱的最小距离(SC1)；
则所述最佳距离值包括PMOS AA有源区至N阱的距离(SC_s)以及PMOS漏区至N阱的距离(SC_d)。
2.根据权利要求1所述的方法，其特征在于，所述步骤S1中所述基本设计参数包括布线走向、垂直布线通道、水平布线通道、单元高度、版图偏移间距、版图使用金属层数、PMOS AA有源区至N阱的最小距离(SC1)、单元版图边界至N阱的最小距离(S1)。
3.根据权利要求2所述的方法，其特征在于，所述步骤S1还包括以下分步骤：
步骤S11、确定布局布线阶段高层金属的所述布线走向；
步骤S12、根据工艺设计包提供的逻辑设计规则和所述布线走向，确定所述垂直布线通道和所述水平布线通道的值；
步骤S13、确定所述单元高度的值；
步骤S14、确定所述标准单元版图是否需要偏移，及所述版图偏移间距的值；
步骤S15、确定所述版图使用金属层数；
步骤S16、确定所述PMOS AA有源区至N阱的最小距离(SC1)；
步骤S17、确定所述单元版图边界至N阱的最小距离(S1)。
4.根据权利要求2所述的方法，其特征在于，所述布线走向为偶数层金属垂直方向布线以及奇数层金属水平方向布线；或
所述布线方向为偶数层金属水平方向布线以及奇数层金属垂直方向布线。
5.根据权利要求2所述的方法，其特征在于，所述单元高度的值为所述水平布线通道间距的整数倍。
6.根据权利要求2所述的方法，其特征在于，所述版图偏移间距分别为所述垂直布线通道、所述水平布线通道的0倍；或者
所述版图偏移间距分别为所述垂直布线通道、所述水平布线通道的0.5倍。
7.根据权利要求3所述的方法，其特征在于，所述步骤S2中所述标准单元的基本版图包括单元版图的布局、连线、所述PMOS AA有源区在水平方向宽度(W_AA)及单元版图宽度(W_cell)。
8.根据权利要求7中所述的方法，其特征在于，所述单元版图宽度(W_cell)为所述垂直布线通道间距的整数倍与2倍的存储区边界至N阱的最小距离(S1)之和。
9.根据权利要求7所述的方法，其特征在于，所述最大距离(SC_sum)的计算方法为：所述最大距离(SC_sum)等于所述单元版图宽度(W_cell)减去所述水平方向宽度(W_AA)。
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