JP2011250287A - オペレイショナル・トランスコンダクタンス・アンプ - Google Patents

Abstract

【課題】ＭＯＳトランジスタのしきい値電圧の絶対値が低い場合でも優れた線形性能を確保しつつ、入力信号レベルを大きくすることができるオペレイショナル・トランスコンダクタンス・アンプを提供する。
【解決手段】信号が入力され、信号を出力するＮＭＯＳトランジスタ（以下、Ｔｒ）１１、１２、ドレインがＴｒ１１のソースに接続され、ゲートがＴｒ１２のソースに接続されるＴｒ１３、ドレインがＴｒ１２のソースに接続され、ゲートがＴｒ１１のソースに接続されるＴｒ１４、Ｔｒ１３に電流を供給する電流源１７、Ｔｒ１４に電流を供給する電流源１８、Ｔｒ１３のソースとＴｒ１４のソースとの間に接続される抵抗素子１９、Ｔｒ１３、１４に対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧源２１、２２によってＯＴＡを構成する。
【選択図】 図１

Description

本発明は、オペレイショナル・トランスコンダクタンス・アンプ(ＯＴＡ:Operational Transcondactance Amplifier）に関し、より詳細には、カプリオのクアッド回路をベースにしたオペレイショナル・トランスコンダクタンス・アンプに関する。

現在、電圧を電流に変換するオペレイショナル・トランスコンダクタンス・アンプ（以下、本明細書では単にＯＴＡ、あるいはＯＴＡ回路とも記す）には、多くの種類があるが、例えば、特許文献１、非特許文献１に記載されているようなカプリオのクアッド回路は、入力電圧に対する出力電流の線形性能が、他のＯＴＡに比べて非常に優れているという特徴を有している。例えば、このようなＯＴＡをＯＴＡ−Ｃフィルタとして用いることで、線形性能の優れた高速フィルタを構成することができる。

特開２００８−９２２６６号公報 段落００１７〜００１８

R. Caprio著 IEE Electron. Lett，９巻、６号、１４７〜１４８ページ、１９７３年。論文タイトル「Precision differential Voltage-Current Convertor」

しかしながら、従来のＯＴＡ回路をベースにしたカプリオのクアッド回路は、最大入力信号レベルが、ＯＴＡ回路に使用されるトランジスタのしきい値電圧によって制限されるという問題があった。以下、この問題を、図１０を使って詳細に説明する。
図１０は、カプリオのクアッド回路をベースにした従来のＯＴＡ回路を示した図である。図示したＯＴＡ回路は、ＮＭＯＳトランジスタ１３２〜１３５と、ＰＭＯＳトランジスタ１３０、１３１と、電流源１３６、１３７と、抵抗素子１４３と、差動入力端子１３８、１３９と、出力端子１４０、１４１と、端子１４２、１４４〜１４７とを備えている。

図１０に示したＯＴＡは、カプリオのクアッド回路をベースにしているので線形性能に優れ、高速なＯＴＡ回路を実現できる。
図１０に示したＯＴＡ回路の動作を説明する。なお、説明において、ＮＭＯＳトランジスタ１３４のソース端子である端子１４６の電圧をＶ146、ゲート端子となる端子１４５の電圧をＶ145、ドレイン端子となる端子１４４の電圧をＶ144とする。
ＮＭＯＳトランジスタ１３４がＯＴＡ回路として動作するためには、飽和領域条件である式（１）を満足する必要がある。
Ｖ145−Ｖ146−Ｖth＜Ｖ144−Ｖ146 …式（１）
式（１）において、ＶthはＮＭＯＳトランジスタ１３４のしきい値電圧であり、ＮＭＯＳトランジスタ１３４がエンハンスメント型である場合には正の数値である。また入力信号が０の場合、すなわち差動入力端子１３８、１３９にかかる電圧が同じである場合、端子１４４、１４５の電圧Ｖ144、Ｖ145は同じ値になり、この値をＶaとする。

差動入力端子１３８、１３９に入力信号としてそれぞれ−Ｖin、＋Ｖinの信号が与えられた場合、端子１４４、１４５の電圧Ｖaは、電圧Ｖaを中心として互いに反対にシフトする。このため、Ｖ144、Ｖ145は、それぞれ式（２）、式（３）によって表される。
Ｖ144＝Ｖa−ｂ・Ｖin …式（２）
Ｖ145＝Ｖa＋ｂ・Ｖin …式（３）

ここで、ｂはＯＴＡの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。以下、簡略のためｂ＝１として、式（２）、式（３）を式（１）に代入して整理すると、式（４）が得られる。
（Ｖth／２）＞Ｖin …式（４）
式（４）からわかるように、図１０に示したＯＴＡ回路は、入力信号電圧Ｖinがしきい値電圧Ｖthの絶対値の２分の１を超える場合、ＭＯＳトランジスタ２０３が飽和領域から外れ、ＯＴＡ回路として正常に動作しなくなる。なお、式（１）〜（４）は、ＮＭＯＳトランジスタ１３４について得られたものであるが、同様に計算することでＮＭＯＳトランジスタ１３５に関しても式（４）を得ることができる。

多くのアナログ回路では、電源電圧が低い場合、あるいはトランジスタのしきい値電圧が大きい場合に信号レンジが制限を受ける。ところが、図１０に示したＯＴＡ回路では、電源電圧と関係なく、式（４）に示したように、しきい値電圧Ｖthの絶対値により、ＯＴＡの動作が制限されることになる。しきい値電圧の絶対値は、環境温度による低下（高温時）や製造時のばらつきを見込んで設定されており、現状では一般に０．５〜０．８Ｖの範囲に設定されている。したがって、図１０に示したＯＴＡ回路が良好な線形特性を得るためには、その最大入力信号レベルは０．２５Ｖとなる。
つまり、従来のカプリオのクアッド回路をベースにしたＯＴＡ回路は、最大入力信号レベルがＭＯＳトランジスタ１３４、１３５のしきい値電圧の半分程度に制限されるという問題があった。

本発明は、このような点に鑑みてなされたもので、ＭＯＳトランジスタのしきい値電圧の絶対値が低い場合でも優れた線形性能を確保しつつ、入力信号レベルを大きくすることができるカプリオのクアッド回路をベースにしたオペレイショナル・トランスコンダクタンス・アンプを提供することを目的とする。このようなオペレイショナル・トランスコンダクタンス・アンプをＯＴＡ−Ｃフィルタとして用いることで、入力信号レベルが大きくてかつ線形性能に優れた高速フィルタを実現することができる。

以上の課題を解決するため、本発明のオペレイショナル・トランスコンダクタンス・アンプは、ゲートに第１入力信号が入力され、ドレインから第１出力信号が出力される第１ＭＯＳトランジスタ（例えば図１、５に示したＮＭＯＳトランジスタ１１、図７に示したＰＭＯＳトランジスタ１１１）と、ゲートに第２入力信号が入力され、ドレインから第２出力信号が出力される第２ＭＯＳトランジスタ（例えば図１、５に示したＮＭＯＳトランジスタ１２、図７に示したＰＭＯＳトランジスタ１１２）とを備える第１トランジスタ対と、ドレインが前記第１ＭＯＳトランジスタのソースに接続され、ゲートが前記第２ＭＯＳトランジスタのソースに接続される第３ＭＯＳトランジスタ（例えば図１、５に示したＮＭＯＳトランジスタ１３、図７に示したＰＭＯＳトランジスタ１１３）と、ドレインが前記第２ＭＯＳトランジスタのソースに接続され、ゲートが前記第１ＭＯＳトランジスタのソースに接続される第４ＭＯＳトランジスタ（例えば図１、５に示したＮＭＯＳトランジスタ１４、図７に示したＰＭＯＳトランジスタ１１４）と、を備える第２トランジスタ対と、前記第３ＭＯＳトランジスタのソースに電流を供給する第１電流源（例えば図１、５に示した電流源１７、図７に示した電流源１１７）と、前記第４ＭＯＳトランジスタのソースに電流を供給する第２電流源（例えば図１、５に示した電流源１８、図７に示した電流源１１８）と、を備える電流源対と、前記第３ＭＯＳトランジスタのソースと前記第４ＭＯＳトランジスタのソースとの間に接続される第１抵抗素子（例えば図１、５に示した抵抗素子１９、図７に示した抵抗素子１１９）と、を備えるオペレイショナル・トランスコンダクタンス・アンプであって、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧印加手段（例えば図１に示した電圧源２１、２２、例えば図５に示した電圧源５１、５２、例えば図７に示した電圧源１２１、１２２）と、を備えることを特徴とする。

また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧印加手段が、前記第３ＭＯＳトランジスタのゲートと前記第４ＭＯＳトランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第１電圧源（例えば図１に示した電圧源２２、図５に示した電圧源５２、図７に示した電圧源１２２）と、前記第４ＭＯＳトランジスタのゲートと前記第３ＭＯＳトランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第２電圧源（例えば図１に示した電圧源２１、図５に示した電圧源５１、図７に示した電圧源１２１）と、を含むことが望ましい。

また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧印加手段が、前記第１ＭＯＳトランジスタのソースと前記第３ＭＯＳトランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第３電圧源（例えば図５に示した電圧源５１）と、前記第２ＭＯＳトランジスタのソースと前記第４ＭＯＳトランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第４電圧源（例えば図５に示した電圧源５２）と、を含むことが望ましい。

また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧印加手段が、第３電流源（例えば図３に示したＰＭＯＳトランジスタ４１）から電流の供給を受ける第１端子と、第４電流源（例えば図３に示したＮＭＯＳトランジスタ４２）から電流の供給を受ける第２端子を備えた第２抵抗素子（例えば図３に示した抵抗素子４３）を含む電圧源を含むことが望ましい。
また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記電圧源が、該電圧源によって印加される電圧値と、前記第２トランジスタ対のＭＯＳトランジスタのしきい値電圧とを加算または減算した値が一定の電圧値になるような電圧を生成する適応型電圧生成回路であることが望ましい（例えば、式（４２）、（４３））。

また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記適応型電圧生成回路が、前記第２トランジスタ対のＭＯＳトランジスタの導電型がＮ型の場合、電圧源によって印加される電圧値と、前記第２トランジスタ対のＭＯＳトランジスタのしきい値電圧とを加算した電圧値が一定の値になるように電圧を生成し、前記第２トランジスタ対のＭＯＳトランジスタの導電型がＰ型の場合、電圧源によって印加される電圧値から、前記第２トランジスタ対のＭＯＳトランジスタのしきい値電圧を減算した電圧値が一定の値になるように電圧を生成することが望ましい（例えば、式（４２）、（４３））。

また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記第３電圧源が、第１ＭＯＳトランジスタのソースと第３ＭＯＳトランジスタのドレインの間に接続された第３抵抗素子（例えば図６に示した抵抗素子７１）と、前記第３ＭＯＳトランジスタと直列接続になるように前記第３ＭＯＳトランジスタのドレインと接続された第５電流源（例えば図６に示した電流源６９）と、前記第１ＭＯＳトランジスタと直列接続になるように前記第１ＭＯＳトランジスタのソースと接続された第６電流源（例えば図６に示した電流源６７）と、備え、前記第５電流源、前記第６電流源によって供給される電流値が、いずれも前記第１電流源によって供給される電流の値と前記第３抵抗素子を流れる電流の値との和に等しく、前記第４電圧源は、第２ＭＯＳトランジスタのソースと第４ＭＯＳトランジスタのドレインの間に接続された第４抵抗素子（例えば図６に示した抵抗素子７２）と、前記第４ＭＯＳトランジスタと直列接続になるように前記第４ＭＯＳトランジスタのドレインと接続された第７電流源（例えば図６に示した電流源７０）と、前記第３ＭＯＳトランジスタと直列接続になるように前記第３ＭＯＳトランジスタのソースと接続された第８電流源（例えば図６に示した電流源６８）と、を備え、前記第７電流源、前記第８電流源によって供給される電流値が、いずれも前記第２電流源によって供給される電流の値と前記第４抵抗素子を流れる電流の値との和に等しいことが望ましい（例えば、式（１２）、（１３））。

また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記第３電流源が第５ＭＯＳトランジスタ（例えば図８に示したＰＭＯＳトランジスタ８１、８６）であり、前記第４電流源が第６ＭＯＳトランジスタ（例えば図８に示したＮＭＯＳトランジスタ８２、８７）であって、非反転端子及び反転端子から入力信号を入力し、差分を出力信号として出力する差動増幅器（例えば差動増幅器９６）と、前記差動増幅器の出力信号が入力されるゲートを有する第７ＭＯＳトランジスタ（例えば図８に示したＰＭＯＳトランジスタ９１）と、前記第７ＭＯＳトランジスタのゲートに接続されるゲート（例えば図８に示した端子１０１）と、前記非反転端子と接続されるドレインを有する第８ＭＯＳトランジスタ（例えば図８に示したＰＭＯＳトランジスタ９３）と、前記第８ＭＯＳトランジスタのドレインと第５抵抗素子（例えば図８に示した抵抗素子９５）を介して接続されるドレインと、当該ドレインと接続されるゲートを有する第９ＭＯＳトランジスタ（例えば図８に示したＮＭＯＳトランジスタ９４）と、前記第７ＭＯＳトランジスタのドレインと接続されるドレイン、当該ドレインに接続されるゲートを有する第１０ＭＯＳトランジスタ（例えば図８に示したＮＭＯＳトランジスタ９２）と、をさらに備え、前記差動増幅器の出力信号が、前記第５ＭＯＳトランジスタのゲートに入力して前記第５ＭＯＳトランジスタを制御し、前記第１０ＭＯＳトランジスタのゲートとドレインとに接続された端子が前記第６ＭＯＳトランジスタのゲートに入力して前記第６ＭＯＳトランジスタを制御することが望ましい。

また、本発明のオペレイショナル・トランスコンダクタンス・アンプは、上記した発明において、前記差動増幅器の出力端子に接続するゲート端子を有する第１１ＭＯＳトランジスタ（例えば図９に示したＰＭＯＳトランジスタ１０７）と、前記第１１ＭＯＳトランジスタのドレイン端子に接続するドレインと、当該ドレインと接続するゲートを有する第１２ＭＯＳトランジスタ（例えば図９に示したＮＭＯＳトランジスタ１０８）と、当該第１２ＭＯＳトランジスタのドレイン及びゲートと接続するゲートを有する第１３ＭＯＳトランジスタ（例えば図９に示したＮＭＯＳトランジスタ１０６）と、前記第９ＭＯＳトランジスタのドレインと接続される第９電流源（例えば図９に示した電流源１１４）と、をさらに備え、前記第５抵抗素子は、前記前記第８ＭＯＳトランジスタのドレイン、第９ＭＯＳトランジスタのドレイン及びゲート、前記第１３ＭＯＳトランジスタのドレインに接続されることが望ましい。

本発明によれば、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタを飽和状態で動作させる方向に電圧を印加することができる。このため、ＯＴＡ回路として動作する入力電圧範囲は印加された電圧の半分だけ拡大する。したがって、カプリオのクアッド回路をベースとしながら、入力可能な電圧の範囲を拡大することが可能なＯＴＡ回路を提供することができる。

本発明の実施形態１のＯＴＡ回路を説明するための回路図である。 本発明の実施形態において使用される文言を説明するための図である。 図１、図５及び図７に示した電圧源に適用できる電圧源を説明するための図である。 図１に示した本発明の実施形態１のＯＴＡ回路をより具体的に説明するための回路図である。 本発明の実施形態２のＯＴＡ回路を説明するための図である。 図５に示した本発明の実施形態２のＯＴＡ回路をより具体的に説明するための回路図である。 本発明の実施形態３のＯＴＡ回路を説明するための図である。 本発明の実施形態４のＯＴＡ回路の電圧源の具体例を示した図である。 本発明の実施形態５のＯＴＡ回路の電圧源の具体例を示した図である。 カプリオのクアッド回路をベースにした従来のＯＴＡ回路を示した図である。

以下、図を参照して本発明に係る実施形態１ないし実施形態３のＯＴＡ回路を説明する。
（実施形態１）
１ 構成
図１は、本発明の実施形態１のＯＴＡ回路を説明するための回路図である。なお、図１に示した実施形態１のＯＴＡ回路の構成は、図１０に示した従来のＯＴＡ回路に電圧源２１、２２を加えたものである。電圧源２１、２２は、後述するＮＭＯＳトランジスタ１３、１４に対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する。
なお、ここで、本明細書において使用される、トランジスタの動作点、飽和領域、線形領域の文言について説明する。図２は、ＭＯＳトランジスタのドレインに流れ込む電流Ｉdを縦軸に、ＭＯＳトランジスタのドレイン・ソース間にかかる電圧Ｖdsを横軸にとって両者の関係（Ｉd−Ｖds特性）を示した図である。Ｉd−Ｖds特性は、ゲート・ソース間にかかる電圧Ｖgsによって変わるので、電圧Ｖgsを変えることにより、Ｉd−Ｖds特性を示す曲線は複数描かれる。

ＭＯＳトランジスタの動作領域は、周知のように、線形領域（非飽和領域）と、飽和領域とに分けられる。線形領域とは、図示したように、電圧Ｖdsの変化に応じて電流Ｉdの値が変化する動作領域である。飽和領域は、電圧Ｖdsの変化によらず電流Ｉdが略一定の値をとる動作領域である。動作点とは、ＭＯＳトランジスタのゲート、ソース、ドレインに外部から入力される電圧をいい、図中に示した点Ｐ1は、従来技術のＯＴＡ回路の動作点を示している。従来技術のＯＴＡ回路では、ＶdsがＶLの動作点において電流Ｉdの値がＩLとなる。

本発明は、このような従来のＯＴＡ回路に電圧源２１、２２を追加する。そして、電圧源２１、２２によって電圧を印加することにより、ＯＴＡ回路に外部から入力される電圧ＶdsやＶgsを変えることなく、ＶdsをＶHに高めた場合の動作点Ｐ2において得られる電流ＩHを得る。本発明では、このような電圧の印加の仕方を、「トランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する」と記す。

上記した、「トランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する」とは、電圧源を使って電圧を印加することにより、例えば、ＭＯＳトランジスタに外部から印加される、Ｖdsと電流Ｉdとの対応する点を、点Ｐ1から点Ｐ2にシフトさせることをいう。
すなわち、図１に示したＯＴＡ回路は、ＮＭＯＳトランジスタ１１、１２、１３、１４と、ＰＭＯＳトランジスタ１５、１６と、抵抗素子１９と、電流源１７、１８と、電圧源２１、２２を備えている。電圧源２１、２２によって印加される電圧値をＶcとする。
電源端子３４は負の電源端子であり、電源端子３３は正の電源端子である。ＯＴＡ回路の差動入力端子２３、２４には、差動信号が入力される。符号２５、２６を付して示した端子は、ＯＴＡ回路の出力端子である。また、図中に示した２７、２８、２９、３０の符号は、いずれもノードを示している。

ＮＭＯＳトランジスタ１１について、ドレインがＰＭＯＳトランジスタ１５のドレインと出力端子２５に接続され、ゲート端子が差動入力端子２３に接続され、ソース端子がＮＭＯＳトランジスタ１３のドレイン端子と電圧源２１の一方の端子に接続されている。電圧源２１の他方の端子はＮＭＯＳトランジスタ１４のゲート端子３２に接続されている。また、ＮＭＯＳトランジスタ１２については、ドレイン端子がＰＭＯＳトランジスタ１６のドレイン端子と出力端子２６に接続され、ゲート端子が差動入力端子２４に接続され、ソース端子が、電圧源２２の一方の端子、ＮＭＯＳトランジスタ１４のドレイン端子に接続されている。電圧源２２の他方の端子はＮＭＯＳトランジスタ１３のゲートの端子３１に接続されている。ＮＭＯＳトランジスタ１３については、ソース端子が抵抗素子１９の一方の端子２９、電流源１７に接続されている。ＮＭＯＳトランジスタ１４については、ソース端子が抵抗素子１９の他方の端子３０と電流源１８に接続されている。
以上説明した実施形態１のＯＴＡ回路は、電圧源２１、２２を除き、非特許文献１や特許文献１に記載されているカプリオのクアッド回路と同様の構成である。

図３は、図１に示した電圧源２１を説明するための図である。
電圧源２１は、ＰＭＯＳトランジスタ４１と、ＮＭＯＳトランジスタ４２と、抵抗素子４３と、を備えている。電源端子４８は正の電源端子、電源端子４９は負の電源端子である。端子４６は図１に示したノード２７に接続される端子であって、端子４７は図１に示したノード３２に接続される端子である。ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２に流れる電流は固定であってもよいし、可変であってもよい。
ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２は、抵抗素子４３に電流を供給する電流源として機能する。ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２によって供給される電流の値は、端子４４、４５によって印加される電圧によって制御される。

ＰＭＯＳトランジスタ４１については、ゲート端子が電流制御端子４４に接続され、ソース端子が正の電源端子４８に接続され、ドレイン端子は抵抗素子４３の一方の端子４６に接続されている。また、ＮＭＯＳトランジスタ４２については、ゲート端子が電流制御端子４５に接続され、ドレイン端子が抵抗素子４３の他方の端子４７に接続され、ソース端子が負の電源端子４９に接続されている。
なお、上記した電圧源２１の構成は図１に示した電圧源２２と同様であるから、電圧源２１の説明を、電圧源２２の説明に代えるものとする。ただし、電圧源２２の端子４６は図１に示したノード２８に接続され、端子４７はノード３１に接続される。

以上の構成を有する電圧源において、ＭＯＳトランジスタ４１、４２は電流制御端子４４、４５に印加される電圧によってソース、ドレイン間を流れる電流の電流値が制御される電流源として動作する。ＭＯＳトランジスタ４１、４２を流れる電流値をＩcとする。電流Ｉcの電流は、ＭＯＳトランジスタ４１から抵抗素子４３に供給され、ＭＯＳトランジスタ４２を通って電源端子４９に流れる。この時、抵抗素子４３の抵抗値をＲとすると、抵抗素子４３の端子４６と端子４７との間に電圧値Ｖcの電圧が発生する。電圧値Ｖcは、式（５）のように、抵抗値Ｒと電流Ｉcとから求めることができる。
Ｖc＝Ｉc・Ｒ …式（５）
このような電圧源によれば、電流制御端子４４、４５によってＭＯＳトランジスタ４１、４２に流れる電流Ｉcを制御することにより、電圧値Ｖcを調整することができる。

図４は、図１に示したＯＴＡ回路の電圧源２１、２２をより具体的に説明するための図である。図４では、図１の電圧源２１、２２を図３で示した抵抗素子と２つの電流源に置き換えているものである。すなわち、電圧源２１は、抵抗素子６５と電流源６１、６３から構成されている。抵抗素子６５では、電流源６１から電流Ｉcが供給されて、電流源６３へ電流Ｉcが流れていく。このようにすることで抵抗素子６５には式（５）に示すような電流Ｉcが流れるので抵抗素子６５の抵抗値をＲ65とすると、抵抗素子の端子２７、３２の間には、電圧Ｉc・Ｒ65（＝Ｖc）が発生する。同様に、電圧源２２は、抵抗素子６６と電流源６２、６４から構成されている。すなわち抵抗素子６６は、電流源６２から電流Ｉcが供給されて、電流源６４へ電流Ｉcが流れていく。このようにすることで抵抗素子６６には電流Ｉcが流れるので抵抗素子６６の抵抗値をＲ66とすると、抵抗素子の端子２８、３１の間には、電圧Ｉc・Ｒ66（＝Ｖc）が発生する。

２ 動作
次に、図１に示した実施形態１のＯＴＡ回路における、ＮＭＯＳトランジスタ１３の動作について説明する。ＮＭＯＳトランジスタ１３のソース電圧（端子２９の電圧）をＶs1、ゲート電圧をＶg1、ドレイン電圧をＶd1、ＮＭＯＳトランジスタ１４のソース電圧（端子３０の電圧）をＶs1’、ゲート電圧をＶg1’、ドレイン電圧をＶd1’とする。このとき、図１のＯＴＡが正常に動作するためには、ＮＭＯＳトランジスタ１３の各電圧が飽和領域条件である式（６）を満たす必要がある。
Ｖd1−Ｖs1＞Ｖg1−Ｖs1−Ｖth …式（６）
式（６）において、ＶthはＮＭＯＳトランジスタ１３のしきい値電圧で、ＮＭＯＳトランジスタ１３がエンハンスメント型である場合には正の数値である。入力信号が０の場合、すなわち差動入力端子である差動入力端子２３、２４にかかる電圧が同じである場合、電圧Ｖd1、Ｖd1’も同じ電圧値になり、この時の電圧値をＶaとする。

ここで、電圧Ｖg1、電圧Ｖg1’は、電圧値Ｖaから電圧源２１、２２の電圧値Ｖcを減算したＶa−Ｖcとなる。
また、差動入力端子２３、２４に電圧値Ｖinの信号が与えられると、電圧Ｖd1、Ｖd1’は、電圧Ｖaを中心として互いに反対の方向へシフトするので式（７）、式（８）で表すことができる。
Ｖd1＝Ｖa−ｂ・Ｖin …式（７）
Ｖd1’＝Ｖa＋ｂ・Ｖin …式（８）

式（７）、（８）中のｂはＯＴＡ回路の周波数特性によって決まる値で、ＤＣ（直流）の場合には１となる。また、電圧Ｖg1、Ｖg1’は式（９）、式（１０）で表すことができる。
Ｖg1＝Ｖa−Ｖc＋ｂ・Ｖin …式（９）
Ｖg1’＝Ｖa−Ｖc−ｂ・Ｖin …式（１０）

簡単のためｂ＝１として、式（７）、式（９）を式（６）に代入して整理すると、式（１１）が得られる。
（Ｖc＋Ｖth）／２＞Ｖin …式（１１）
式（１１）によれば、入力信号の電圧値Ｖinが（Ｖc＋Ｖth）／２を超えない限り、実施形態１のＯＴＡ回路は正常に動作する。したがって、実施形態１のＯＴＡ回路は、電圧源２１、２２によって供給される電圧Ｖcを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態１は、電圧Ｖcを供給する電圧源２１、２２を追加したことにより、入力信号の電圧値Ｖinがしきい値電圧Ｖthの１／２に制限される従来技術よりも、Ｖc／２だけ入力信号の電圧値Ｖinを拡張することができるものといえる。

なお、図１においてＭＯＳトランジスタ１５、１６は出力端子２５、２６に出力される出力信号の同相信号レベルを最適なレベルに調整するために設けられている。そのためにＰＭＯＳトランジスタ１５、１６の共通のゲート端子３５には、同相信号レベル制御用アンプからの信号が供給されている。また、ＰＭＯＳトランジスタ１５、１６は例えば、抵抗素子に置き換えても構わないし、カレントミラーを設けて出力信号を増幅してから出力しても構わない。

（実施形態２）
１ 構成
図５は、本発明の実施形態２のＯＴＡ回路を説明するための回路図である。なお、図５において、図１に示して説明した構成については同様の符号を付し、説明を一部略すものとする。なお、図５中に示した符号５３、５４、５５、５６はいずれもノードを示している。
実施形態２のＯＴＡ回路は、ＮＭＯＳトランジスタ１１〜１４と、ＰＭＯＳトランジスタ１５、１６と、電流源１７、１８と、電圧源５１、５２とを備えている。電圧源５１、５２によって供給される電圧の値はＶcである。
実施形態２のＯＴＡ回路は、図１に示した電圧源２１、２２とは異なる位置に電圧源５１、５２を備える点で実施形態１と相違する。

ＮＭＯＳトランジスタ１１について、ドレイン端子がＰＭＯＳトランジスタ１５のドレインと出力端子２５に接続され、ゲート端子が差動入力端子２３に接続され、ソース端子がＮＭＯＳトランジスタ１４のゲート端子と電圧源５１の一方の端子に接続されている。電圧源５１の他方の端子はＮＭＯＳトランジスタ１３のドレイン端子５５に接続されている。また、ＮＭＯＳトランジスタ１２については、ドレイン端子がＰＭＯＳトランジスタ１６のドレイン端子と出力端子２６に接続され、ゲート端子が差動入力端子２４に接続され、ソース端子が、電圧源５２の一方の端子、ＮＭＯＳトランジスタ１３のゲート端子に接続されている。電圧源５２の他方の端子はＮＭＯＳトランジスタ１４のドレイン端子５６に接続されている。ＮＭＯＳトランジスタ１３については、ソースが抵抗素子１９の一方の端子２９、電流源１７に接続されている。ＮＭＯＳトランジスタ１４については、ソース端子が抵抗素子１９の他方の端子３０と電流源１８に接続されている。

図６は、図５に示したＯＴＡ回路の電圧源５１、５２をより具体的に説明するための図である。図６では、図５の電圧源５１、５２を図３で示した抵抗素子と２つの電流源に置き換えている。電圧源５１は、抵抗素子７１と電流源６７、６９から構成されている。すなわち抵抗素子７１は、電流源６７から電流Ｉcが供給されて、電流源６９へ電流Ｉcが流れていく。このようにすることで抵抗素子７１には電流Ｉcが流れるので抵抗素子７１の抵抗値をＲ71とすると、抵抗素子の端子５５、５４の間には、電圧Ｉc・Ｒ71（＝Ｖc）が発生する。ただし、電流源６７の電流Ｉ67は抵抗素子７１とともにＭＯＳトランジスタ１３にも電流Ｉ13が流れるので電流源６７の電流Ｉ67は、式（１２）に示すように、抵抗素子７１に流すべき電流Ｉcに、ＭＯＳトランジスタ１３に流れる電流Ｉ13を加えた値にすべきである。
Ｉ67＝Ｉc＋Ｉ13 …式（１２）

電流源６９の電流Ｉ69は抵抗素子７１とともにＭＯＳトランジスタ１１からも電流Ｉ11が流れてくるのでＩ69は、式（１３）に示すように、抵抗素子７１に流すべき電流Ｉcに、ＭＯＳトランジスタ１１から流れてくる電流Ｉ11を加えた値にすべきである。
Ｉ69＝Ｉc＋Ｉ11 …式（１３）
ここで、カプリオのクアッド回路の線形性を維持させるために、ＭＯＳトランジスタ１１とＭＯＳトランジスタ１３のゲート・ソース間電圧をいつも同じにすべきであるので、ＭＯＳトランジスタ１１、１３に流れる電流は同じにすべきである。すなわち、式（１２）、式（１３）より、電流源６７と電流源６９の電流値は同じにすべきである。電圧源５２についても同様にして、電流源６８、７０に流すべき電流値を設定できる。この説明については、省略することにする。

２ 動作
次に、以上述べた実施形態２のＯＴＡ回路における、ＮＭＯＳトランジスタ１３の動作を説明する。ＮＭＯＳトランジスタ１３のソース電圧をＶs2、ゲート電圧をＶg2、ドレイン電圧をＶd2、ＮＭＯＳトランジスタ１４のソース電圧をＶs2’、ゲート電圧をＶg2’、ドレイン電圧をＶd2’とする。このとき、図５のＯＴＡが正常に動作するためには、ＮＭＯＳトランジスタ１３の各電圧が飽和領域条件である式（１４）を満たす必要がある。
Ｖd2−Ｖs2＞Ｖg2−Ｖs2−Ｖth …式（１４）

ＶthはＮＭＯＳトランジスタ１３のしきい値電圧で、ＮＭＯＳトランジスタがエンハンスメント型である場合には正の数値である。電圧源５１、５２によって供給される電圧はＶcである。また入力信号が０の場合、すなわち差動入力端子２３、２４の電圧が同じである場合、電圧Ｖg2’、Ｖg2も同じ電圧である。この時の電圧Ｖg2’、Ｖg2を電圧Ｖaとする。ＮＭＯＳトランジスタ１３、１４のドレイン電圧Ｖd2、Ｖd2’は電圧Ｖg2’、Ｖg2から電圧源５１、５２の電圧値Ｖcを加算したＶa＋Ｖcとなる。

差動入力端子２３、２４に信号Ｖinが与えられた場合、電圧Ｖg2’、Ｖg2は、電圧Ｖaを中心として互いに反対の方向へシフトする。したがって、電圧Ｖg2、Ｖg2’は式（１５）、（１６）によって表すことができる。
Ｖg2’＝Ｖa−ｂ・Ｖin …式（１５）
Ｖg2 ＝Ｖa＋ｂ・Ｖin …式（１６）

ここで、ｂはＯＴＡの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。また、ＮＭＯＳトランジスタ１３、１４のドレイン電圧Ｖd2、Ｖd2’は式（１７）、式（１８）で表すことができる。
Ｖd2 ＝Ｖa＋Ｖc−ｂ・Ｖin …式（１７）
Ｖd2’ ＝Ｖa＋Ｖc＋ｂ・Ｖin …式（１８）

簡略のためｂ＝１として、式（１６）、式（１７）を式（１４）に代入して整理すると、式（１９）が得られる。
（Ｖc＋Ｖth）／２＞Ｖin …式（１９）
式（１９）は実施形態１において得られた式（１１）と同じである。このことから、実施形態２は、電圧源５１、５２をＮＭＯＳトランジスタ１３、１４のドレイン端子に接続しているが、電圧源をＮＭＯＳトランジスタ１３、１４のゲート端子に接続した実施形態１と同様の効果を得られることがわかる。
このような実施形態２のＯＴＡ回路は、入力信号である電圧Ｖinが（Ｖc＋Ｖth）／２を超えない限り、カプリオのクアッド回路をベースとしたＯＴＡとして正常に動作する。このため、電圧源５１、５２を追加したことにより、Ｖc／２だけ入力信号電圧を従来技術よりも拡張することができる。

（実施形態３）
１ 構成
図７は、実施形態３のＯＴＡ回路を説明するための図である。実施形態３では、図７のうち、図１で説明した構成と同様の構成については、図１に示した対応する構成の符号である数字に「１００」を加算した数字を符号として付し、説明を一部略すものとする。
実施形態３のＯＴＡ回路は、図１に示した実施形態１のＯＴＡ回路の正、負の電源端子３３、３４を除く全ての回路素子を図中で上下を反転させた上で、ＮＭＯＳトランジスタ１１〜１４をＰＭＯＳトランジスタ１１１〜１１４に、ＰＭＯＳトランジスタ１５、１６をＮＭＯＳトランジスタ１１５、１１６に置換えたものである。

２ 動作
次に、図７に示した実施形態３のＯＴＡ回路における、ＰＭＯＳトランジスタ１１３の動作について説明する。ＰＭＯＳトランジスタ１１３のソース電圧をＶs3、ゲート電圧をＶg3、ドレイン電圧をＶd3とし、ＰＭＯＳトランジスタ１１４のソース電圧をＶs3’、ゲート電圧をＶg3’、ドレイン電圧をＶd3’とする。このとき、図７のＯＴＡが正常に動作するためには、ＰＭＯＳトランジスタ１１３の各電圧が飽和領域条件である式（２０）を満たす必要がある。
Ｖd3−Ｖs3＜Ｖg3−Ｖs3−Ｖth …式（２０）

式（２０）において、ＶthはＰＭＯＳトランジスタ１１３のしきい値電圧で、ＰＭＯＳトランジスタ１１３がエンハンスメント型である場合には負の数値である。電圧源１２１、１２２によって供給される電圧はＶcである。また入力信号が０の場合、すなわち差動入力端子１２３、１２４の電圧が同じである場合、電圧Ｖd3’、Ｖd3も同じ電圧である。この時の電圧Ｖd3’、Ｖd3を電圧Ｖaとする。電圧Ｖg3、Ｖg3’はＶd3’、Ｖd3に電圧源１２１、１２２の電圧値Ｖcを加算したＶa＋Ｖcとなる。

差動入力端子１２３、１２４に信号Ｖinが与えられた場合、電圧Ｖd3’、Ｖd3は、電圧Ｖaを中心として互いに反対の方向へシフトする。したがって、電圧Ｖd3、Ｖd3’は式（２１）、（２２）によって表すことができる。
Ｖd3’＝Ｖa−ｂ・Ｖin …式（２１）
Ｖd3 ＝Ｖa＋ｂ・Ｖin …式（２２）
ここで、ｂはＯＴＡの周波数特性によって決まる値で、ＤＣ（直流）の場合は１となる。また、電圧Ｖg3、Ｖg3’は式（２３）、式（２４）で表すことができる。
Ｖg3 ＝Ｖa＋Ｖc−ｂ・Ｖin …式（２３）
Ｖg3’＝Ｖa＋Ｖc＋ｂ・Ｖin …式（２４）

簡略のためｂ＝１として、式（２２）、式（２３）を式（２０）に代入して整理すると、式（２５）が得られる。
（Ｖc−Ｖth）／２＞Ｖin …式（２５）
式（２５）によれば、入力信号の電圧値Ｖinが（Ｖc−Ｖth）／２を超えない限り、実施形態３のＯＴＡ回路は正常に動作する。したがって、実施形態３のＯＴＡ回路は、電圧源１２１、１２２によって供給される電圧Ｖcを調整することにより、入力信号の制限を適正な電圧値の範囲に設定することができる。このような実施形態３は、電圧Ｖcを供給する電圧源１２１、１２２を追加したことにより、入力信号の電圧値Ｖinがしきい値電圧の１／２に制限される従来技術よりも、Ｖc／２だけ入力信号の電圧値Ｖinを拡張することができるものといえる。

なお、式（２５）はＰＭＯＳトランジスタ１１３の動作条件から得られたものであり、実施形態１〜２の場合に適用される式（１１）、式（１９）は、実施形態１、２のＮＭＯＳトランジスタ１１のようにＭＯＳトランジスタの導電型がＮ型であること由来している。すなわち実施形態３のＯＴＡ回路も、電圧源１２１、１２２を備えたことにより、実施形態１、２と同様に、ＯＴＡ回路の入力信号電圧を拡張することができる。この場合に適用される式はＭＯＳトランジスタの導電型がＰ型である式（２５）となる。

（実施形態４）
以上説明したように、実施形態１〜３は、電圧源を追加することにより、ＯＴＡ回路の入力信号レベルを大きくすることができる。式（１１）（１９）（２５）から明らかなように、実施形態１〜３は、電圧源の電圧値Ｖcを大きくするほど入力信号レベルを大きくできる。然しながら、電圧値Ｖｃをむやみに大きくすると電源電圧が低い場合、ＯＴＡが正常動作しなくなる。また、しきい値電圧Ｖthnは製造条件によって変動を受ける。同じ電源電圧の場合、しきい値電圧Ｖthnが大きいほど正常動作しなくなる。従って、電圧値Ｖｃの値は、しきい値電圧が大きい場合は小さく、しきい値電圧が小さい場合は大きくすることでしきい値電圧の変動と関係なく入力信号レベルを最大に確保できるようになる。より具体的には、電圧値Ｖｃは、式（４２）または式（４３）を満たすように設定することにより、より低い電源電圧を使って入力信号レベルを効率的に拡張することができる。

電圧値Ｖcstは、式（４２）または式（４３）に示したように、電圧値ＶcからＯＴＡ回路を構成するＭＯＳトランジスタ（例えば図１に示したＮＭＯＳトランジスタ１３、１４）のしきい値電圧Ｖthnを加算した結果、あるいは電圧値ＶcからＰＭＯＳトランジスタ（例えば図７に示したＰＭＯＳトランジスタ１１３、１１４）のしきい値電圧Ｖthpを減算した結果得られる値である。
Ｖcst＝Ｖc＋Ｖthn …式（４２）
Ｖcst＝Ｖc−Ｖthp …式（４３）
式（４２）或いは式（４３）を式（９）或いは式（２５）に代入すると、Ｖcst／２＞Ｖinとなり、入力できる最大の信号レベルはしきい値電圧に関係なくいつも一定値Ｖcstとすることができる。

１ 構成
図８は、式（４２）を満たす電圧源の具体例示した回路図である。図８の回路は、ＮＭＯＳトランジスタのしきい値電圧Ｖthnに対応して電圧源の電圧Ｖcを生成する回路である。このように、生成される電圧値が回路に含まれる他の素子の条件に応じて調整される電圧源を、本明細書では、適応型電圧生成回路と記すものとする。
図８に示した電圧源の回路は、ＮＭＯＳトランジスタ９４、９２、８２、８７、ＰＭＯＳトランジスタ９３、９１、８１、８６と、抵抗素子８３、８８、９５と、差動増幅器９６と、電圧源として機能する回路９７、９８と、電流制御端子１０１、１０２と、端子８４、８５、８９、９０、９９、１００、１０３と、正及び負の電源端子１０４、１０５とを備えている。

ＮＭＯＳトランジスタ９４のゲート端子とドレイン端子は、端子１０３に接続されている。また、ＮＭＯＳトランジスタ９４のソース端子は負の電源端子１０５に接続されている。端子１０３は抵抗素子９５の一端に接続されていて、抵抗素子９５の他方の端子９９は、ＰＭＯＳトランジスタ９３のドレイン端子及び差動増幅器９６の非反転入力端子に接続し、差動増幅器の反転入力端子１００に電圧Ｖss＋Ｖrefが供給されている。

差動増幅器９６の出力端子である電流制御端子１０１は、ＰＭＯＳトランジスタ９３、９１、８１、８６のゲート端子に接続し、ＰＭＯＳトランジスタ９３、９１、８１、８６のソース端子は正の電源端子１０４に接続されている。ＰＭＯＳトランジスタ９１のドレイン端子である電流制御端子１０２はＮＭＯＳトランジスタ９２のゲート端子とドレイン端子、ＮＭＯＳトランジスタ８２、８７のゲート端子に接続されている。

ＮＭＯＳトランジスタ９２、８２、８７のソース端子は負の電源端子１０５に接続し、ＮＭＯＳトランジスタ８２のドレイン端子は抵抗素子８３の一方の端子８５に接続し、ＭＯＳトランジスタ８７のドレイン端子は抵抗素子８８の一方の端子９０に接続し、ＰＭＯＳトランジスタ８１のドレイン端子は抵抗素子８３の他方の端子８４に接続し、ＰＭＯＳトランジスタ８６のドレイン端子は抵抗素子８８の他方の端子８９に接続している。

図８において、点線で囲んだ回路９７は図３に示した電圧源と同様の回路であり、図１に示した電圧源２１に相当する。図８に示した端子８４、８５は、図１に示した端子２７、３２に相当する。また、点線で囲んだ回路９８は、図１の回路の電圧源２２に相当し、端子８９、９０がそれぞれ図１の端子２８、３１に相当する。したがって、端子８４、８５の間及び端子８９、９０の間に電圧源の電圧Ｖcが発生することになる。

２ 動作
次に図８の電圧源回路の動作について説明する。
図８の説明においては、理解の簡単のため、ＰＭＯＳトランジスタ９３、９１、８１、８６が同一の素子サイズを有し、また、ＮＭＯＳトランジスタ９２、８２、８７が同一のサイズを有するものとする。さらに、抵抗素子８３、８８、９５の抵抗値を全て同じものとする。このような条件の下、共通のゲート端子を有するＰＭＯＳトランジスタ９３、９１、８１、８６と、ＮＭＯＳトランジスタ９２、８２、８７、これらのＭＯＳトランジスタから電流を供給される抵抗素子９５、８３、８８、ＮＭＯＳトランジスタ９４に流れる電流は全て同じになる。

このため、抵抗素子８３、８８、９５の両端子に発生する電圧Ｖcも等しい値になる。差動増幅器９６の出力信号はＰＭＯＳトランジスタ９３のゲートへ与えられて、ＰＭＯＳトランジスタ９３に流れる電流を制御する。この制御された電流により、端子９９に発生する電圧が制御される。端子９９は差動増幅器９６の非反転入力端子に接続されている。
したがって差動増幅器９６、ＰＭＯＳトランジスタ９３、ＮＭＯＳトランジスタ９４、抵抗素子９５は負帰還回路を形成している。負帰還回路内のループゲインが十分高ければ端子９９の電圧Ｖ99は式（４４）に示すように端子１００の電圧Ｖ100に等しくなる。
Ｖ99＝Ｖ100 …式（４４）

ここで端子１００の電圧は式（４５）に示すように負の電源電圧Ｖssより基準電圧Ｖrefだけ高い値であるＶss＋Ｖrefとする。
Ｖ100＝Ｖss＋Ｖref …式（４５）
ここで基準電圧Ｖrefは電源電圧、環境温度によらずいつも一定で、通常は基準電圧源から生成されるものである。また端子９９の電圧Ｖ99は式（４６）に示すように負の電源電圧Ｖssに抵抗素子９５の端子間電圧ＶcとＮＭＯＳトランジスタ９４のゲート・ソース間電圧Ｖgsを加えた値になる。
Ｖ99＝Ｖss＋Ｖgs＋Ｖc …式（４６）
式（４４）〜（４６）より式（４７）の関係式が得られる。
Ｖref＝Ｖc＋Ｖgs …式（４７）

ＮＭＯＳトランジスタ９４に流れる電流が小さい場合またはＮＭＯＳトランジスタのサイズが十分大きい場合、ゲート・ソース間電圧ＶgsはＮＭＯＳトランジスタのしきい値電圧Ｖthnに近い値に設定することができる。このような場合、基準電圧Ｖrefは、式（４８）のように近似することができる。
Ｖref＝Ｖc＋Ｖthn …式（４８）
式（４８）は、電圧値ＶcにＮＭＯＳトランジスタのしきい値電圧Ｖthnを加算した値がしきい値電圧Ｖthnの変動に関係なくいつも一定値であるＶrefになることを示している。すなわち式（４２）を実現している。言い換えると、図８の回路はＶc＋Ｖthnがいかなる場合でもいつも一定になるように制御できるので低い電源電圧の元で最大限に入力信号電圧を設定することができる。

なお、図８は式（４２）を実現するものである。ただし、実施形態１を実施形態３の構成としたように、図８に示した回路の正、負の電源端子１０４、１０５を除く全ての回路素子を図中で上下を反転させた上で、全てのＰＭＯＳトランジスタをＮＭＯＳトランジスタへまた全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタへ置換えることで式（４３）を実現する回路を得ることができる。この場合、端子１００の電圧は式（４５）ではなく正の電源電圧Ｖddより基準電圧Ｖrefだけ低い値であるＶdd−Ｖrefにすればよい。

（実施形態５）
１ 構成
図９は、図８に示した電圧源よりも高い精度で電圧Ｖcを供給できる電圧源の回路を例示した図である。図９に示した回路は、図８に示した実施形態４の回路に対し、ＮＭＯＳトランジスタ１０６、１０８、ＰＭＯＳトランジスタ１０７、電流源１１４を追加して構成される。
すなわち、実施形態５の電圧源では、差動増幅器９６の電流制御端子１０１がＰＭＯＳトランジスタ１０７のゲートに接続され、ＰＭＯＳトランジスタ１０７のドレインがＮＭＯＳトランジスタ１０８のドレインとゲートとに、端子１０９を介して接続されている。また、ＮＭＯＳトランジスタ１０６は、ゲートが端子１０９に接続され、ドレインが端子１０３に接続されている。電流源１１４は、端子１０３に接続されている。

このように構成された実施形態５の電圧源において、ＭＯＳトランジスタ１０７と、そのゲートを共通とするＭＯＳトランジスタ９３との素子サイズを同じにする。またＭＯＳトランジスタ１０８、１０６の素子サイズをＭＯＳトランジスタ９４と同じにする。このようにした場合、図９の回路に含まれる全てのＭＯＳトランジスタ、全ての抵抗素子に同一の値の電流が流れる。抵抗素子８３、８８、９５の端子間の電圧Ｖｒも等しい値になる。
ここで、ＰＭＯＳトランジスタ９３、ＮＭＯＳトランジスタ１０６に流れる電流は等しい。このため、ＮＭＯＳトランジスタ９４に流れる電流は、抵抗素子９５に流れる電流値に依存することなく、電流源１１４に流れる電流によって決定することになる。

このため、実施形態５において、電流源１１４の電流値を、ＭＯＳトランジスタのゲート・ソース間の電圧がより正確にしきい値電圧Ｖthnになるように設定すれば、実施形態４よりも高い精度で電圧値Ｖcを供給できる電圧源を提供することが可能になる。このような実施形態５の電圧源によれば、供給される電圧値の変動を小さく見積もることができるので、より低い電源電圧の電圧源を使って入力信号レベルを効率的に拡張することができる。なお、図９は式（４２）をより正確に実現するものであるが、図９に示した回路の正、負の電源端子１０４、１０５を除く全ての回路素子を図中で上下を反転させた上で、全てのＰＭＯＳトランジスタをＮＭＯＳトランジスタへまた全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタへ置換えることで式（４３）をより正確に実現する回路を得ることができる。この場合、端子１００の電圧は式（４５）ではなく正の電源電圧Ｖddより基準電圧Ｖrefだけ低い値であるＶdd−Ｖrefにすればよい。

本発明は、最大入力信号レベルがＭＯＳトランジスタのしきい値電圧の制限を受けないことが望ましいＯＴＡ回路全般に適用することができる。

１１、１２、１３、１４、４２、１１１、１１２、１１３、１１４、９２、９４、８２、８７、１０６、１０８、１３２、１３３、１３４、１３５ ＮＭＯＳトランジスタ
１５、１６、４１、８１、８６、９１、９３、１０７、１３０、１３１ ＰＭＯＳトランジスタ
１７、１８、６１〜６４、６７〜７０、１１７、１１８、１１４、１３６、１３７ 電流源
１９、４３、６５、６６、７１、７２、８３、８８、９５ 抵抗素子
２１、２２、５１、５２、１２１、１２２ 電圧源
２３、２４、１２３、１２４、１３８、１３９ 差動入力端子
２５、２６、１２５、１２６ 出力端子
４５、４６ 端子
９６ 差動増幅器
９７、９８ 回路
１０１、１０２ 電流制御端子

Claims (9)

1. ゲートに第１入力信号が入力され、ドレインから第１出力信号が出力される第１ＭＯＳトランジスタと、ゲートに第２入力信号が入力され、ドレインから第２出力信号が出力される第２ＭＯＳトランジスタと、を備える第１トランジスタ対と、
   ドレインが前記第１ＭＯＳトランジスタのソースに接続され、ゲートが前記第２ＭＯＳトランジスタのソースに接続される第３ＭＯＳトランジスタと、ドレインが前記第２ＭＯＳトランジスタのソースに接続され、ゲートが前記第１ＭＯＳトランジスタのソースに接続される第４ＭＯＳトランジスタと、を備える第２トランジスタ対と、
   前記第３ＭＯＳトランジスタのソースに電流を供給する第１電流源と、前記第４ＭＯＳトランジスタのソースに電流を供給する第２電流源とを備える電流源対と、
   前記第３ＭＯＳトランジスタのソースと前記第４ＭＯＳトランジスタのソースとの間に接続される第１抵抗素子と、
   を備えるオペレイショナル・トランスコンダクタンス・アンプであって、
   前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタに対し、それらトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する電圧印加手段と、
   を備えることを特徴とするオペレイショナル・トランスコンダクタンス・アンプ。
2. 前記電圧印加手段は、
   前記第３ＭＯＳトランジスタのゲートと前記第４ＭＯＳトランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第１電圧源と、前記第４ＭＯＳトランジスタのゲートと前記第３ＭＯＳトランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第２電圧源と、を含むことを特徴とする請求項１に記載のオペレイショナル・トランスコンダクタンス・アンプ。
3. 前記電圧印加手段は、
   前記第１ＭＯＳトランジスタのソースと前記第３ＭＯＳトランジスタのドレインとの間に接続され、前記第３ＭＯＳトランジスタに、前記第３ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第３電圧源と、前記第２ＭＯＳトランジスタのソースと前記第４ＭＯＳトランジスタのドレインとの間に接続され、前記第４ＭＯＳトランジスタに、前記第４ＭＯＳトランジスタの動作点が飽和領域内の線形領域に近い側から遠い側に向かう方向にシフトするように電圧を印加する第４電圧源と、を含むことを特徴とする請求項１に記載のオペレイショナル・トランスコンダクタンス・アンプ。
4. 前記電圧印加手段は、
   第３電流源から電流の供給を受ける第１端子と、第４電流源から電流の供給を受ける第２端子を備えた第２抵抗素子を含む電圧源を含むことを特徴とする請求項１から３のいずれか１項に記載のオペレイショナル・トランスコンダクタンス・アンプ。
5. 前記電圧源は、
   該電圧源によって印加される電圧値と、前記第２トランジスタ対のＭＯＳトランジスタのしきい値電圧とを加算または減算した値が一定の電圧値になるような電圧を生成する適応型電圧生成回路であることを特徴とする請求項４に記載のオペレイショナル・トランスコンダクタンス・アンプ。
6. 前記適応型電圧生成回路は、
   前記第２トランジスタ対のＭＯＳトランジスタの導電型がＮ型の場合、電圧源によって印加される電圧値と、前記第２トランジスタ対のＭＯＳトランジスタのしきい値電圧とを加算した電圧値が一定の値になるように電圧を生成し、前記第２トランジスタ対のＭＯＳトランジスタの導電型がＰ型の場合、電圧源によって印加される電圧値から、前記第２トランジスタ対のＭＯＳトランジスタのしきい値電圧を減算した電圧値が一定の値になるように電圧を生成することを特徴とする請求項５に記載のオペレイショナル・トランスコンダクタンス・アンプ。
7. 前記第３電圧源は、
   第１ＭＯＳトランジスタのソースと第３ＭＯＳトランジスタのドレインの間に接続された第３抵抗素子と、
   前記第３ＭＯＳトランジスタと直列接続になるように前記第３ＭＯＳトランジスタのドレインと接続された第５電流源と、
   前記第１ＭＯＳトランジスタと直列接続になるように前記第１ＭＯＳトランジスタのソースと接続された第６電流源と、
   を備え、
   前記第５電流源、前記第６電流源によって供給される電流値が、いずれも前記第１電流源によって供給される電流の値と前記第３抵抗素子を流れる電流の値との和に等しく、
   前記第４電圧源は、
   第２ＭＯＳトランジスタのソースと第４ＭＯＳトランジスタのドレインの間に接続された第４抵抗素子と、前記第４ＭＯＳトランジスタと直列接続になるように前記第４ＭＯＳトランジスタのドレインと接続された第７電流源と、前記第３ＭＯＳトランジスタと直列接続になるように前記第３ＭＯＳトランジスタのソースと接続された第８電流源と、を備え、
   前記第７電流源、前記第８電流源によって供給される電流値が、いずれも前記第２電流源によって供給される電流の値と前記第４抵抗素子を流れる電流の値との和に等しいことを特徴とする請求項３に記載のオペレイショナル・トランスコンダクタンス・アンプ。
8. 前記第３電流源が第５ＭＯＳトランジスタであり、前記第４電流源が第６ＭＯＳトランジスタであって、
   非反転端子及び反転端子から入力信号を入力し、差分を出力信号として出力する差動増幅器と、
   前記差動増幅器の出力信号が入力されるゲートを有する第７ＭＯＳトランジスタと、
   前記第７ＭＯＳトランジスタのゲートに接続されるゲートと、前記非反転端子と接続されるドレインを有する第８ＭＯＳトランジスタと、
   前記第８ＭＯＳトランジスタのドレインと第５抵抗素子を介して接続されるドレインと、当該ドレインと接続されるゲートを有する第９ＭＯＳトランジスタと、
   前記第７ＭＯＳトランジスタのドレインと接続されるドレイン、当該ドレインに接続されるゲートを有する第１０ＭＯＳトランジスタと、
   をさらに備え、
   前記差動増幅器の出力信号が、前記第５ＭＯＳトランジスタのゲートに入力して前記第５ＭＯＳトランジスタを制御し、
   前記第１０ＭＯＳトランジスタのゲートとドレインとに接続された端子が前記第６ＭＯＳトランジスタのゲートに入力して前記第６ＭＯＳトランジスタを制御することを特徴とする請求項５に記載のオペレイショナル・トランスコンダクタンス・アンプ。
9. 前記差動増幅器の出力端子に接続するゲート端子を有する第１１ＭＯＳトランジスタと、前記第１１ＭＯＳトランジスタのドレイン端子に接続するドレインと、当該ドレインと接続するゲートを有する第１２ＭＯＳトランジスタと、当該第１２ＭＯＳトランジスタのドレイン及びゲートと接続するゲートを有する第１３ＭＯＳトランジスタと、前記第９ＭＯＳトランジスタのドレインと接続される第９電流源と、
   をさらに備え、
   前記第５抵抗素子は、前記前記第８ＭＯＳトランジスタのドレイン、第９ＭＯＳトランジスタのドレイン及びゲート、前記第１３ＭＯＳトランジスタのドレインに接続されることを特徴とする請求項８に記載のオペレイショナル・トランスコンダクタンス・アンプ。

Images