CN103699353B - 一种一位全减器电路 - Google Patents

Abstract

本发明公开了一种一位全减器电路，适用于减法运算和除法运算。电路结构包括9个或非门。其中输入包括被减数A、减数B、来自低位的借位Cin，输出包括差位S和向高位的借位Cout；输入到差位输出及借位输出均经过6级或非门，且电路结构对称，便于布局布线。本发明可以直接用于计算减法运算，最高位借位输出直接表示符号位，从而避免将减数取反加一后使用加法电路完成减法的间接运算过程。

Description

一种一位全减器电路

技术领域

本发明属于集成电路设计领域，特别涉及一种一位全减器电路。

背景技术

目前，对于减法电路及除法电路中的减法运算通常将减数取反加一后使用加法电路来完成运算，通常需要增加一系列的非门或者异或门，从而增加了电路面积。

有鉴于此，有必要设计一种专门的全减器电路，通过直接列出真值表来写出全减器的布尔表达式，并经过简化，减少所需门的个数，使电路硬件资源达到最少。

发明内容

本发明的目的在于解决上述问题，提供一种一位全减器电路，该电路适用于减法运算和除法运算，可以避免采用将减数取反加一后使用加法电路完成减法的间接运算过程，直接完成一位减法。

为了达到上述目的，本发明采用以下技术方案予以实现：包括对称设置六级或非门，且这六级或非门由输入至输出依次串联；其中六级或非门的第一级或非门、第二级或非门、第四级或非门和第五级或非门的输入端与输入信号相连，第六级或非门的输出端作为结果输出端。

所述的输入信号包括被减数A、减数B以及来自低位的借位Cin；输出结果包括差位S和向高位的借位Cout；其中，被减数A分别输入到第四级或非门和第五级或非门的输入端上；减数B和借位Cin均输入到第一级或非门和第二级或非门的输入端上。

所述的六级或非门包括作为第一级或非门的第一或非门、作为第二级或非门的第二或非门和第三或非门、作为第三级或非门的第四或非门、作为第四级或非门的第五或非门、为第五级或非门的第六或非门和第七或非门以及作为第六级或非门的第八或非门和第九或非门。

所述的第一或非门的两个输入端分别与减数B和借位Cin相连，第一或非门的输出分别连接到第二或非门、第三或非门以及第九或非门的一个输入端上；

第二或非门和第三或非门的另一个输入端与减数B和借位Cin相连；第二或非门和第三或非门的输出端分别连接到第四或非门的两个输入端上；

第四或非门的输出端分别与第五或非门和第七或非门的一个输入端相连；

第五或非门的另一个输入端与被减数A相连；第五或非门的输出端分别连接到第六或非门的一个输入端以及第七或非门的另一个输入端上；

第六或非门的另一个输入端与被减数A相连；

第六或非门的输出端连接到第八或非门的一个输入端上，第七或非门的输出端分别连接到第八或非门和第九或非门的另一个输入端上；

第八或非门的输出端输出差位S，第九或非门的输出端输出借位Cout。

用于任意位减法运算时，最低位的借位输入为0。

最高位借位输出直接表示符号位。

与现有技术相比，本发明具有以下有益效果：

本发明电路结构包括9个或非门，输入到差位输出及借位输出均经过6级或非门，且电路结构对称，便于布局布线。本发明在用于任意位减法运算时，最低位的借位输入为0；同时，可以直接用于计算减法运算，最高位借位输出直接表示符号位，从而避免将减数取反加一后使用加法电路完成减法的间接运算过程。

附图说明

图1为本发明一位全减器电路的具体电路图。

其中，1为第一或非门；2为第二或非门；3为第三或非门；4为第四或非门；5为第五或非门；6为第六或非门；7为第七或非门；8为第八或非门；9为第九或非门。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细的说明：

参见图1，本发明包括对称设置六级或非门，且这六级或非门由输入至输出依次串联；其中六级或非门的第一级或非门、第二级或非门、第四级或非门和第五级或非门的输入端与输入信号相连，第六级或非门的输出端作为结果输出端。输入信号包括被减数A、减数B以及来自低位的借位Cin；输出结果包括差位S和向高位的借位Cout；其中，被减数A分别输入到第四级或非门和第五级或非门的输入端上；减数B和借位Cin均输入到第一级或非门和第二级或非门的输入端上。

最高位借位输出直接表示符号位。

六级或非门包括作为第一级或非门的第一或非门1、作为第二级或非门的第二或非门2和第三或非门3、作为第三级或非门的第四或非门4、作为第四级或非门的第五或非门5、为第五级或非门的第六或非门6和第七或非门7以及作为第六级或非门的第八或非门8和第九或非门9。

第一或非门1的两个输入端分别与减数B和借位Cin相连，第一或非门1的输出分别连接到第二或非门2、第三或非门3以及第九或非门9的一个输入端上；第二或非门2和第三或非门3的另一个输入端与减数B和借位Cin相连；第二或非门2和第三或非门3的输出端分别连接到第四或非门4的两个输入端上；第四或非门4的输出端分别与第五或非门5和第七或非门7的一个输入端相连；第五或非门5的另一个输入端与被减数A相连；第五或非门5的输出端分别连接到第六或非门6的一个输入端以及第七或非门7的另一个输入端上；第六或非门6的另一个输入端与被减数A相连；第六或非门6的输出端连接到第八或非门8的一个输入端上，第七或非门7的输出端分别连接到第八或非门8和第九或非门9的另一个输入端上；第八或非门8的输出端输出差位S，第九或非门9的输出端输出借位Cout。

本发明适用于减法运算和除法运算，包括9个或非门。其中输入包括被减数A、减数B、来自低位的借位Cin，输出包括差位S和向高位的借位Cout；输入到差位输出及借位输出均经过6级或非门；本发明最高位借位输出直接表示符号位，避免了将减数取反加一后使用加法电路完成减法的间接运算过程。如根据表1一位全减器真值表，本发明全减器输出的布尔表达式如下：

$\begin{array}{c}S=\stackrel{\‾}{A}\stackrel{\‾}{B}\mathrm{Cin}+\stackrel{\‾}{A}B\stackrel{\‾}{\mathrm{Cin}}+A\stackrel{\‾}{B}\stackrel{\‾}{\mathrm{Cin}}+\mathrm{ABCin}\\ =\stackrel{\‾}{A}(B\⊕\mathrm{Cin})+A\stackrel{\‾}{(B\⊕\mathrm{Cin})}\\ =A\⊕B\⊕\mathrm{Cin}\end{array}$

$\begin{array}{c}\mathrm{Cout}=\stackrel{\‾}{A}\stackrel{\‾}{B}\mathrm{Cin}+\stackrel{\‾}{A}B\stackrel{\‾}{\mathrm{Cin}}+\stackrel{\‾}{A}\mathrm{BCin}+\mathrm{ABCin}\\ =\stackrel{\‾}{A}(B\⊕\mathrm{Cin})+\mathrm{BCin}\end{array}$

表1一位全减器真值表

Claims (3)

1.一种一位全减器电路，其特征在于：包括对称设置六级或非门，且这六级或非门由输入至输出依次串联；其中六级或非门的第一级或非门、第二级或非门、第四级或非门和第五级或非门的输入端与输入信号相连，第六级或非门的输出端作为结果输出端；

所述的输入信号包括被减数A、减数B以及来自低位的借位Cin；输出结果包括差位S和向高位的借位Cout；其中，被减数A分别输入到第四级或非门和第五级或非门的输入端上；减数B和借位Cin均输入到第一级或非门和第二级或非门的输入端上；

所述的六级或非门包括作为第一级或非门的第一或非门(1)、作为第二级或非门的第二或非门(2)和第三或非门(3)、作为第三级或非门的第四或非门(4)、作为第四级或非门的第五或非门(5)、为第五级或非门的第六或非门(6)和第七或非门(7)以及作为第六级或非门的第八或非门(8)和第九或非门(9)；

所述的第一或非门(1)的两个输入端分别与减数B和借位Cin相连，第一或非门(1)的输出分别连接到第二或非门(2)、第三或非门(3)以及第九或非门(9)的一个输入端上；

第二或非门(2)的另一个输入端与减数B相连；第三或非门(3)的另一个输入端与借位Cin相连；第二或非门(2)和第三或非门(3)的输出端分别连接到第四或非门(4)的两个输入端上；

第四或非门(4)的输出端分别与第五或非门(5)和第七或非门(7)的一个输入端相连；

第五或非门(5)的另一个输入端与被减数A相连；第五或非门(5)的输出端分别连接到第六或非门(6)的一个输入端以及第七或非门(7)的另一个输入端上；

第六或非门(6)的另一个输入端与被减数A相连；

第六或非门(6)的输出端连接到第八或非门(8)的一个输入端上，第七或非门(7)的输出端分别连接到第八或非门(8)和第九或非门(9)的另一个输入端上；

第八或非门(8)的输出端输出差位S，第九或非门(9)的输出端输出借位Cout。

2.根据权利要求1所述的一位全减器电路，其特征在于：用于任意位减法运算时，最低位的借位输入为0。

3.根据权利要求1所述的一位全减器电路，其特征在于：最高位借位输出直接表示符号位。