CN103135960A - 一种基于fpga的集成浮点运算器的设计方法 - Google Patents
一种基于fpga的集成浮点运算器的设计方法 Download PDFInfo
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Abstract
本发明公开了一种基于FPGA的集成浮点运算器的设计方法,属于信号处理技术领域,该浮点运算器集成FPGA器件,该浮点运算器包括以下运算模块:加减法预处理模块、乘除法预处理模块、加减法模块、乘法模块、除法模块以及归一化模块,通过以上各运算模块的运算模式输入输出来控制运算器的运算方式,对浮点数据运算采用三级流水线设计完成浮点四则运算,标准浮点数都为IEEE-754标准单精度浮点数,该浮点运算器输入输出均为IEEE-754单精度浮点格式。本发明的一种基于FPGA的集成浮点运算器的设计方法和现有技术相比,以并行运算的方式工作,缩短了产品的开发周期,性能价格比大幅提高,且速度快,抗干扰性强。
Description
技术领域
本发明涉及一种信号处理技术领域,具体地说是一种基于FPGA的集成浮点运算器的设计方法。
背景技术
随着FPGA的出现以及EDA技术的成熟,采用FPGA实现数字信号处理的方法已经显示出巨大的潜力。在某些应用场合定点数不能满足信号动态范围的要求,因此需要将定点运算转化为浮点运算,但由于浮点数运算本身的一些特性,决定了其运算操作的复杂度远远超过普通定点数的运算。
发明内容
本发明的技术任务是提供一种以并行运算的方式工作,缩短了产品的开发周期,性能价格比大幅提高,且速度快,抗干扰性强的一种基于FPGA的集成浮点运算器的设计方法。
本发明的技术任务是按以下方式实现的,该浮点运算器集成FPGA器件,该浮点运算器包括以下运算模块:加减法预处理模块、乘除法预处理模块、加减法模块、乘法模块、除法模块以及归一化模块,通过以上各运算模块的运算模式输入输出来控制运算器的运算方式,对浮点数据运算采用三级流水线设计完成浮点四则运算,标准浮点数都为IEEE-754标准单精度浮点数,该浮点运算器输入输出均为IEEE-754单精度浮点格式。
加减法预处理模块与乘除法预处理模块的设计方法为:如果输入是标准浮点数,则根据加减乘除不同的运算将浮点数放到相对应的位置。方便下一步计算。
加减法模块的浮点数加法器的设计方法为:
(3)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出;
加减法模块的浮点数减法器的设计方法为:
(3)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出。
乘法模块的浮点数乘法器的设计方法为:
(1)、如果乘数A和被乘数B有一个为零,则结果置零,运算结束;
(4)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出。
除法模块的浮点数除法器的设计方法为:
(3)、阶码相减,尾数相除;
(4)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出。
本发明的一种基于FPGA的集成浮点运算器的设计方法具有以下优点:由于FPGA器件具备在线可编程能力,克服了专用处理器灵活性方面的不足,同时兼备了高速和低成本的优点,因此,基于FPGA用硬件方式实现浮点型运算器成为可能,并且用硬件实现的浮点数运算器,能够以并行运算的方式工作,可以缩短产品的开发周期,性能价格比大幅提高,且速度快,抗干扰性强。因而,具有很好的推广使用价值。
附图说明
下面结合附图对本发明进一步说明。
附图1为一种基于FPGA的集成浮点运算器的设计方法的结构框图;
附图2为一种基于FPGA的集成浮点运算器的设计方法的IEEE-754标准单精度浮点数(32bits)的格式框图。
具体实施方式
参照说明书附图和具体实施例对本发明的一种基于FPGA的集成浮点运算器的设计方法作以下详细地说明。
实施例:
本发明的一种基于FPGA的集成浮点运算器的设计方法, 该浮点运算器集成FPGA器件,该浮点运算器包括以下运算模块:加减法预处理模块、乘除法预处理模块、加减法模块、乘法模块、除法模块以及归一化模块,通过以上各运算模块的运算模式输入输出来控制运算器的运算方式,对浮点数据运算采用三级流水线设计完成浮点四则运算,标准浮点数都为IEEE-754标准单精度浮点数,该浮点运算器输入输出均为IEEE-754单精度浮点格式。如图2所示。
加减法预处理模块与乘除法预处理模块的设计方法为:如果输入是标准浮点数,则根据加减乘除不同的运算将浮点数放到相对应的位置。方便下一步计算。
加减法模块的浮点数加法器的设计方法为:
(3)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出;
加减法模块的浮点数减法器的设计方法为:
(3)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出。
乘法模块的浮点数乘法器的设计方法为:
(1)、如果乘数A和被乘数B有一个为零,则结果置零,运算结束;
(4)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出。
除法模块的浮点数除法器的设计方法为:
(3)、阶码相减,尾数相除;
(4)、将上面运算结果通过归一化模块归一化为单精度浮点数格式输出。
如图1所示:操作数A和B都为IEEE-754标准单精度浮点数,根据运算模式选择输入来确定数据进入加减法预处理模块还是乘除法预处理模块,然后根据加减乘除不同的运算将浮点数放到相对应的位置,方便下一步计算。下面以加法为例,预处理后的模块进入加法模块,根据发明内容中加法设计器的方法,将运算完的操作数送到归一化模块,将浮点数转化为IEEE-754标准单精度浮点数。最后得到结果Y。
本发明的一种基于FPGA的集成浮点运算器的设计方法,除说明书所述的技术特征外,均为本专业技术人员的已知技术。
Claims (5)
1.一种基于FPGA的集成浮点运算器的设计方法,其特征在于该浮点运算器集成FPGA器件,该浮点运算器包括以下运算模块:加减法预处理模块、乘除法预处理模块、加减法模块、乘法模块、除法模块以及归一化模块,通过以上各运算模块的运算模式输入输出来控制运算器的运算方式,对浮点数据运算采用三级流水线设计完成浮点四则运算,标准浮点数都为IEEE-754标准单精度浮点数,该浮点运算器输入输出均为IEEE-754单精度浮点格式。
2.根据权利要求1所述的一种基于FPGA的集成浮点运算器的设计方法,其特征在于加减法预处理模块与乘除法预处理模块的设计方法为:如果输入是标准浮点数,则根据加减乘除不同的运算将浮点数放到相对应的位置。
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