JPH04192734A - セル同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信に利用する。特に、情報列にヘ
ッダが付加されたセルを情報単位として伝送する方式に
関する。さらに詳しくは、ＣＲＣ（ｃｙｃｌｉｃ　ｒｅ
ｄｕｎｄｕｎｃｙ　ｃｈｅｃｋ）　　ビットが付加され
ただデータ列がＣＲＣ演算で割り切れることから、ヘッ
ダ内にＣＲＣビットを挿入して伝送し、受信側で、ＣＲ
Ｃ演算により割り切れるデータ列を同期パターンとみな
してセル同期を確立するセル同期回路に関する。

本発明は、符号長ｎとの間にｎ＝ａｋ＋ｂの関係にある
ビット数にの並列データ列として入力されるセルのヘッ
ダのＣＲＣ符号を検出して同期を確立するセル同期回路
において、セル周期の開始時に並列データ列のうちヘッ
ダの第１ビットから第ｂビットまでが送られてくるｂ列
のデータ列以外のデータ列の最初のビットを無効にして
ＣＲＣ演算を開始し、さらに、並列データ列を遅延させ
て符号長だけ前に入力されてデータを打ち消すようにＣ
ＲＣ演算回路に供給することにより、符号長月を割り切
ることのできないビット数に並列展開された並列データ
列に対するセル同期を小さい回路規模で実現するもので
ある。

〔従来の技術〕

受信信号の誤り検出および誤り訂正を行うため、従来か
ら、情報信号にＣＲＣビットを付加して伝送する方式が
知られている。

ＣＲＣビットは、情報信号を生成多項式で除算したとき
の剰余として与えられる。ｍビットのＣＲＣビトを得る
には、ｍ次の生成多項式を用いる。

このＣＲＣビットが付加されたデータ列は、同じ生成多
項式によるＣＲＣ演算（除算）により、全ビットが「０
」となる、ずなわぢ割り切れる性質がある。

第６図にＣＲＣビットの使用例を示す。この例は、情報
列にヘッダを付加したセルを伝送単位とするものであり
、ヘッダとして、宛先を示す信号とその信号から得られ
たＣＲＣビットを用いたものである。

セルを伝送する場合に、ヘッダとしてＣＲＣビットが付
加されたデータ列を用いると、これをセル同期に用いる
ことができる。ずなわぢ、へ・ソダ長をｎビットとする
とき、伝送路上でのビット誤りの発生がなければ、ＣＲ
，Ｃビットを含む符号長ｎビットのデータ列をＣＲＣ演
算回路で割った余りが全ビット「０」となるので、この
パターンをセル同期パターンとみなしてセル同期をとる
。

第７図はＣＲＣ演算回路の一例を示すブロック構成図で
ある。ことでは、生成多項式が、Ｘ８＋Ｘ２＋ｘ＋１　
　　　　　　　（１）の場合の基本的な形態を示す。こ
の回路は、排他的論理和回路３と、縦続接続されたフリ
ップフロップＦ１〜Ｆ８とにより構成される。フリップ
フロップ１１〜Ｆ８には、入力データ１に同期したクロ
ック２により駆動される。

ここで、符号長を４０ビットとする。最初にフリップフ
ロップ１１〜Ｆ８の内容をすべて「０」としておくと、
４０ビット長の符号の入力が完了したとき、フリップフ
ロップＦ１〜Ｆ８に並んだデータがＣＲＣ演算の余りと
なる。この余りが全ビット「０」となるものをセル同期
パターンとして用いる。

このようなパターンによりセル同期を確立する実用的な
セル同期回路では、データ速度に対して低速の回路でセ
ル同期を確立できるように、ＣＲＣ演算を並列に行う。

その場合に、セル同期回路への並列入力データ列と、そ
のデータ列内に含まれる符号長ｎビットの符号語との位
置関係は、セル同期回路を含む装置構成上から、三つの
場合があり得る。この三つの位置関係を第８図ないし第
１０図にそれぞれ示す。すなわぢ、 （１）符号語を構成するヘッダのビット数ｎ（符号長）
が、セル同期回路の並列処理ビット数にの整数倍、ずな
わぢｎ−ａｋ　（ａは整数）の場合、（２）符号語を構
成するヘッダのビット数ｎ〈符号長）が、セル同期回路
の並列処理ビット数にの整数倍ではな（ｎ＝ａｋ＋ｂ　
（ａＳｂは整数）の関係にあり、かつ符号語が並列入力
データ列内に後詰されている場合、 （３）符号語を構成するヘッダのビット数ｎ（符号語）
が、セル同期回路の並列処理ビ・ソト数にの整数倍では
なくｎ＝ａｋ＋ｂ　（ａ、ｂは整数）の関係にあり、か
つ符号語が並列入力データ列内に前詰されている場合 である。（２）、（３）は、例えば、符号長ｎが４０ビ
ットで装置内の並列処理ビット数ｋが１６ビットである
ような場合に相当する。

これらの三つのタイプの並列入力データに対して利用可
能な従来のセル同期回路の例をそれぞれ第１１図、第１
２図、第１３図に示す。

第１１図は全展開処理形ＣＲＣ演算回路を用いた従来例
セル同期回路のブロック構成図である。この例は、符号
長月−４０ビット、並列ビット数に−３、並列入力デー
タの形態が第９図に示されたタイプの場合の例である。

このセル同期回路はＣＲＣ演算回路９を備え、このＣＲ
Ｃ演算回路９には、３列１４段に縦続接続されたフリッ
プフロップ６と、４０ビットの並列処理を行う排他的論
理和回路網７と、この排他的論理和回路網７の８ビット
の出力を一時的に蓄えるラッチ回路８とが設けられる。

ラッチ回路８の出力はパターン検出回路１０に接続され
、このパターン検出回路１０の出力は論理積回路１１を
介してフレーム同期保護回路１７に接続される。フレー
ム同期保護回路１７の出力は、論理積回路１１の出力と
共に論理積回路１３に入力される。

論理積回路１３の出力は、遅延回路１４および論理積回
路１２を介してフレームカウンタ１５に接続される。

フレートカウンタ１５の出カスるフレームパルス１６は
、論理積回路１１とフレーム同期保護回路１７とに入力
される。

このセル同期回路には、並列ビット数に＝３の並列入力
データ４と、」１！列データのクロック５とが入力され
る。並列入力データ４の各データ列は３列のフリップフ
ロップ６に入力され、クロック５は論理回路１２に入力
される。クロック５はＣＲＣ演算回路９内の各回路にも
供給されるが、簡単のため図示していない。

この例では、符号長ｎ＝４０ビット、並列ビット数に＝
３であるため、ａ−１３、ｂ＝１となり、３列１４段の
フリップフロップ６が用いられる。ただし、これらのフ
リップフロップ６のうち、符号長ｎに等しい個数のフリ
ップフロップ６のみが、排他的論理和回路網７に接続さ
れる。また、符号語は並列入力データ内に後詰めされて
いるので、最終段の三つのフリップフロップ６のうち二
つは排他的論理和回路網７に接続されていない。この構
成により、クロック毎にその時点までに入力された最後
の４０ビットを取り出すことができる。また、フリップ
フロップ６と排他的論理和回路網７との接続を変えれば
、入力データの形態が第８図の場合や第１０図の場合で
も対応できる。

フリップフロップ６から取り出された４０ビットのデー
タは、クロック毎に排他的論理和回路網７で処理される
。排他的論理和回路網７は、例えば（１）式に示したよ
うな生成多項式を処理する回路であり、符号長ｎビット
分のデータを並列に処理できる。このような回路は、例
えば、本願出願人による特許出願、特願平１−２６１６
１７　（本出願時未公開）に従来例として示されている
。

排他的論理和回路網７の出力は、ラッチ回路８を介して
パターン検出回路１０に供給される。パターン検出回路
１０は、全ビット「０」のとき、パターン一致検出結果
「１」を出力する。

フレームカウンタ１５は、入力クロックを計数し、計数
値が１セル周期分になる毎に１クロック幅のフレームパ
ルス１６を出力スル。

フレーム同期保護回路１７は、フレームパルス１６のタ
イミング毎に、論理積回路１１の出力を取り込む。論理
積回路１１の出力は、パターン検出回路１゜の出力がパ
ターン不一致を示しているとき、フレームパルス１６に
一致する。したがって、フレーｌ、同期保護回路１７は
、フレームパルス１６のタイミングでパターン不一致の
ときにセット状態となり、その出力を論理「１」とする
。また、フレームパルス１６のタイミングでパターン−
数カ（検出されたときには、リセット状態となり、その
出力を論理「０」とする。セント状態がセル同期はずれ
の状態であり、リセット状態がセル同期確立状態である
。

フレーム同期保護回路１７がセル同期確立状態のときに
は、その出力が「０」であるため、論理積回路１３の出
力も「０」となり、これが、遅延回路１４を経由して、
次のクロックのタイミングで論理積回路１２に反転入力
される。したがって、論理積回路１２はクロック５を通
過し、フレームカウンタ１５に供給される。フレームカ
ウンタ１５は、クロック５を計数してセル周期毎にフレ
ームパルス１６を出力する。このタイミングで再びパタ
ーン検出回路１０の出力が「１」であれば、論理積回路
１１の出力は「０」となり、フレーム同期保護回路１７
のセル同期確立状態が維持される。

フレームパルス１６のタイミングでパターン検出回路１
０がパターン不一致を検出すると、論理積回路１１の出
力が「１」となり、フレーム同期保護回路１７がセット
される。このとき、フレーム同期保護回路１７の出力４
「１」は、論理積回路１３および遅延回路１４を介して
、次のクロックのタイミングで、反転して論理積回路１
２に入力される。このため、論理積回路１２の出力は「
０」となり、フレームカウンタ１５の計数値は増加しな
い。したがって、フレームカウンタ１５はフレームパル
ス１６ヲ出カシ続ける。したがって、フレーム同期保護
回路１７がセル同期はずれの状態になると、パターン検
出回路１０がパクーン一致を検出するまで、その状態が
維持される。

フレートパルス１６が連続している状態でパターン検出
回路１０がパターン一致を検出すると、パターン検出回
路１０が「１」を出力する。これにより論理積回路１１
の出力が「０」となり、フレーム同期保護回路１７がフ
レートパルス１６によりリセットされてセル同期確立状
態となる。これと共に、論理積回路１３の出力が「０」
となり、フレームカウンタ１５による計数動作が再開さ
れる。これにより、フレーム同期保護回路１７は、セル
同期はずれ状態からセル同期確立状態に移行し、その状
態を維持する。

第１２図はパイプライン処理形ＣＲＣ演算回路を用いた
従来例セル同期回路のブロック構成図を示す。パイプラ
イン処理形ＣＲＣ演算回路の詳細については、上述の特
許出願（特願平１−２６１６１７）に開示されている。

このセル同期回路は、ＣＲＣ演算回路９の構成が第１１
図の例と異なる。ずなわち、ＣＲＣ演算回路９は、８個
のフリップフロップ６と、これに縦続接続された１３段
のＣＲＣ部分演算回路１９とを（ｆ＋ｆｌえる。ＣＲＣ
部分演算回路１９は、排他的論理和回路１８とフリップ
フロップとにより構成され、それぞれが８ビットのデー
タを処理する。

このセル同期回路もまた、符号長ｎ−４０ビット、並列
ビット数に＝３、第９図に示した形態の並列入力データ
を取り扱う。したがって、ａ−１３、ｂ−１である。

ＣＲＣ部分演算回路１９は、第７図に示したＣＲＣ演算
回路の基本系を３ビットの並列処理を行うように変形し
たもので、この回路をａ−１３段縦続接続してＣＲＣ演
算を行う。また、ｂ＝１に対応して、フリップフロップ
６の１段目のものに符号語の先頭ビットは、図の左端の
１段目のフリップフロップ６　　（Ｆｌ）に入力される
。

符号語が並列入力データ列内に前詰めされている場合、
すなわち第１０図のような形態の場合には、図の左端の
フリップフロップ６のＦｌに並列入力データのＤ３、Ｆ
２にＤ２、Ｆ３にＤｌを入力し、最終段の０ＲＣ部分演
算回路１９には並列入力データのＤｌのみを入力する構
成にすればよい。また、第８図に示した形態の並列入力
データにも対応できる。

ＣＲＣ演算回路９以外の構成および動作は第１１図に示
した例と同じである。

第１３図は剰余転送処理形ＣＲＣ演算回路を用いた従来
例セル同期回路のブロック構成図を示す。

剰余転送処理形ＣＲＣ演算回路の詳細については、本願
出願人による特許出願、特願平２−１１５９５　　（本
出願時未公開）に開示されてる。

このセル同期回路はＣＲＣ剰余算出回路２７を備え、こ
のＣＲＣ剰余算出回路２７には、並列入力データを符号
長ｎビット分遅延させる遅延回路２１と、この遅延回路
２１の出力に接続された排他的論理和回路網２２と、並
列入力データ４が入力されるに並列処理のＣＲＣ演算回
路２６と、排他的論理和回路網２２の８ビｙ　ｌ・出力
のそれぞれとフレーム同期保護回路１７の出力との論理
積を求める８個（図ではまとめて示す）の論理積回路２
８とを備える。

遅延回路２１は、ｋ個のフリップフロップよりなる並列
データの１クロック分の遅延回路２０がａ段にわたり縦
続接続されて構成される。

ＣＲＣ演算回路２６は、排他的論理和回路網２３と、こ
の排他的論理和回路網２３の出力と論理積回路２８の出
力とが入力される８個（図ではまとめて示す）の排他的
論理和回路２４と、この排他的論理和回路２４の出力を
保持する８個のフリップフロップ２５とを備える。

このセル同期回路はまた、第１１図、第１２図の例と同
様に、パターン検出回路、論理積回路１１．１２．１３
、遅延［ａ［８１４、フレームカウンタ１５、フレーム
同期保護回路１７を備え、さらに、論理積回路２９．３
０、論理和回路３１、微分回路３５およびカウンタ３６
を備える。

第１４図はＣＲＣ演算回路２６の詳細を示すブロック構
成図である。ただし、この図では排他的論理和回路２４
を省略している。

このＣＲＣ演算回路２６は、第７図に示したシリアル処
理形の回路をにビットの並列処理形にしたものであり、
排他的論理和回路網２３内に、二つの排他的論理和回路
網３７．３８および８個の排他的論理和回路３９を備え
る。排他的論理和回路網３７にはフリップフロップ２５
の出力が供給され、排他的論理和回路網３８には並列入
力データが供給される。

二つの排他的論理和回路網３７．３８の出力は、排他的
論理和回路３９により排他的論理加算され、フリップフ
ロップ２５に蓄えられる。

排他的論理和回路網３７は、フリップフロップ２５の内
容を並列データの１クロツク内にシリアル処理形のにク
ロック分シフトさせる。排他的論理和回路網３８は、８
個のフリップフロップ２５のどの位置に並列入力データ
の各ピントを加えるかを設定する。すなわち、排他的論
理和回路網３８は、並列ビット数ｋが生成多項式の次数
（この場合には８）より大きい場合には内部に排他的論
理和回路を含むが、生成多項式の次数以下の場合には端
にビット位置を変更するだけの回路である。

排他的論理和回路網２２は、符号長分、すなわちａクロ
ック前にＣＲＣ演算回路２６に入力されＣＲＣ演算され
てフリップフロップ２５内に残っているにビットの並列
入力データを打ち消すだめの信号を生成する。これは、
ＣＲＣ符号語が線形性をもぢ、同じデータをＣＲＣ演算
回路２６に二度加えると、そのデータが加えられなかっ
たと同じになることを利用したものである。以前に入力
されたデータが符号長分の後に８個のフリップフロップ
２５のどれに残っているかは、ＣＲＣ演算の性質から判
断でき、それを打ち消すことができる。

論理積回路２８はこの打ち消し動作を実際に行うための
ものであり、フレーム同期保護回路１７の出力が同期は
ずれ状態を示す論理「１」の場合のみ打ち消し可能とす
る。

微分回路３５は、フレーム同期保護回路１７の出力が論
理「Ｏ」から「１」に、すなわち同期確立状態から同期
はずれ状態に変化するときにパルスを出力する。カウン
タ３６はこのパルスによりリセットされ、その時にリセ
ット信号３４を出力する。また、カウンタ３６は、同期
はずれ状態から同期確立までの時間より長い周期を計数
し、ＣＲＣ剰余算出回路２７内での回路の誤動作により
同期復帰しない場合に、このカウンタ３６の周期でリセ
ット信号３４を出力して、ＣＲＣ剰余算出回路２７を初
期化する。

リセット信号３４は、論理積回路３０および論理和回路
３１を介してリセット信号３２となり、遅延回路２１お
よびフリップフロップ２５を初期化する。ずなわぢ、こ
のリセット信号３２により、遅延回路２１およびフリッ
プフロップ２５の内容がすべて「０」となり、ＣＲＣ剰
余算出回路２７が初期化される。リセット信号３２また
、同期確立状態のときに、フレームカウンタ１５の出力
３３から、論理積回路２９および論理和回路３１を介し
て与えられる。論理積回路２９は、フレーｌ、同期保護
回路１７がセル同期確立状態のときだけ、フレームカウ
ンタ１５の出力を通過させる。論理和回路３１は、論理
積回路２９．３０の二つの出力の論理和を求める。

このセル同期回路は、同期はずれ状態になるとＣＲＣ剰
余算出回路２７が初期化され、遅延回路２１の内容が「
０」に設定されるため、並列入力データ４のうちの符号
長分のみがＣＲＣ演算回路２６に入力され、最初の剰余
がパタン検出回路１０に出力さる。この後、ＣＲＣ演算
回路２６には、並列データのクロック毎に、新しい並列
データと打ち消し用の符号長分遅延したデータとが入力
される。

この結果、前の剰余に対してにビットシフトした、符号
長分に等しい長さのデータ列に対する剰余がパターン検
出回路１０に出力される。

このように、並列データのクロック毎にパターン検出が
行われるため、第１１図、第１２図の例と同様の即時シ
フト動作が可能となる。

同期復帰動作は、上述の例と同じある。

同期確立後は、符号語がＣＲＣ演算回路２６に入力され
る前にフリップフロップ２５をリセットすることにより
、ＣＲＣ演算回路２６のみにより剰余を求める動作とな
る。

このセル同期回路は、ＣＲＣ剰余算出回路２７の各部か
にビットの並列データによって動作するため、第８図に
示したタイプの入力データには利用できるが、第９図、
第１０図に示したタイプの入力データには利用できない
。

〔発明が解決しようとする課題〕

しかし、第１１図に示した全展開処理形ＣＲＣ演算回路
や第１２図に示したパイプライン処理形ＣＲＣ演算回路
は、第８図ないし第１０図に示したいずれのタイプの並
列入力データに対しても利用可能であるが、回路規模が
大きくなる欠点がある。これらのセル同期回路のＣＲＣ
演算回路の回路規模は、符号長に依存し、符号長が長く
なればなるほど大きくなる。

これに対して第１３図に示した剰余転送処理形ＣＲＣ演
算回路は、回路規模は小さく、しかもＣＲＣ演算回路の
回路規模が符号長に依存しないという特徴をもつが、第
９図や第１０図に示したタイプの並列入力データには利
用できない欠点がある。

本発明は、以上の課題を解決し４．符号長を割り切るこ
とのできないビット数に並列展開された並列データ列に
対するセル同期を小さい回路規模で実現するセル同期回
路を提供することを目的とする。

〔課題を解決するだめの手段〕 本発明の第一の観点はヘッダが後詰めされた場合に適す
るセル同期回路であり、ディジタル情報列にＣＲ，Ｃビ
ットを含む符号長ｎビットのヘッダが付加されたセルを
入力とし、このセルを構成するデータ列についてＣＲＣ
ビットを求めるために使用したと同等の生成多項式によ
る剰余を求めるＣＲＣ剰余算出手段と、このＣＲＣ剰余
算出手段の出力から入力データ列が生成多項式で割り切
れたことを検出してセル同期を確立する手段と、セル同
期が確立している間はセル周期毎に、セル同期が新たに
確立されたときにはそのときにＣＲＣ剰余算出手段を初
期化する初期化手段とを備え、ＣＲＣ剰余算出手段は、
ｎビットのＣＲＣ演算を行うＣＲＣ演算回路と、入力デ
ータ列を遅延させて符号長ｎビット分だけ前に入力され
たデータを打ち消すようにＣＲＣ演算回路に供給する遅
延手段とを含むセル同期回路において、セルはヘッダが
後部に付加されたデータ列であり、このデータ列は符号
長ｎとの間に自然数の定数ａＳｂに対してｎ＝ａｋ＋ｂ
の関係にあるビット数にの並列データ列としで入力され
、初期化する手段は、セル周期の開始時に並列データ列
のうちヘッダの第１ビットから第ｂビットまでが送られ
てくるｂ列のデータ列以夕１のデータ列の最初のビット
を無効にする手段を含み、遅延手段は、ｂ列のデータ列
については並列データ列のクロックでａ＋ｌクロック分
遅延させ、それ以外のデータ列についてはａクロック分
遅延させる手段を含むことを特徴とする。

最初のビットを無効にする手段は、ヘッダの第一ビット
から第ｂビットまでのビットが送られてくるｂ本の入力
線以外の入力線からのデータを並列データ列のタロツク
で１クロック分遅延させる第一の遅延回路と、前記す本
の入力線からのデータを並列データのクロックで１クロ
ック分遅延させる第二の遅延回路と、初期化時に第一の
遅延回路の内容を無効にする手段とを含むことが望まし
い。

遅延させる手段は、第二の遅延回路の出力を並列データ
列のクロックでａ十ｌクロック分遅延させる第三の遅延
回路と、第一の遅延回路の出力を並列データ列のクロッ
クでａクロック分遅延させる第四の遅延回路とを含むこ
とが望ましい。

ＣＲＣ演算回路は、第一の遅延回路の出力と第二の遅延
回路の出力とのにビットの並列データを入力としてにビ
ットの並列処理を行う構成であることが望ましい。

このような構成において、初期化する手段は、第一の遅
延回路、第三の遅延回路、第四の遅延回路およびＣＲＣ
演算回路の内容を無効（論理「０」）とする手段を含む
ことが望ましい。

本発明の第二の観点はヘッダが前詰めされた場合に適す
るセル同期回路であり、初期化する手段は、セル周期の
開始時に並列データ列のうちヘッダの第１ビットから第
ｂビットまでが送られてくるｂ列のデータ列以外のデー
タ列の最初のビットを無効にする手段を含み、遅延手段
は、並列データ列をそのクロックでａ＋ｌクロック分遅
延させる手段を含むことを特徴とする。

無効にする手段は、ヘッダの第ｂ＋１ビットから第にビ
ットまでのビットが送られてくるに一１本の入力線から
のデータ列に対して並列データ列のクロックで１クロッ
ク分の遅延を与える第一の遅延回路を含み、ＣＲＣ演算
回路は、生成多項式の次数に等しい数のフリップフロッ
プと、これらのフリップフロップの内容をシリアル処理
ＣＲＣ演算におけるに回分のシフトを並列データ列の１
クロツク内で行う排他的論理和回路網とを備え、この排
他的論理和回路網の入力には前記フリップフロップの出
力と第一の遅延回路の出力との排他的論理和を供給し、
この排他的論理和回路網の出力とにビットの並列データ
列のうちヘッダの第一ビットから第ｂビットまでのビッ
トが送られてくるｂ本の入力線からのデータ列との排他
的論理和を前記フリップフロップに入力する構成である
ことが望ましい。

このような構成において、初期化する手段は、第一の遅
延回路、第二の遅延回路およびＣＲＣ演算回路の内容を
無効（論理「Ｏ」）とする手段を含むことが望ましい。

〔作　用〕

本発明の第一の観点と第二の観点とのいずれの場合にも
、ＣＲＣ剰余算出手段を初期設定してから並列データ列
のクロックでａ十ｌクロックの後に、ＣＲＣ演算回路に
より、入力データ列に対して生成多項式による最初の剰
余が求められる。この後、並列データ列のクロック毎に
、第一の観点の場合には第三および第四の遅延回路の出
力、第二の観点の場合には第二の遅延回路の出力をＣＲ
Ｃ演算回路に入力し、符号長分前に入力された並列で−
たを打ち消すともに、新たなにビットの並列データをＣ
ＲＣ演算回路に入力する。これにより、前の剰余よりに
ビットずれた符号長に等しい入力データ列に対する生成
多項式の剰余が得られる。

本発明は、前の剰余より１クロック分シフトした入力デ
ータ列、すなわちにビットずつずれたデータに対する剰
余を求める点で、第１３図に示した従来例と同等である
。すなわち、剰余転送処理形の並列処理ＣＲＣ剰余算出
方式を利用している。

ただし、本発明では、ヘッダの符号長ηを割り切ること
のできない並列ビット数にの並列データ列を処理できる
ことが従来例と異なる。

符号語が並列データ列内に後詰めされている場合には、
符号語の先頭ビットよりＣＲＣ演算を開始できるように
するため、ＣＲＣ演算回路を初期設定した後に、最初に
ＣＲＣ演算回路に入力されるにビットの並列データのう
ぢ、符号語の先頭ビット列が送られてくるビット列に対
応しないビットを無効（論理「０」）にするとともに、
ＣＲＣ演算の開始時点からみて並列入力データ列に符号
長分の遅延を与えることのできる遅延回路（第三および
第四の遅延回路）を用いる。

また、符号語が並列データ列内に前詰めされている場合
には、符号語の最終ビットがＣＲ，Ｃ演算回路のフリッ
プフロップに入力された時点で剰余が得られるようにす
るため、並列入力データを符号語の最終ビット列が送ら
れてくるビット列（以下「第一のビット列」という）と
それ以外のピット列（以下「第二のビット列」という）
とに分離し、第一のビット列についてはＣＲＣ演算回路
の通常位置に入力させるが、第二のビット列については
、並列データ列の１クロック分の遅延を加えた後にフリ
ップフロップの出力位置に加える。また、ＣＲ，Ｃ演算
回路の初期設定後に最初にＣＲＣ演算回路に入力される
並列データを第一のビット列のみとし、符号長η−ａｋ
十すとしたとき、並列データ列に対してａ＋ｌクロック
分の遅延を与える遅延回路（第二の遅延回路）を用いる
。

このようにして、符号長ｎを割り切ることのできないビ
ット数に並列展開された並列データ列に対しても、小さ
い回路規模でセル同期を得ることができる。

〔実施例〕

第１図は本発明第一実施例のセル同期回路を示すブロッ
ク構成図であり、第２図はその動作を説明する図である
。

このセル同期回路は、ディジタル情報列にＣＲＣビット
を含む符号長ｎビットのヘッダが付加されたセルを入力
とする回路であり、このセルを構成するデータ列につい
てＣＲＣビットを求めるために使用したと同等の生成多
項式による剰余を求めるＣＲＣ剰余算出回路２７を備え
、このＣＲＣ剰余算出回路２７の出力から入力データ列
が生成多項式で割り切れたことを検出してセル同期を確
立する手段としてパターン検出回路１０、論理積回路１
１．１２．１３、遅延回路１４、フレームカウンタ１５
およびフレーム同期保護回路１７を備え、セル同期が確
立している間はセル周期毎に、セル同期が新たに確立さ
れたときにはそのときにＣＲＣ剰余算出手段を初期化す
る初期化手段として論理積回路２９．３０、論理和回路
３１、微分回路３５およびカウンタ３６を備える。

ＣＲＣ剰余算出回路２７は、ｎビットのＣＲＣ演算を行
うＣＲＣ演算回路２６を備え、入力データ列を遅延させ
て符号長ｎビット分だけ前に入力されたデータを打ち消
すようにＣＲＣ演算回路２６に供給する遅延手段として
遅延回路２１および排他的論理和回路網２２を備える。

ここで本実施例の特徴とするところは、セルはヘッダが
後部に付加されたデータ列であり、このデータ列は符号
長ｎとの間に自然数の定数ａ、ｂに対してｎ＝ａｋ＋ｂ
の関係にあるビット数にの並列データ列として入力され
、初期化する手段は、セル周期の開始時に並列データ列
のうちヘッダの第１ビットから第ｂビットまでが送られ
てくるｂ列のデータ列以外のデータ列の最初のビットを
無効にする手段として遅延回路４０．４１を含み、遅延
回路２１は、ｂ列のデータ列については並列データ列の
クロックでａ＋ｌクロック分遅延させ、それ以外のデー
タ列については８２０７７分遅延させる手段として遅延
回路４２．４３を含むことにある。

この構成は、遅延回路２１の内部構成、遅延回路４０．
４１を備えたこと、および論理和回路３１の出力するリ
セット信号３２が遅延回路４０に供給されることを除い
て、第１３図に示した従来例と同等である。

以下では、第１３図の従来例と異なる部分の動作につい
て言免明する。

遅延回路４０は、ヘッダの第一ビットから第りビットま
でのビットが送られてくるｂ木の入力線以外の入力線か
らのデータを並列データ列のクロックで１クロック分遅
延させる。また、初期化時には、論理和回路３１からの
リセット信号３２が供給され、その内容が論理「Ｏ」に
設定される構成となっている。

遅延回路４１は、第一の遅延回路と、前記す本の入力線
からのデータを並列データのクロックで１クロック分遅
延させる。

遅延回路４２は、遅延回路４１の出力を並列データ列の
クロックでａ＋ｌクロック分遅延させる。

遅延回路４３は、遅延回路４０の出力を並列データ列の
クロックで８２０７７分遅延させる。

この構成において、ＣＲＣ演算回路２６は、遅延回路４
０の出力と遅延回路４１の出力とのにビットの並列デー
タを入力として、ｋビットの並列処理を行う。

並列入力データに後詰めされた符号語に対する剰余を求
めるためには、初期設定後の排他的論理和回路網２３に
、第２図（ａ）のように、ｋ−ｂビットの「０」を加え
たデータ列を入力する。これは、「符号後の前に「０」
のデータ列を加えても、符号に対する生成多項式による
剰余は変わらない」という性質に基づいたものである。

このようなデータ列を得るには、遅延回路４０の内容を
初期設定時に「０」にすればよい。

ＣＲＣ剰余算出回路２７を初期設定した後、すなわちリ
セット信号３２が入力された後に、ＣＲＣ演算回路２６
にａ＋ｌクロック分のデータ列が入力されたとき、ずな
わぢ第２図のへの時点で、最初の剰余が得られる。この
時点までは、遅延回路２１から排他的論理和回路網２２
および論理積回路２８を介して排他的論理和回路２４に
入力されるデータは、すべて「０」である必要がある。

これは、初期設定時に遅延回路４０．４２．４３をリセ
ットすることにより実現される。

次に、ＣＲＣ演算回路２６に次のデータ列が入力された
とき、すなわち第２図のＢの時点で、ｋビットシフトし
た入力データ列に対する剰余を得る必要がある。このた
めには、第２図（ａ）のデータ列の旧で示した位置から
みて符号長分だけ遅延した並列入力データを排他的論理
和回路網２２に入力する必要がある。このため、遅延回
路４２ど４３とにより、遅延回路４０の出力と遅延回路
４１の出力とのビット位置を入れ換えて、排他的論理和
回路網２２に入力する。

このような構成により、小さい回路規模で、並列データ
列内に後詰めにされた符号語を含む並列データのセル同
期を即時シフト動作により得ることができる。

第３図は本発明第二実施例のセル同期回路を示すブロッ
ク構成図であり、第４図はその動作を説明する図である
。

このセル同期回路は、ＣＲＣ剰余算出回路２７内に、η
ビットのＣＲＣ演算を行うＣＲＣ演算回路４８と、入力
データ列を遅延させて符号長ｎピント分だけ前に入力さ
れたデータを打ぢ消ずようにＣＲＣ演算回路４８に供給
する遅延回路４５および排他的論理和回路網４６とを備
えたことが第一実施例と大きく異なる。

さらに本実施例では、セルはヘッダが頭部にイ（］加さ
れたデータ列であり、このデータ列は符号長ｎとの間に
自然数の定数ａ、ｂに対してｎ＝ａｋ＋ｂの関係にある
ビット数にの並列データ列として入力され、初期化する
手段には、セル周期の開始時に並列データ列のうちヘッ
ダの第１ビ、７　）から第ｂビットまでが送られてくる
ｂ列のデータ列以外のデータ列の最初のビットを無効に
する手段として遅延回路４４を含み、遅延回路４５は、
並列データ列をそのクロックでａ＋１クロック分遅延さ
せる構成である。

遅延回路４５は、ヘッダの第ｂ＋１ビットから第にビッ
トまでのビットが送られてくるに一１本の入力線からの
データ列に対して、並列データ列のクロックで１クロッ
ク分の遅延を与える。また、初期化時には、論理和回路
３１の出力するリセット信号により、その内容が「Ｏ」
に設定される。

ＣＲＣ演算回路４８は、生成多項式の次数に等しい数の
フリップフロップ２５と、これらのフリップフロップ２
５の内容をシリアル処理ＣＲＣ演算におけるに回分のシ
フトを並列データ列の１クロツク内でシフトさせる排他
的論理和回路網３７とを含む。

この排他的論理和回路網３７の入力には、フリップフロ
ップ２５の出力と、排他的論理和回路網３８を経由した
遅延口１ｉ！８４４の出力とが、８個（図ではまとめて
示す）の排他的論理和回路４７により加えられて供給さ
れる。排他的論理和回路網３７の出力は、排他的論理和
回路３９により、排他的論理和回路網３８を経由したに
ビットの並列データ列のうちヘッダの第一ビットから第
ｂビットまでのビットが送られてくる５本の入力線から
のデータ列との間で排他的論理和がとられ、排他論理和
回路２４を介して、フリップフロップ２５に入力される
。

排他的論理和回路網３７．３８の構成は、第１４図に示
したものと同等である。

遅延回路４４は、ｋビットの入力データの第ｂＨ−１ビ
ットからにビットまでを並列データ列のクロックで１ク
ロック分遅延させる。遅延回路４５は、並列入力データ
４を並列データのクロックでａ＋１クロック分遅延させ
る。排他的論理和回路網４６は、並列データ列のａ＋ｌ
クロック前にＣＲＣ演算回路４８に入力された並列デー
タを打ぢ消すだめの信号を生成する。

並列データ列内に前詰めにされている符号語の剰余を求
めるためには、符号語の最終ビットが含まれる並列デー
タがＣＲＣ演算回路４８に入力されるとき、フリップフ
ロップ２５には符号語内のビ・ソトのみが入力される必
要がある。

そこで本実施例では、並列入力データ４を符号語の最終
ビット列が送られてくる第一ビットから第ｂビットまで
の第一のビット列と、第り＋ｉビットから第にビットま
での第二のビット列とに分離する。第一のビット列につ
いては、排他的論理和回路３９により通常の位置でＣＲ
Ｃ演算を行う。

第二のビット列については、遅延回路４４によより並列
データのクロックで１クロツク遅延させた後に、フリッ
プフロップ２５の出力に排他的論理和加算を行ってから
ＣＲＣ演算を行う。

第５図はＣＲＣ演算回路４８の動作を示すための図であ
り、第１４図に示した従来のＣＲＣ演算回路２６を変形
して示す。この例は、並列入力データを分離して加えて
も同じ結果になることを示す。

本実施例のＣＲＣ演算回路４８は、排他的論理和回路４
７は、フリップフロップ２５と排他的論理和回路網３７
との間に配置されただけのものである。これは、遅延回
路４４を通過したビットが１クロツク遅延しているため
、これに対応して、１クロツク遅延したフリップフロッ
プ２５の出力に加えるものである。したがって、ＣＲＣ
演算回路４８への並列データの入力は、排他的論理和回
路４７の出力で完了し、入力されたデータについてのＣ
ＲＣ演算は、すべてのビットについて、排他的論理和回
路網３７で行われる。

ＣＲＣ剰余算出回路２７の動作を第４図を参照してさら
に説明する。

初期設定時に遅延回路４４．４５およびフリップフロッ
プ２５をリセットすると、その後の遅延回路４４の出力
は、第４図（Ｃ）に示すように、１クロツタ目が全ビッ
ト「０」、それ以降は１クロック分遅延したに−ｂビッ
トの並列データとなる。また、すセット後の遅延回路４
５の出力は、第４図（ｄ）に示すように、ａ＋１クロッ
ク分遅延したにビットの並列データとなる。したがって
、リセット後にａ＋１クロック分の並列データ列が入力
されたとき、すなわち第４図のΔの時点で、ＤＩ　”’
−Ｄ　ａ　ｋ＋　１、のデータに対する最初の剰余がフ
リップフロップ２５の出力に得られる。

への時点から１クロツク後には、初期設定直後にＣＲＣ
演算回路４８に入力された並列データＤ１〜Ｄｋが、排
他的論理和回路網４６からの出力により、排他的論理和
回路２４において打ち消される。

これと同時にＣＲＣ演算回路４８には、新たな入力デー
タＤａｋ＋ｂ＋Ｉ〜Ｄ　［ａ＋Ｉｌｋ＋ｂが入力される
。これにより、ｋビットシフトした入力データ列に対す
る剰余がフリップフロップ２５の出力に得られる。

このタイミングを第４図にｒＢＪで示す。

以下同様にして、クロック毎に、ｋビットシフト入力デ
ータ列に対する剰余が得られる。したがって、このＣＲ
Ｃ剰余算出回路２７を用いることにより、セル同期回路
を即時シフ）・動作させることができる。

ＣＲＣ演算回路４８のフリップフロップ２５が出力する
剰余は、第７図に示したＣＲＣ演算回路の動作に置き換
えてみると、符号語に対する剰余が得られた後に、その
剰余を入力がない状態でさらにに、−ｍｂ回シフトした
値に等しい。剰余が零であるものを入力がない状態でシ
フトさせてもやはり零であるため、パターン検出回路１
０の入力信号としては問題ない。

このように、本実施例は、小さい回路規模で、並列デー
タ内に前詰めにされた符号語を含む並列データのセル同
期を即時シフト動作により得ることができる。

〔発明の効果〕

以上説明したように、本発明のセル同期回路は、符号長
分の入力データ列に対して最初の剰余を求めた後に、ク
ロック毎に、１クロツク前の剰余内の符号長分前に入力
されたデータの残りを符号長分遅延させた入力データを
用いた消去するとともに新たな入力データを入力するこ
とにより、前の剰余より１クロック分シフトした入力デ
ータ列に対する剰余を求める。このよう、セル周期の開
始時に並列データ列のうちヘッダの第１ビットから第ｂ
ビットまでが送られてくるｂ列のデータ列以外のデータ
列の最初のビットを無効にしてＣＲＣ演算を開始するこ
とにより、小さい回路規模で任意のビア）数に並列展開
された入力データ列にたいしてセル同期を得ることがで
き、セル同期回路を含めた装置設計の自由度を増すこと
ができる効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例のセル同期回路を示すブロッ
ク構成図。 第２図は動作を説明する図。 第３図は本発明第二実施例のセル同期回路を示すブロッ
ク構成図。 第４図は動作を説明する図。 第５図はＣＲＣ演算回路の変形例を示すブロック構成図
。 第６図はＣＲＣビットを使用したセルの構成を示す図。 第７図はＣＲＣ演算回路の基本形を示す図。 第８図は並列入力データ列と符号語との位置関係の第一
の例を示す図。 第９図は並列入力データ列と符号語との位置関係の第二
の例を示す図。 第１０図は並列入力データ列と符号語との位置関係の第
三の例を示す図。 第１１図は全展開処理形ＣＲＣ演算回路を用いた従来例
を示すブロック構成図。 第１２図はパイプライン処理形ＣＲＣ演算回路を用いた
従来例を示すブロック構成図。 第１３図は剰余転送処理形ＣＲＣ演算回路を用いた従来
例を示すブロック構成図。 第１４図は第１３図の回路で用いるＣＲＣ演算回路の詳
細を示すブロック構成図。 １・・・入力データ、２．５・・・クロフク、３．１８
．２４．３９．４７・・・排他的論理和回路、４・・・
並列入力データ、６５．２５、Ｆ１〜Ｆ８・・フリップ
フロップ、７、２２．２３．３７．３８．４６・・・排
他的論理和回路網、訃・・ランチ回路、９．２６・・・
ＣＲＣ演算回路、１０・・パターン検出回路、１１．１
２．１３．２８．２９．３０・・・論理積回路、１４．
２０．２１．４０〜４５・遅延回路、１５・・・フレー
ムカウンタ、１６・・・フレームパルス、１７・・・フ
レーム同期保護回路、１９・・・ＣＲＣ部分演算回路、
２７・・・ＣＲＣ剰余算出回路、３１・・・論理和回路
、３２．３４・・・リセット信号、３５・・・微分回路
、３６・・カウンタ。 特許出願人　日本電信電話株式会社 代理人　弁理士　井　出　直　孝 （ほか１名） Ｎ　　　　　　　ω 区 味 ミ　　　、　　　　　　ω

Claims (1)

1. 【特許請求の範囲】 １、ディジタル情報列にＣＲＣビットを含む符号長ｎビ
   ットのヘッダが付加されたセルが連続して入力され、こ
   のセルを構成するデータ列について前記ＣＲＣビットを
   求めるために使用したと同等の生成多項式による剰余を
   求めるＣＲＣ剰余算出手段と、 このＣＲＣ剰余算出手段の出力から入力データ列が前記
   生成多項式で割り切れたことを検出してセル同期を確立
   する手段と、 セル同期が確立している間はセル周期毎に、セル同期が
   新たに確立されたときにはそのときに前記ＣＲＣ剰余算
   出手段を初期化する初期化手段とを備え、 前記ＣＲＣ剰余算出手段は、 ｎビットのＣＲＣ演算を行うＣＲＣ演算回路と、前記入
   力データ列を遅延させて符号長ｎビット分だけ前に入力
   されたデータを打ち消すように前記ＣＲＣ演算回路に供
   給する遅延手段と を含む セル同期回路において、 前記セルはヘッダが後部に付加されたデータ列であり、 このデータ列は前記符号長ｎとの間に自然数の定数ａ、
   ｂに対してｎ＝ａｋ＋ｂの関係にあるビット数ｋの並列
   データ列として入力され、 前記初期化する手段は、セル周期の開始時に前記並列デ
   ータ列のうちヘッダの第１ビットから第ｂビットまでが
   送られてくるｂ列のデータ列以外のデータ列の最初のビ
   ットを無効にする手段を含み、 前記遅延手段は、前記ｂ列のデータ列については前記並
   列データ列のクロックでａ＋１クロック分遅延させ、そ
   れ以外のデータ列についてはａクロック分遅延させる手
   段を含む ことを特徴とするセル同期回路。 ２、ディジタル情報列にＣＲＣビットを含む符号長ｎビ
   ットのヘッダが付加されたセルが連続して入力され、こ
   のセルを構成するデータ列について前記ＣＲＣビットを
   求めるために使用したと同等の生成多項式による剰余を
   求めるＣＲＣ剰余算出手段と、 このＣＲＣ剰余算出手段の出力から入力データ列が前記
   生成多項式で割り切れたことを検出してセル同期を確立
   する手段と、 セル同期が確立している間はセル周期毎に、セル同期が
   新たに確立されたときにはそのときに前記ＣＲＣ剰余算
   出手段を初期化する初期化手段とを備え、 前記ＣＲＣ剰余算出手段は、 ｎビットのＣＲＣ演算を行うＣＲＣ演算回路と、前記入
   力データ列を遅延させて符号長ｎビット分だけ前に入力
   されたデータを打ち消すように前記ＣＲＣ演算回路に供
   給する遅延手段と を含む セル同期回路において、 前記セルはヘッダが頭部に付加されたデータ列であり、 このデータ列は前記符号長ｎとの間に自然数の定数ａ、
   ｂに対してｎ＝ａｋ＋ｂの関係にあるビット数ｋの並列
   データ列として入力され、 前記初期化する手段は、セル周期の開始時に前記並列デ
   ータ列のうちヘッダの第１ビットから第ｂビットまでが
   送られてくるｂ列のデータ列以外のデータ列の最初のビ
   ットを無効にする手段を含み、 前記遅延手段は、前記並列データ列をそのクロックでａ
   ＋１クロック分遅延させる手段を含むことを特徴とする
   セル同期回路。