CN104881338A - 半导体设备 - Google Patents

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Abstract

在具有嵌入其中的非易失性存储器模块的半导体设备中，提供了一种促进非易失性存储器特性评估的技术。MCU包括CPU，闪存，以及控制了对闪存的写入或擦除操作的FPCC。FPCC执行了用于对闪存执行读取或其它操作的程序，由此根据由CPU发出的命令而对闪存执行写入或其它操作。在MCU中，配置FCU以执行测试固件以评估闪存。此外，RAM均可以由CPU和FCU使用。

Description

半导体设备
相关申请的交叉引用
2014年2月28日提交的日本专利申请案号2014-038799的公开内容(包括说明书、附图和摘要)在此通过引用整体并入本文。
技术领域
本公开涉及一种具有可重写的非易失性存储器模块的半导体设备，并且更具体地涉及一种用于促进对非易失性存储器特性评估的技术。
背景技术
诸如微控制器之类的半导体设备用于控制各种类型电子仪器设备并且采用在各种产品中。一些半导体设备提供具有可重写的非易失性存储器，诸如闪存。根据来自处理器的指令而执行从闪存读取数据、向闪存写入数据以及擦除数据。半导体设备的小型化已经使得对于闪存的写入和擦除操作的控制复杂化。因此，在闪存的原型阶段、在具有内部闪存的微控制单元(MCU)的开发阶段、以及在这些装置的制造阶段，对闪存特性的评估是基本必需的。
用于对诸如闪存之类的非易失性存储装置特性的评估的技术公开在例如日本未审查专利申请公开案号2007-34554(专利文献1)中。专利文献1中公开的技术涉及一种包括可写入和可擦除的非易失性存储器模块以及中央处理单元(CPU)的半导体集成电路。根据专利文献1中所述的技术，半导体集成电路具有第一操作模式和第二操作模式。在第一操作模式下，CPU顺序地执行指令以控制对非易失性存储器模块的写入和擦除操作。在第二操作模式下，本地CPU响应于由CPU发出的并且顺序地执行的指令，以控制对非易失性存储器模块的写入和擦除操作。在半导体集成电路的正常操作中，第二操作模式允许CPU以执行其它处理任务，而同时本地CPU执行对非易失性存储器模块的写入操作和其它操作，由此实现实时处理。当半导体集成电路进行对非易失性存储器模块的测试时，半导体集成电路可以选择第一操作模式和第二操作模式中的任一个。
发明内容
在专利文献1中公开的技术中，当执行通常未公开的控制操作以进行对非易失性存储器模块的测试时，本地CPU无法访问存储器模块中的数据。为了进行测试，各种设置存储在随机存取存储器(RAM)中，其在测试之前可以由CPU访问。用户选择第一操作模式以存储将要由CPU运行的程序以及用于评估RAM中非易失性存储器模块的各种设置、替换程序、以及根据多个测试项目而评估非易失性存储器模块。
然而，由于CPU是根据专利文献1中公开的技术执行测试程序以评估非易失性存储器模块的一个装置，因此需要根据CPU而开发测试程序。
此外，由于用于非易失性存储器模块的测试是复杂的，测试程序的开发是必需的，因此例如每次开发了包括非易失性存储器模块的MCU，导致开发成本增大。在该情形下，需要用于促进对非易失性存储器模块特性进行评估的技术。
从本说明书和附图中的以下描述将使得本发明的其它问题和创新性特征变得明确。
根据一个实施例的半导体设备包括主处理器，可重写的非易失性存储器，以及控制对非易失性存储器的写入和擦除操作的存储器控制器。存储器控制器存储用于根据从主处理器发出的命令执行对非易失性存储器的读取/写入/擦除操作的控制程序，并且执行控制程序以执行对非易失性存储器的读取/写入/擦除操作。半导体设备被配置成使得存储器控制器执行测试固件以用于评估非易失性存储器。
根据一个实施例的被配置成包括CPU、可重写非易失性存储器模块和用于非易失性存储器的控制器的半导体设备允许非易失性存储器模块的控制器以执行测试固件，由此实现独立于CPU的测试固件的开发。这些测试固件可以与CPU相关的测试固件相比更易于开发。
附图说明
图1是示出了作为相关技术的半导体设备的MCU 100的配置的框图。
图2示出了执行相应程序的主要单元。
图3是示出了作为第一实施例的半导体设备的MCU 200的配置的框图。
图4示出了执行相应程序的主要单元。
图5是示出了作为第二实施例的半导体设备的MCU 300的配置的框图。
图6示出了执行相应程序的主要单元。
图7是示出了作为第三实施例的半导体设备的MCU 400的配置的框图。
图8示出了执行相应程序的主要单元。
图9是示出了作为第四实施例的半导体设备的MCU 500的配置的框图。
图10示出了执行相应程序的主要单元。
图11是示出了作为第四实施例的第一修改例的半导体设备的MCU 550的配置的框图。
图12示出了执行相应程序的主要单元。
图13是示出了作为第五实施例的半导体设备的MCU 600的配置的框图。
图14示出了执行相应程序的主要单元。
图15是示出了作为第五实施例的修改例的半导体设备的MCU650的配置的框图。
图16指出了执行相应程序的主要单元。
具体实施方式
参照附图，以下将描述根据本公开的半导体设备的一些实施例。说明书全文中，采用相同附图标记标注相同部件。那些部件的名称和功能也相同，并且因此不再赘述它们的详细说明。
<相关技术>
为了与一些实施例的半导体设备作比较，将描述相关领域技术。图1是示出了作为相关技术的半导体设备的MCU 100的配置的框图。相关技术的MCU 100是具有嵌入其中的可重写非易失性存储器(闪存)的系统。如图1所示，相关技术的MCU 100包括CPU 11、总线状态控制器(BSC)12、RAM 13、闪存15以及FCU 41。FCU 41包括闪速写入控制电路(FLC)42、本地总线控制器(FBSC)44、闪速RAM(F-RAM)45，本地CPU(FCPU)46以及CPU接口控制器(FIMC)47。
CPU 11是控制MCU 100的操作的处理器。
BSC 12耦合内部总线21和外围总线31以允许耦合至外围总线31的相应模块访问CPU 11。
RAM 13是经由内部总线21可以从CPU 11访问的可重写非易失性存储器。在相关技术的MCU 100中，RAM 13布置在FCU 41外部并且存储用户程序25和测试固件26。FCU 41无法访问RAM 13。用户程序25是由用户产生的任何程序。测试固件26用于评估闪存15的特性。用于测试闪存15的设置信息的各种片段存储在RAM 13中，并且CPU 11从RAM 13读取测试固件26以评估闪存15的各种特性。
闪存15是非易失性存储器。例如，闪存15存储用于操作CPU 11的程序、用以非易失性方式维持的数据、以及其它类型的信息和数据。闪存15包括大量电可擦除和可重写的非易失性存储器晶体管。
FCU 41根据从CPU 11发出的命令而执行对闪存15的读取/写入/擦除操作。CPU 11经由内部总线21和外围总线31耦合至FCU 41。
FLC 42具有用于控制对闪存15的重写操作的寄存器。例如，FLC42基于对用于写入闪存15的脉冲电压、用于擦除闪存15的脉冲电压、漏极电压、源极电压等的电压水平调节的结果而设置MCU 100的操作模式(“正常操作模式”，其中MCU 100根据用户程序而操作，“测试模式”以评估闪存15的特性等等)。
FBSC 44是控制了本地总线43的控制器。本地总线43耦合至闪存15、FLC 42和其它部件。
F-RAM 45嵌入在FCU 41中。当MCU 100工作在正常工作模式下时，保护F-RAM 45的存储区域的一部分避免由CPU 11访问。F-RAM 45存储由FCPU 46使用的闪存控制程序27以写入/读取/擦除闪存15。
FCPU 46是控制FCU 41的操作的控制器。由CPU 11发出的命令由FIMC 47翻译。FCPU 46可以由通用处理器实施。FCPU 26根据由CPU 11发出的命令从F-RAM 45读取闪存控制程序27并且执行以访问闪存15。
耦合至外围总线31的FIMC 47响应于CPU 11的访问而激活FCPU 46。采用由FIMC 47发出至FBSC 44的命令，通过本地总线43实行对F-RAM 45、FLC 42和其它部件的控制。
在相关技术的MCU 100中，RAM 13的存储区域包括允许从CPU11访问、但是不允许从FCPU 46访问的至少一部分，以及可以存储用于闪存15的测试所需的设置以进行对闪存15测试的部分。当用户执行应该在闪存15上隐藏的操作时，用户在RAM 13中存储测试固件26并且采用CPU 11执行测试固件26以评估闪存15的特性。用户替换了将要存储在RAM 13中的程序以评估闪存15的特性。
在相关技术的该配置中，执行测试固件26的主要单元是CPU11，并且因此需要程序开发者开发测试固件26以便满足CPU 11的规范。此外，由于测试固件26是技术诀窍累积的结果，因此需要使得测试固件26难以分析，同时使其能够评估闪存15的特性。
图2示出了执行相应程序的主要单元。如图2所示，CPU 11在正常操作模式下读取并且执行用户程序25，而在测试模式下读取并且执行测试固件26。此外，FCPU 46读取并执行闪速控制程序27以访问闪存15。
与相关技术的半导体设备相反，以下将描述的、根据第一实施例的半导体设备通过设置FCU 41作为执行测试固件26的主要单元来实现测试固件26的开发而不依赖CPU 11。这促进了测试固件26的开发。
<第一实施例>
参照图3和图4，将描述第一实施例的半导体设备。图3是示出了作为第一实施例的半导体设备的MCU 200的配置的框图。
如图3所示，MCU 200包括CPU 11、BSC 12、RAM 13、闪存15、多路复用器16、多路复用器17、FCU 41、闪速应用命令接口(FACI)51、以及闪速测试序列发生器(FTSEQ)70。FCU 41包括FLC 42、FBSC 44、闪速程序定制控制(FPCC)48以及ROM 49。
FACI 51是用作在CPU 11与FCU 41之间接口的模块。由CPU 11发出至FCU 41的命令经由内部总线21和外围总线31输出至FACI51。FACI 51从CPU 11接收命令，并且将它们发送至FPCC 48以满足FPCC 48的规范。由CPU 11发出至FCU 41的命令的规范有时取决于MCU 200的规范；然而，FACI 51吸收了规范之间的差异并且发出命令至FPCC 48。FACI 51具有仅在测试模式下通过本地总线43可控制的寄存器Reg 99。Reg 99包括重写闪存15所需的各种类型寄存器，以及其它部件。在测试模式下，FPCC 48设置Reg 99为任何电平以便执行各种测试。
标记52用于管理控制MCU 200是否操作在正常操作模式或测试模式下。标记52可以由外部装置设置。MCU 200根据标记52的设置而输出信号至多路复用器16和多路复用器17以改变多路复用器16和多路复用器17应该耦合至的目标。
测试序列发生器70是专用于测试的序列发生器，以评估闪存15的特性。当MCU 200操作在测试模式下并且经由内部总线21和外围总线31发出命令至FPCC 48时，激活了测试序列发生器70。多路复用器17将CPU 11和测试序列发生器70中的一个耦合至内部总线21。当MCU 200操作在正常操作模式下时，多路复用器17将CPU11耦合至内部总线21。当MCU 200操作在测试模式下时，多路复用器17耦合至测试序列发生器70和内部总线21。在探测到FPCC 48已经完成了命令之后，测试序列发生器70输出探测到的结果至外部装置。
与相关技术的MCU 100相比，在第一实施例的MCU 200中的FCU 41包括替代了FCPU 46的FPCC 48。闪存控制程序27也存储在ROM 49中。FPCC 48是控制对闪存15的写入和擦除操作的控制器。FPCC 48从存储在ROM 49中的闪存控制程序27获取指令并且顺序地执行指令以执行对闪存15的写入和擦除操作。当MCU 200操作在正常操作模式下时，根据由CPU 11发出的命令而写入闪存15或者使闪存经受其它操作。
与相关技术的MCU 100相比，第一实施例的MCU 200包括允许CPU 11和FCU 41耦合至RAM 13的多路复用器16。换言之，配置MCU 200，使得作为通用易失性存储器的RAM 13在CPU 11与FCU41之间共享。在正常操作模式下，多路复用器16耦合了CPU 11和RAM 13。在测试模式下，多路复用器16耦合了FCU 41和RAM 13。当MCU 200操作在正常操作模式下时，RAM 13用于存储用户程序25。在将用户程序25存储进RAM 13中之后，MCU 200激活CPU 11。CPU 11开始从RAM 13读取指令并顺序地执行指令。当MCU 200操作在测试模式下时，RAM 13用于存储测试固件26。在测试模式操作中，多路复用器16耦合FCU 41至RAM 13，这使得FPCC 48开始从RAM 13读取指令并且顺序地执行指令，由此进行了对闪存15的测试。
当MCU 200操作在正常操作模式下时，FPCC 48用作FBSC 44的总线主控器。然而，当FPCC 48未激活时，FACI 51用作FBSC 44的总线主控器。
图4示出了执行相应程序的主要单元。如图4所示，CPU 11从RAM 13读取用户程序25以在正常操作模式下执行用户程序。FPCC48在测试模式下耦合至RAM 13并且从RAM 13读取测试固件26以执行测试固件。通过使得FPCC 48从ROM 49读取闪存控制程序27并执行而进行对闪存15的访问。
<第一实施例的总结>
根据第一实施例中的MCU 200，当MCU 200操作在测试模式下时，FPCC 48读出测试固件并顺序地执行测试固件以进行对闪存15的测试。因此，可以实现对独立于CPU的测试固件的开发，这比根据CPU的对测试固件的开发更容易。
此外，第一实施例的MCU 200允许以满足FPCC 48的规范的专用语言描述测试固件。这也能够在汇编之后向用户提供目标文件。在该情形中，因为用户难以解码目标文件，可以确保用于测试闪存的技术诀窍的机密性。
因为第一实施例的MCU 200允许FCU 41经由本地总线43访问RAM 13，所以FCU 41可以使用RAM 13作为在测试模式下操作FPCC 48的程序的存储器。因此，无需提供仅用于存储操作FPCC 48的程序的RAM，由此减小了电路面积。
<第二实施例>
参照图5和图6，将描述第二实施例的半导体设备。图5是示出了作为第二实施例的半导体设备的MCU 300的配置的框图。
如图5所示，MCU 300包括在FCU 41中的FCPU 46和FPCC 48，以及在FCPU 46和FPCC 48之间切换以耦合至FACI 51的多路复用器53。
与相关技术相比，当第二实施例的MCU 300操作在正常操作模式下时，多路复用器53耦合FPCC 48和FACI 51，使得FPCC 48根据由CPU 11发出的命令而写入或者执行其它操作至闪存15。FACI51根据MCU 300是在正常操作模式还是在测试模式下操作而切换多路复用器53的操作。
当MCU 300操作在正常操作模式下时，FCPU 46并未激活，但是当MCU 300操作在测试模式下时其由CPU 11发出的命令而激活。FCPU 46从存储在F-RAM 45中的测试固件26获取指令并且顺序地执行指令以进行对闪存15的测试。
尽管图5的示例示出了用于控制FPCC 48的操作的闪存控制程序27存储在ROM 49中，闪存控制程序27可以存储在F-RAM 45中。F-RAM 45是用于存储控制FPCC 48或FCPU 46的操作的程序的易失性存储器。在其中F-RAM 45存储闪速控制程序27的情形中，在FPCC 48激活之前闪速控制程序27传输至F-RAM 45。在该情形中，配置闪存控制程序27以写入在闪存15中存储区域的一部分中。在测试模式下，在FCPU 46在测试模式中激活之前，测试固件26传输至F-RAM 45。
RAM 13是用于存储用户程序25的通用RAM。CPU 11一旦启动则开始从RAM 13获取指令并且顺序地执行指令。
图6示出了执行相应程序的主要单元。如图6所示，在正常操作模式下，CPU 11从RAM 13读取用户程序25以执行用户程序。在测试模式下，FCPU 46从F-RAM 45读取测试固件26以执行测试固件。通过使得FPCC 48从ROM 49读取并执行闪存控制程序27而进行对闪存15的访问。
<第二实施例的总结>
根据第二实施例中的MCU 300，当MCU 300操作在测试模式下时，FCPU 46读取测试固件并且顺序地执行测试固件以进行对闪存15的测试。因此，可以实现对测试固件的开发而不依赖于CPU 11，这比根据CPU 11对测试固件的开发更容易。
在其中MCU 300中的FCPU 46由通用CPU实施的情形中，可以以通用语言进行对测试固件的开发，由此促进了开发。
MCU 300使用通用CPU作为FCPU 46，并且使用FPCC 48作为特定设计用以控制对闪存15写入和擦除操作的重写控制器。在正常操作模式和测试模式之间断开用于对闪存15执行写入或其它操作的处理器中的一个，这优化了闪存15的写入和擦除特性，同时灵活地进行对闪存15的测试。
<第三实施例>
参照图7和图8，将描述第三实施例的半导体设备。图7是示出了作为第三实施例的半导体设备的MCU 400的配置的框图。
如图7所示，MCU 400不同于第一实施例的MCU 100之处在于，其包括在FCU 41中的FCPU 46和FPCC 48。类似于第二实施例的MCU 300，当MCU 400操作在正常操作模式下时，FPCC 48对闪存15执行写入或其它操作，而当MCU 400操作在测试模式下时，FCPU46进行对闪存15的测试。
图8示出了执行相应程序的主要单元。如图8所示，CPU 11从RAM 13读取用户程序25以在正常操作模式下执行。FCPU 46从F-RAM 45读出测试固件26以在测试模式下执行。通过使得FPCC 48从ROM 49读取并执行闪速控制程序27而进行对闪存15的访问。
<第三实施例的总结>
根据第三实施例中的MCU 400，当MCU 400操作在测试模式下时，FCPU 46读取并顺序地执行测试固件26以进行对闪存15的测试。因此，可以实现对测试固件的开发而不依赖于CPU 11，这比根据CPU 11对测试固件开发更容易。
因为MCU 400允许FCU 41经由本地总线43访问RAM 13，FCU41可以使用RAM 13作为在测试模式下操作FPCC 48的程序的存储器。因此，无需提供仅用于存储操作FPCC 48的程序的RAM，由此减小了电路面积。
<第四实施例>
参照图9和图10，将描述第四实施例的半导体设备。
图9是示出了作为第四实施例的半导体设备的MCU 500的配置的框图。
图10示出了执行相应程序的主要单元。
如图9所示，MCU 500不同于第一实施例的MCU 200之处在于，其具有布置在闪速宏82中的FCU 41。此外，FCU 41包括并未耦合至RAM 13和FACI 51的本地总线43。闪存15包括存储器单元阵列，在存储器单元阵列中，保持信息的非易失性存储器单元被设置在具有多个行和列的矩阵中。控制电路59从闪存15的存储器单元阵列读取信息并向其写入信息。控制电路包括解码行地址以指定待访问的存储器单元的行解码电路、解码列地址的列解码电路、基于行地址和列地址对选定存储器单元写入的写入放大器电路、从选定的存储器单元读取信息的读出放大器电路、以及一些其它部件。
在MCU 500中，FPCC 48安装在闪速宏82内，而FPCC 57安装在闪速宏82外。FPCC 57用作当MCU 500操作在测试模式下时控制处理的控制核心。在测试模式下一旦经由FACI 51接收到来自CPU 11命令，则激活FPCC 57。多路复用器16根据测试模式或正常模式从CPU 11或FPCC 57接收存储器访问请求。在测试模式操作中，多路复用器16从FPCC 57接收读取请求。FPCC 57在测试模式操作中开始获取存储在RAM 13中的指令并且顺序地执行指令以进行对闪存15的测试。用作测试控制核心的FPCC 57也可以激活在FCU 41中的FPCC 48。
<第四实施例的总结>
根据第四实施例的MCU 500，用于在测试模式下操作MCU 500的程序可以存储在闪速宏82外的存储器中。此外，用于在测试模式下操作MCU 500的处理器可以布置在闪速宏82外。
<第四实施例的第一修改例>
图11是示出了作为第四实施例的第一修改例的半导体设备的MCU 550的配置的框图。
图12示出了执行相应程序的主要单元。
多路复用器16根据测试模式或正常模式从CPU 11或FPCC 57接收存储器访问请求。在测试模式操作中，多路复用器16从FPCC 57接收读取请求。在第一实施例的第一修改例中，一旦通过测试接口(TEST I/F)81从外部装置(测试仪)接收了信号输入，则激活FPCC57。
<第四实施例的第二修改例>
作为第四实施例的半导体设备、图9中的MCU 500具有安装在闪速宏82外的FPCC 57；然而，FPCC 57可以替换为作为通用处理器的FCPU 46。简言之，布置在闪速宏82外的通用FCPU 46可以用于读取并顺序地执行测试固件26以进行对闪存15的测试。
<第四实施例的第三修改例>
作为第四实施例的第一修改例的半导体设备、图11中的MCU550具有安装在闪速宏82外的FPCC 57；然而，FPCC 57可以替换为作为通用处理器的FCPU 46。简言之，布置在闪速宏82外的通用FCPU 46可以用于读取并顺序地执行测试固件26以进行对闪存15的测试。
<第五实施例>
参照图13和图14，将描述第五实施例的半导体设备。
图13是示出了作为第五实施例的半导体设备的MCU 600的配置的框图。
图14示出了执行相应程序的主要单元。
如图13所示，MCU 600不同于第二实施例的MCU 300之处在于，其具有布置在闪速宏82内的FCU 41。此外，FCU 41包括并未耦合至RAM 13和FACI 51的本地总线43。
FCPU 46和F-RAM 45布置在闪速宏82外。在测试模式操作中，一旦经由FACI 51从CPU 11接收了命令，则激活FCPU 46。多路复用器55根据测试模式或正常模式将信号从FACI 51或FCPU 46输出至FCU 41。在测试模式操作中，多路复用器55从FCPU 46输出信号至FCU 41。
FCPU 46也可以激活在FCU 41内的FPCC 48。FCPU 46从F-RAM 45读取测试固件26，开始从F-RAM 45获取指令，并且顺序地执行指令以进行对闪存15的测试。
<第五实施例的总结>
根据第五实施例的MCU 600，用于在测试模式下操作MCU600的程序可以存储在闪速宏82外的存储器中。此外，用于在测试模式下操作MCU 600的处理器可以布置在闪速宏82外。
<第五实施例的修改例>
图15是示出了作为第五实施例的修改例的半导体设备的MCU650的配置的框图。
图16示出了执行相应程序的主要单元。
在测试模式操作中，一旦通过测试接口(Test I/F)81从外部装置(测试仪)、而不是从CPU 11接收了信号输入，则激活FCPU46。
本领域技术人员应该进一步理解的是，尽管已经对本发明的实施例做出了之前描述说明，本发明不限于此并且可以不脱离本发明的精神和所附权利要求的范围而做出各种改变和修改。
应该理解的是在此所述的实施例和修改例是示意性的并且在各个方面是非限制性的。本发明的范围由权利要求的条款而不是之前说明书限制，并且意在包括在权利要求条款范围内以及含义等同的任何修改例。

Claims (12)

1.一种半导体设备，包括：
主处理器，控制所述半导体设备的操作；
可重写的非易失性存储器；以及
存储器控制器，控制对所述非易失性存储器的写入操作和擦除操作，
其中，所述存储器控制器包括存储单元，所述存储单元存储用于对所述非易失性存储器执行读取操作/写入操作/擦除操作的控制程序，以及所述存储器控制器根据由所述主处理器发出的命令从所述存储单元读取所述控制程序以对所述非易失性存储器执行读取操作/写入操作/擦除操作，以及
其中所述存储器控制器执行测试固件以评估所述非易失性存储器。
2.根据权利要求1所述的半导体设备，
其中，所述存储器控制器包括：
重写控制器，控制对所述非易失性存储器的写入操作和擦除操作；以及
通用处理器，
其中当所述半导体设备在正常操作下时，所述重写控制器根据由所述主处理器发出的命令从所述存储单元读取所述控制程序并且执行所述控制程序以执行对所述非易失性存储器的读取操作/写入操作/擦除操作，以及
其中当所述半导体设备在测试操作下以评估所述非易失性存储器的特性时，所述通用处理器执行所述测试固件。
3.根据权利要求2所述的半导体设备，包括：
接口单元，用作所述主处理器与所述存储器控制器之间的接口，接收由所述主处理器发出的命令，并且向所述存储器控制器发出命令以满足所述存储器控制器的规范；以及
第一选择单元，在所述重写控制器与所述通用处理器之间切换以耦合它们之一至所述接口单元，
其中当所述半导体设备在正常操作下时所述第一选择单元将所述重写控制器耦合至所述接口单元，而当所述半导体设备在测试操作下时将所述通用处理器耦合至所述接口单元。
4.根据权利要求3所述的半导体设备，
其中，所述存储器控制器包括：
易失性存储器，存储所述测试固件；以及
其中当所述半导体设备在所述测试操作下时，所述通用处理器从所述存储器控制器的易失性存储器读取所述测试固件并执行所述测试固件。
5.根据权利要求3所述的半导体设备，包括：
易失性存储器，由所述主处理器与所述存储器控制器共享；以及
第二选择单元，在所述主处理器与所述存储器控制器之间切换以将它们之一耦合至所述易失性存储器，
其中当所述半导体设备在正常操作下时所述第二选择单元将所述主处理器至耦合所述易失性存储器，而当所述半导体设备在测试操作下时将所述存储器控制器耦合至所述易失性存储器，
其中所述易失性存储器存储所述测试固件，以及
其中当所述半导体设备在所述测试操作下时，所述通用处理器从所述易失性存储器读取所述测试固件并执行所述测试固件。
6.根据权利要求1所述的半导体设备，包括：
易失性存储器，由所述主处理器与所述处理器控制器共享；以及
选择单元，在所述主处理器与所述存储器控制器之间切换以将它们之一耦合至所述易失性存储器，
其中当所述半导体设备在正常操作下时所述选择单元将所述主处理器耦合至所述易失性存储器，而当所述半导体设备在测试操作下时将所述存储器控制器耦合至所述易失性存储器，
其中所述存储器控制器包括：
重写控制器，控制对所述非易失性存储器的写入操作和擦除操作；以及
其中当所述半导体设备在正常操作下时所述重写控制器根据由所述主处理器发出的命令从所述存储单元读取所述控制程序并执行所述控制程序以执行对所述非易失性存储器读取操作/写入操作/擦除操作，以及
其中当所述半导体设备在测试操作下以评估所述非易失性存储器的特性时，所述重写控制器从所述易失性存储器读取所述测试固件并执行所述测试固件。
7.根据权利要求1所述的半导体设备，
其中，在所述存储器控制器中包括的存储单元是只读存储器。
8.一种半导体设备，包括：
主处理器，控制所述半导体设备的操作；
可重写的非易失性存储器；
存储器控制器，控制对所述非易失性存储器的写入操作和擦除操作；
易失性存储器，由所述主处理器与所述存储器控制器共享；以及
选择单元，在所述主处理器和所述存储器控制器之间切换以将它们之一耦合至所述易失性存储器，
其中所述存储器控制器包括存储单元，所述存储单元存储用于对所述非易失性存储器执行读取操作/写入操作/擦除操作的控制程序，以及所述存储器控制器根据由所述主处理器发出的命令从所述存储单元读取所述控制程序以对所述非易失性存储器执行读取操作/写入操作/擦除操作。
9.根据权利要求8所述的半导体设备，
其中，当所述半导体设备在正常操作下时所述选择单元将所述主处理器耦合至所述易失性存储器，而当所述半导体设备在测试操作下时将所述存储器控制器耦合至所述易失性存储器。
10.一种半导体设备，包括：
主处理器，控制所述半导体设备的操作；
可重写的非易失性存储器；
存储器控制器，控制对所述非易失性存储器的写入操作和擦除操作；
易失性存储器，由所述主处理器与所述存储器控制器共享；以及
第一选择单元，在所述主处理器与所述存储器控制器之间切换以将它们之一耦合至所述易失性存储器，
其中所述存储器控制器包括：
重写控制器，控制对所述非易失性存储器的写入操作和擦除操作；以及
通用处理器，
其中所述重写控制器根据由所述主处理器发出的命令从所述存储单元读取控制程序并且执行所述控制程序以执行对所述非易失性存储器的读取操作/写入操作/擦除操作，以及
其中所述半导体设备包括：
接口单元，用作所述主处理器与所述存储器控制器之间的接口，接收由所述主处理器发出的命令，并且向所述存储器控制器发出命令以满足所述存储器控制器的规范；以及
第二选择单元，在所述重写控制器与所述通用处理器之间切换以将它们之一耦合至所述接口单元。
11.根据权利要求10所述的半导体设备，
其中，当所述半导体设备在正常操作下时所述第二选择单元将所述重写控制器耦合至所述接口单元，而当所述半导体设备在测试操作下时将所述通用处理器耦合至所述接口单元，以及
其中当所述半导体设备在正常操作下时所述第一选择单元将所述主处理器耦合至所述易失性存储器，而当所述半导体设备在测试操作下时将所述存储器控制器耦合至所述易失性存储器。
12.一种半导体设备，包括：
主处理器，控制所述半导体设备的操作；
存储器宏，包括可重写的非易失性存储器以及用于对所述非易失性存储器执行读取操作/写入操作/擦除操作的存储器控制器；
存储单元，布置在所述存储器宏外，并且存储用于评估所述非易失性存储器的测试固件；以及
处理器，布置在所述存储器宏外，在测试操作下，根据由所述主处理器发出的命令激活、读取存储在所述存储单元中的所述测试固件以评估所述非易失性存储器。
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