JP4026945B2 - Mixed IC test apparatus and control method of the IC test apparatus - Google Patents

Mixed IC test apparatus and control method of the IC test apparatus Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明はロジック部とメモリ部とを具備した混在ＩＣを試験する混在ＩＣ試験装置とこのＩＣ試験装置の動作順序を規定したＩＣ試験装置の制御方法に関する。
【０００２】
【従来の技術】
ロジック部とメモリ部とを混在したＩＣはシステムＬＳＩ等と呼ばれ今後増加の傾向にある。システムＬＳＩの特徴としては、ロジック部で必要とするピン数が、メモリ部で必要なピン数と比較して数倍程度多く、ロジック部をテストする場合にはピン数が多いことから同時にテストすることができるＩＣの数が制限される。
【０００３】
図７に混在ＩＣを試験する場合のＩＣ試験装置と被試験ＩＣ（以下ＤＵＴと称す）との接続関係を示す。ＩＣ試験装置にはＤＵＴに駆動信号（試験パターン信号・制御信号等）を与えるための駆動チャンネルが多数用意されており、その駆動チャンネル数によって同時にテストすることができるＤＵＴの数が決められる。
【０００４】
図７に示す例ではＣＨ１〜ＣＨ５１２までの５１２チャンネルの駆動チャンネルを持つＩＣ試験装置と、このＩＣ試験装置によってロジック部試験用のピン数が２５６ピンのピン数を持つＤＵＴをテストする場合を示す。
ＤＵＴ１とＤＵＴ２はメモリ部用のピン数が６４ピン用意され、ロジック部用としてはＰ６５〜Ｐ２５６までの１９２ピンが用意された混在ＩＣの場合を示す。ロジック部をテストする場合でもメモリ部を動作させなくてはならないから、ロジック部をテストする場合には２５６ピンの全てのピンをＩＣ試験装置に接続してテストが行なわれる。
【０００５】
従って、この条件下ではＩＣ試験装置にはＤＵＴを２個しか接続できないことになり、２個のＤＵＴ１とＤＵＴ２を接続した状態でメモリ部とロジック部をテストし、良否の判定を行なっている。
メモリ部は必要とするピン数が少ないことの反面、テストに要する時間Ｍｔがロジック部のテスト時間Ｌｔより長く掛る特質を持っている。一例としてはＭｔ＝６０秒、Ｌｔ＝５秒程度である。従ってメモリ部とロジック部をテストすると６５秒掛ることになり、例えば１０００個のＤＵＴをテストすると６５×１０００×Ｌch／Ｔch＝３２５００秒≒９時間となる。この約９時間と云う数値は試験に要する時間であり、現実にはテストしたＩＣを良品と不良品に仕分けするソーテングに要する時間も加えなくてはならないから実際には更に長い時間となる。尚、ここでＬchはロジック部のテストに用いるチャンネル数、ＴchはＩＣ試験装置で使用される全チャンネル数を示す。つまりＬch／Ｔchは同時にテストすることができるＤＵＴの数の逆数を表わす。
【０００６】
上述したように１台のＩＣ試験装置で混在ＩＣをテストすると、テストに要する時間が長くなる不都合が生じる。このため２台のＩＣ試験装置を用意し、一方のＩＣ試験装置でメモリ部をテストし、他方でロジック部をテストする方法を採る場合がある。
図８にメモリ部だけをテストする場合のＩＣ試験装置とＤＵＴの接続状況を示す。図８に示すようにメモリ部をテストする場合にはメモリ部用のピンにだけ駆動信号を供給すればよいから、１台のＩＣ試験装置に接続できるＤＵＴの数は大幅に増加できることになる。図８に示すようにメモリ部で必要なピン数をＭch＝６４ピン、ＩＣ試験装置の全チャンネル数Ｔchを５１２チャンネルとした場合には５１２／６４＝８個のＤＵＴを接続できることになる。従って一度にテストすることができるＤＵＴの数が８個となるから例えば１０００個のＤＵＴをテストする時間は６０×１０００×Ｍch／Ｔch＝７５００秒となる。
【０００７】
他方のＩＣ試験装置で１０００個のＤＵＴのロジック部をテストすると、その時間は５×１０００×Ｌch／Ｔch＝２５００秒となる。この結果、２台のＩＣ試験装置によってメモリ部とロジック部を個別にテストするとテストに要する時間の総和はＴtim ＝（７５００＋２５００）秒となり１台でテストする場合より短縮できる利点が得られる。但し、この場合もメモリ部のテストとロジック部のテストの双方においてソーテングを行う必要がある。ソーテング時間としては例えば１０，０００秒とするとその総和は約３０，０００秒を要することになる。
【０００８】
【発明が解決しようとする課題】
上述したように、混在ＩＣをテストする場合、２台のＩＣ試験装置を用いることによりテストに要する時間を短縮することができる。然し乍ら高価なＩＣ試験装置を２台も用意しなければならないことから、利用者には経済的な負担が重くなる不都合がある。またテストに要するコストも上昇する不都合もある。
【０００９】
この発明の目的は１台のＩＣ試験装置によって２台のＩＣ試験装置を用いてテストしたとき等価な速度でＤＵＴをテストすることができる混在ＩＣ試験装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
この発明では所定の数の駆動チャンネルを具備したＩＣ試験装置と、このＩＣ試験装置でテストすることができるメモリ部の数と同等の数のＩＣソケットと、このＩＣソケットとＩＣ試験装置との間に設けられ、ＩＣ試験装置の駆動チャンネルをＩＣソケットに対してメモリ部のテスト状態と、ロジック部のテスト状態に切替る切替回路とを設けて混在ＩＣ試験装置を構成したものである。
【００１１】
メモリ部のテスト状態では設けられたＩＣソケットの全てに対してメモリ部をテストするに必要な数のチャンネルの駆動信号を供給し、一度に全てのＩＣソケットに装着したＤＵＴをテストする。
ロジック部のテスト状態では設けられたＩＣソケットの中の一部のＩＣソケットに対して駆動信号を供給し、その一部のＩＣソケットに装着したＤＵＴのロジック部をテストする。テストを終了すると、他の一部のＩＣソケットに駆動信号を供給して、そのＩＣソケットに装着したＤＵＴをテストし、これを繰返して全てのＩＣソケットに装着したＤＵＴのロジック部をテストする。
【００１２】
従ってこの発明によれば一度にテストできるメモリ部の数と同数のＩＣソケットの全てにＤＵＴを装着すると、この全てのＤＵＴのメモリ部を一度にテストすることができる。またロジック部はテスト可能な個数ずつテストを実行する。この結果、２台のＩＣ試験装置でテストしたとほぼ等価な時間でメモリ部とロジック部をテストすることができる。
【００１３】
【発明の実施の形態】
図１にこの発明による混在ＩＣ試験装置の一実施例を示す。この発明の特徴とする構成は所定の駆動チャンネルを具備したＩＣ試験装置と、このＩＣ試験装置が持つ駆動チャンネルの数によってテスト可能なメモリ部の数と同等の数のＩＣソケットＳＫ１〜ＳＫ８と、このＩＣソケットＳＫ１〜ＳＫ８とＩＣ試験装置との間に設けた切替回路２１とによって構成した点である。
【００１４】
切替回路２１はＩＣソケットＳＫ１〜ＳＫ８に装着するＤＵＴのメモリ部をテストする状態と、一部のソケットに装着したＤＵＴのロジック部をテストする状態とに切替を行なう。
ＩＣソケットＳＫ１〜ＳＫ８の数はＩＣ試験装置の駆動チャンネルの総数ＴchとＤＵＴのメモリ部で必要なピン数によって決定される。図１に示す例ではＩＣ試験装置の総チャンネル数Ｔchが５１２チャンネル、ＤＵＴのメモリ部で必要なピン数が６４ピンの場合を示す。従ってＩＣソケットの数は５１２／６４＝８となる。
【００１５】
図１において、ＩＣ試験装置と切替回路２１との間を結ぶチャンネル線２２及び切替回路２１と各ＩＣソケットＳＫ１〜ＳＫ８との間を結ぶ出力線２３Ａ〜２３Ｄはそれぞれ６４本分を１本として表わしている。
切替回路２１は各チャンネル線２２に対して４個の切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３を具備し、これらの各切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３によって出力線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの何れかを選択してＩＣ試験装置に接続し、その接続の組合せによってメモリ部のテスト状態と、ロジック部の切替状態に切替を行なうように構成される。
【００１６】
図１はメモリ部をテストする状態を説明するために出力線２３Ａだけを抜粋して示している。つまり、切替回路２１を構成する切替スイッチの中のＭをオンの状態にすると、チャンネル線２２は出力線２３Ａに接続される。出力線２３Ａは各ＩＣソケットＳＫ１〜ＳＫ８のピン番号Ｐ１〜Ｐ６４に接続され、これがＤＵＴのメモリ部に接続される。この状態で一度に８個のＤＵＴのメモリ部を試験する。
【００１７】
図２乃至図５を用いて各ＩＣソケットＳＫ１〜ＳＫ８に装着したＤＵＴのロジック部をテストする切替状態を説明する。図２はＩＣソケットＳＫ１とＳＫ２に装着したＤＵＴをテストする状態を示す。この場合には、
チャンネルＣＨ１〜ＣＨ６４を切替る切替スイッチはＭをオン、
チャンネルＣＨ６５〜ＣＨ１２８を切替る切替スイッチはＬ１をオン、
チャンネルＣＨ１２９〜ＣＨ１９２を切替る切替スイッチはＬ２をオン、
チャンネルＣＨ１９３〜ＣＨ２５６を切替る切替スイッチはＬ３をオン、
にし各切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３によって出力線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄを選択し、ＩＣソケットＳＫ１のピン番号Ｐ１〜Ｐ６４、Ｐ６５〜Ｐ１２８、Ｐ１２９〜Ｐ１９２、Ｐ１９３〜Ｐ２５６の全てにロジックテスト用の駆動信号を入力する。ＩＣソケットＳＫ２も同様に全てのピン番号にロジックテスト用の駆動信号を入力し、ＩＣソケットＳＫ１とＳＫ２に装着したＤＵＴのロジック部をテストする。
【００１８】
図３はＩＣソケットＳＫ３とＳＫ４に装着したＤＵＴをテストする状態の切替状態を示す。この場合には
チャンネルＣＨ１〜ＣＨ６４を切替る切替スイッチはＬ３をオン、
チャンネルＣＨ６５〜ＣＨ１２８を切替る切替スイッチはＭをオン、
チャンネルＣＨ１２９〜ＣＨ１９２を切替る切替スイッチはＬ１をオン、
チャンネルＣＨ１９３〜ＣＨ２５６を切替る切替スイッチはＬ２をオン、
に切替る。この切替によってＩＣソケットＳＫ３の全てのピン番号Ｐ１〜Ｐ６４、Ｐ６５〜Ｐ１２８、Ｐ１２９〜Ｐ１９２、Ｐ１９３〜Ｐ２５６にロジックテスト用の駆動信号が入力され、ＩＣソケットＳＫ３に装着したＤＵＴのロジック部がテストされる。ＩＣソケットＳＫ４側も同様にしてこのＩＣソケットＳＫ４に装着されたＤＵＴのロジック部がテストされる。
【００１９】
図４はＩＣソケットＳＫ５とＳＫ６に装着したＤＵＴのロジック部をテストする切替状態、図５はＩＣソケットＳＫ７とＳＫ８のロジック部をテストする切替状態を示す。
図２乃至図５に示した各切替状態において、各ＩＣソケットＳＫ１〜ＳＫ８に接続される出力線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄが他の切替状態で使用されていないことが確認できる。この点から各切替状態は正常に切替が達せられることが理解できよう。
【００２０】
以上により１台のＩＣ試験装置によって所定個のＤＵＴのメモリ部を一度にテストし、この所定個のＤＵＴの中の一部ずつをロジック部についてテストできることが理解できよう。
図６を用いてこの発明によるＩＣ試験装置の制御方法を説明する。図６において縦軸Ｔは時間を示し、横軸にピン番号又はチャンネル番号を示す。
【００２１】
時点Ｔ0 で全てのＩＣソケットＳＫ１〜ＳＫ８にＤＵＴ１〜ＤＵＴ８を装着する。
時点Ｔ1 でＤＵＴ１とＤＵＴ２のロジック部をテストする。
時点Ｔ2 でＤＵＴ３とＤＵＴ４のロジック部をテストする。
ここで装着したＤＵＴ１〜ＤＵＴ８の中の半分のＤＵＴのロジック部をテストした状態となる。この状態で、
時点Ｔ3 からＴ4 の時間でＤＵＴ１〜ＤＵＴ８のメモリ部をテストする。
【００２２】
メモリ部をテストし終るとＤＵＴ１〜ＤＵＴ４はメモリ部とロジック部のテストが終了する。
時点Ｔ5 〜Ｔ6 でＤＵＴ１〜ＤＵＴ４を新たなＤＵＴ９〜ＤＵＴ１２に交換する（ハンドラが用いられる）と共に、ＤＵＴ１〜ＤＵＴ４は良、不良の判定結果に従って分類（ソート）する。この間にＤＵＴ５とＤＵＴ６をロジック部に関してテストし、更にＤＵＴ７とＤＵＴ８のロジック部をテストする。
【００２３】
ＤＵＴ７とＤＵＴ８のロジック部のテストが終了すると、時点Ｔ6 からＴ7 の時間でＤＵＴ９、ＤＵＴ１０及びＤＵＴ１１とＤＵＴ１２のロジック部をテストする。これと共に時点Ｔ6 〜Ｔ7 の時間にＤＵＴ５〜ＤＵＴ８を新たなＤＵＴ１３〜ＤＵＴ１６に交換すると共に、ＤＵＴ５〜ＤＵＴ８を良否の判定結果に従ってソートする。
【００２４】
時点Ｔ8 〜Ｔ9 の時間にＤＵＴ９〜ＤＵＴ１６のメモリ部を一度にテストし、以下同様のシーケンスが繰返される。
図６に示したシーケンスによって動作させることによりＩＣ試験装置は休止時間が発生することなく休みなく動作し、テストに要する時間を以下に示す式で求められる時間Ｔtim と等価な時間とすることができる。
【００２５】
Ｔtim ＝｛（Ｍt ×Ｍch／Ｔch）＋（Ｌt ×Ｌch／Ｔch）｝×Ｎ
Ｍt ：メモリ部のテスト時間
Ｌt ：ロジック部のテスト時間
Ｎ ：テストするＤＵＴの数
となる。
【００２６】
Ｍt ＝６０秒、Ｌt ＝５秒、Ｍch：６４、Ｌch：２５６、Ｔch：５１２、Ｎ＝１０００とした場合
Ｔtim ＝１０，０００秒
となる。
この時間はソーテング処理時間を含むものであるから従来の技術で説明した２台のＩＣ試験装置を用いて１０００個のＤＵＴをテストした時間の約１／３にほぼ等しい。従って、この発明によれば１台のＩＣ試験装置によって２台のＩＣ試験装置を用いてテストした場合より短いテスト時間を得ることができる。
【００２７】
よって、テストに要するコストを大幅に低減することができる利点が得られる。
尚、上述ではＩＣ試験装置の駆動チャンネルを２５６、ＤＵＴのメモリ部で必要なピン数を６４とし、これによりＩＣソケットの数を８個とした場合を説明したがこの数は一例であり、発明の本質には何等係わりを持たないことは容易に理解できよう。
【００２８】
【発明の効果】
以上説明したように、この発明によれば１台のＩＣ試験装置を用いて、従来は２台のＩＣ試験装置を使ってテストしたテスト時間と等価なテスト時間を得ることができるから、高価なＩＣ試験装置を２台用意しなくて済む。この結果、テストに要するコストを低減できる利点が得られる。
【図面の簡単な説明】
【図１】この発明による混在ＩＣ試験装置のメモリ部のテストを行なう切替状態を示す図。
【図２】この発明による混在ＩＣ試験装置のロジック部のテストを行なう切替状態を示すブロック図。
【図３】この発明による混在ＩＣ試験装置のロジック部のテストを行なう他の切替状態を示すブロック図。
【図４】この発明による混在ＩＣ試験装置のロジック部のテストを行なう更に他の切替状態を示すブロック図。
【図５】この発明による混在ＩＣ試験装置のロジック部のテストを行なう更に他の切替状態を示すブロック図。
【図６】この発明による混在ＩＣ試験装置の制御方法を説明するための図。
【図７】従来の技術を説明するためのブロック図。
【図８】図７と同様のブロック図。
【符号の説明】
ＳＫ１〜ＳＫ８ ＩＣソケット
２１ 切替回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a mixed IC test apparatus for testing a mixed IC including a logic section and a memory section, and a control method for the IC test apparatus that defines the operation order of the IC test apparatus.
[0002]
[Prior art]
An IC in which a logic part and a memory part are mixed is called a system LSI or the like and tends to increase in the future. As a feature of the system LSI, the number of pins required in the logic part is several times larger than the number of pins required in the memory part. The number of ICs that can be limited.
[0003]
FIG. 7 shows a connection relationship between an IC test apparatus and an IC under test (hereinafter referred to as DUT) when testing a mixed IC. The IC test apparatus has a large number of drive channels for supplying drive signals (test pattern signals, control signals, etc.) to the DUT, and the number of DUTs that can be tested simultaneously is determined by the number of drive channels.
[0004]
The example shown in FIG. 7 shows a case in which an IC test apparatus having 512 drive channels from CH1 to CH512 and a DUT having 256 pins for logic test are tested by this IC test apparatus. .
DUT1 and DUT2 show the case of a mixed IC in which 64 pins for the memory unit are prepared and 192 pins from P65 to P256 are prepared for the logic unit. Even when the logic unit is tested, the memory unit must be operated. Therefore, when testing the logic unit, all 256 pins are connected to the IC test apparatus.
[0005]
Therefore, only two DUTs can be connected to the IC test apparatus under this condition, and the memory unit and the logic unit are tested in a state where the two DUTs 1 and 2 are connected, and the quality is determined.
The memory unit requires a small number of pins, but has a characteristic that the time Mt required for the test is longer than the test time Lt of the logic unit. As an example, Mt = 60 seconds and Lt = 5 seconds. Therefore, it takes 65 seconds to test the memory unit and the logic unit. For example, when 1000 DUTs are tested, 65 × 1000 × Lch / Tch = 32500 seconds≈9 hours. This numerical value of about 9 hours is the time required for the test. In reality, the time required for sorting the tested ICs into non-defective products and defective products must be added, which is actually a longer time. Here, Lch represents the number of channels used in the logic unit test, and Tch represents the total number of channels used in the IC test apparatus. That is, Lch / Tch represents the reciprocal of the number of DUTs that can be tested simultaneously.
[0006]
As described above, when a mixed IC is tested with one IC test apparatus, the time required for the test becomes inconvenient. For this reason, there are cases where two IC test devices are prepared, and the memory unit is tested with one IC test device and the logic unit is tested with the other.
FIG. 8 shows a connection state between the IC test apparatus and the DUT when only the memory unit is tested. As shown in FIG. 8, when the memory unit is tested, it is only necessary to supply a drive signal to the pins for the memory unit, so the number of DUTs that can be connected to one IC test apparatus can be greatly increased. As shown in FIG. 8, if the number of pins required in the memory unit is Mch = 64 pins and the total number of channels Tch of the IC test apparatus is 512 channels, 512/64 = 8 DUTs can be connected. Therefore, since the number of DUTs that can be tested at one time is 8, for example, the time for testing 1000 DUTs is 60 × 1000 × Mch / Tch = 7500 seconds.
[0007]
When the logic unit of 1000 DUTs is tested with the other IC test apparatus, the time is 5 × 1000 × Lch / Tch = 2500 seconds. As a result, when the memory unit and the logic unit are individually tested by two IC test apparatuses, the total time required for the test becomes Ttim = (7500 + 2500) seconds, which is advantageous in that it can be shortened as compared with the case of testing with one unit. In this case, however, it is necessary to perform sorting in both the memory unit test and the logic unit test. If the sorting time is, for example, 10,000 seconds, the total time will require about 30,000 seconds.
[0008]
[Problems to be solved by the invention]
As described above, when testing a mixed IC, the time required for the test can be shortened by using two IC test apparatuses. However, since it is necessary to prepare as many as two expensive IC test apparatuses, there is an inconvenience that the user is burdened economically. There is also a disadvantage that the cost required for the test increases.
[0009]
An object of the present invention is to provide a mixed IC test apparatus capable of testing a DUT at an equivalent speed when tested with two IC test apparatuses by one IC test apparatus.
[0010]
[Means for Solving the Problems]
In the present invention, an IC test apparatus having a predetermined number of drive channels, an IC socket having a number equivalent to the number of memory units that can be tested by the IC test apparatus, and between the IC socket and the IC test apparatus. And a switching circuit for switching the drive channel of the IC test device to the test state of the memory unit and the test state of the logic unit with respect to the IC socket is configured as a mixed IC test device.
[0011]
In the test state of the memory part, the drive signals of the number of channels necessary for testing the memory part are supplied to all the IC sockets provided, and the DUTs attached to all the IC sockets are tested at once.
In the test state of the logic part, a drive signal is supplied to a part of the IC sockets provided, and the logic part of the DUT mounted in the part of the IC socket is tested. When the test is completed, a drive signal is supplied to another part of the IC socket, the DUT attached to the IC socket is tested, and this is repeated to test the logic part of the DUT attached to all the IC sockets.
[0012]
Therefore, according to the present invention, when DUTs are attached to all the same number of IC sockets as the number of memory units that can be tested at a time, the memory units of all the DUTs can be tested at a time. In addition, the logic unit executes tests for each testable number. As a result, it is possible to test the memory unit and the logic unit in substantially the same time as the test using two IC test apparatuses.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an embodiment of a mixed IC test apparatus according to the present invention. The characteristic features of the present invention are an IC test apparatus having a predetermined drive channel, and IC sockets SK1 to SK8 having the same number of memory units that can be tested according to the number of drive channels of the IC test apparatus, This is a point constituted by the switching circuit 21 provided between the IC sockets SK1 to SK8 and the IC test apparatus.
[0014]
The switching circuit 21 switches between a state in which the memory part of the DUT attached to the IC sockets SK1 to SK8 is tested and a state in which the logic part of the DUT attached to some sockets is tested.
The number of IC sockets SK1 to SK8 is determined by the total number of drive channels Tch of the IC test apparatus and the number of pins required in the memory unit of the DUT. In the example shown in FIG. 1, the total number of channels Tch of the IC test apparatus is 512 channels, and the number of pins required in the memory unit of the DUT is 64 pins. Therefore, the number of IC sockets is 512/64 = 8.
[0015]
In FIG. 1, the channel line 22 connecting the IC test apparatus and the switching circuit 21 and the output lines 23A-23D connecting the switching circuit 21 and the IC sockets SK1 to SK8 each represent 64 lines. ing.
The changeover circuit 21 includes four changeover switches M, L1, L2, and L3 for each channel line 22, and the output lines 23A, 23B, 23C, and 23D are connected by the changeover switches M, L1, L2, and L3. Either one is selected and connected to the IC test apparatus, and the connection is made between the test state of the memory unit and the switching state of the logic unit according to the combination of the connections.
[0016]
FIG. 1 shows only the output line 23A for explaining the state of testing the memory section. That is, when M in the changeover switch constituting the changeover circuit 21 is turned on, the channel line 22 is connected to the output line 23A. The output line 23A is connected to pin numbers P1 to P64 of the IC sockets SK1 to SK8, which are connected to the memory unit of the DUT. In this state, the memory units of 8 DUTs are tested at a time.
[0017]
A switching state in which the logic part of the DUT mounted on each of the IC sockets SK1 to SK8 is tested will be described with reference to FIGS. FIG. 2 shows a state in which the DUTs mounted in the IC sockets SK1 and SK2 are tested. In this case,
The changeover switch for switching between channels CH1 to CH64 turns on M.
The changeover switch for switching the channels CH65 to CH128 turns on L1,
The changeover switch for switching the channels CH129 to CH192 turns on L2,
The changeover switch for switching channels CH193 to CH256 turns on L3,
The output lines 23A, 23B, 23C, and 23D are selected by the changeover switches M, L1, L2, and L3, and logic is added to all of the pin numbers P1 to P64, P65 to P128, P129 to P192, and P193 to P256 of the IC socket SK1. Input a test drive signal. Similarly, the IC socket SK2 inputs logic test drive signals to all pin numbers, and tests the logic part of the DUT attached to the IC sockets SK1 and SK2.
[0018]
FIG. 3 shows a switching state of a state in which the DUT mounted on the IC sockets SK3 and SK4 is tested. In this case, the changeover switch for switching between channels CH1 to CH64 turns on L3,
The changeover switch for switching the channels CH65 to CH128 turns on M,
The changeover switch for switching the channels CH129 to CH192 turns on L1,
The changeover switch for switching the channels CH193 to CH256 turns on L2,
Switch to. As a result of this switching, driving signals for logic test are input to all the pin numbers P1 to P64, P65 to P128, P129 to P192, and P193 to P256 of the IC socket SK3, and the logic part of the DUT mounted on the IC socket SK3 is tested. The Similarly, on the IC socket SK4 side, the logic part of the DUT mounted on the IC socket SK4 is tested.
[0019]
4 shows a switching state in which the logic part of the DUT mounted on the IC sockets SK5 and SK6 is tested, and FIG. 5 shows a switching state in which the logic part of the IC sockets SK7 and SK8 is tested.
In each switching state shown in FIGS. 2 to 5, it can be confirmed that the output lines 23A, 23B, 23C, and 23D connected to the IC sockets SK1 to SK8 are not used in other switching states. From this point, it can be understood that each switching state can be switched normally.
[0020]
As described above, it can be understood that a memory unit of a predetermined number of DUTs can be tested at a time by one IC test apparatus, and a part of the predetermined number of DUTs can be tested for a logic unit.
A method of controlling the IC test apparatus according to the present invention will be described with reference to FIG. In FIG. 6, the vertical axis T indicates time, and the horizontal axis indicates a pin number or channel number.
[0021]
At time T 0 , DUT1 to DUT8 are mounted on all IC sockets SK1 to SK8.
Once T 1 to test the logic portions of DUT1 and DUT 2.
Once T 2 to test the logic portions of DUT3 the DUT 4.
The DUT 1 to DUT 8 mounted here is in a state where the logic part of the half DUT is tested. In this state,
Testing the memory portion of the time DUT1~DUT8 of T 4 from the time T 3.
[0022]
When the test of the memory unit is completed, the tests of the memory unit and the logic unit of DUT1 to DUT4 are completed.
Time T 5 through T 6 in exchanging DUT1～DUT4 the new DUT9~DUT12 with (handler is used), DUT1～DUT4 is good, classified (sorted) in accordance with defect determination result. During this time, DUT5 and DUT6 are tested with respect to the logic portion, and further, the logic portions of DUT7 and DUT8 are tested.
[0023]
When the test of the logic portion of DUT7 and DUT8 ends, to test the DUT 9, DUT 10 and DUT11 and logic unit of DUT12 from time T 6 by the time T 7. The time DUT5～DUT8 time T 6 through T 7 while replaced with a new DUT13~DUT16 therewith, sorted according to the determination result of the quality of DUT5～DUT8.
[0024]
Test at once memory portion of DUT9~DUT16 the time point T 8 through T 9, the same sequence is repeated.
By operating according to the sequence shown in FIG. 6, the IC test apparatus operates without a break time, and the time required for the test is set to a time equivalent to the time T tim obtained by the following equation. it can.
[0025]
T tim = {(Mt × Mch / Tch) + (Lt × Lch / Tch)} × N
Mt: Memory unit test time Lt: Logic unit test time N: Number of DUTs to be tested
[0026]
When Mt = 60 seconds, Lt = 5 seconds, Mch: 64, Lch: 256, Tch: 512, and N = 1000, Ttim = 10,000 seconds.
Since this time includes sorting time, it is approximately equal to about 1/3 of the time when 1000 DUTs were tested using the two IC test apparatuses described in the prior art. Therefore, according to the present invention, it is possible to obtain a shorter test time than when testing with two IC test devices using one IC test device.
[0027]
Therefore, there is an advantage that the cost required for the test can be greatly reduced.
In the above description, the drive channel of the IC test apparatus is 256, the number of pins required in the memory unit of the DUT is 64, and the number of IC sockets is thereby set to 8. However, this number is an example, and It will be easy to understand that it has nothing to do with the nature of.
[0028]
【The invention's effect】
As described above, according to the present invention, it is possible to obtain a test time equivalent to a test time conventionally tested using two IC test apparatuses by using one IC test apparatus. There is no need to prepare two IC test devices. As a result, there is an advantage that the cost required for the test can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a switching state in which a memory unit test of a mixed IC test apparatus according to the present invention is performed.
FIG. 2 is a block diagram showing a switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 3 is a block diagram showing another switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 4 is a block diagram showing still another switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 5 is a block diagram showing still another switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 6 is a diagram for explaining a control method of the mixed IC test apparatus according to the present invention.
FIG. 7 is a block diagram for explaining a conventional technique.
FIG. 8 is a block diagram similar to FIG.
[Explanation of symbols]
SK1 to SK8 IC socket 21 switching circuit

Claims (2)

Ａ．所定の駆動チャンネルを具備したＩＣ試験装置と、
Ｂ．このＩＣ試験装置の上記駆動チャンネルの数とメモリ部に必要なピン数とによって決まる同時にテスト可能なメモリ部の数と等価な数のＩＣソケットと、
Ｃ．このＩＣソケットと上記ＩＣ試験装置との間に接続され、上記ＩＣソケットの全てにメモリ部のテスト用駆動信号を与える状態と、上記ＩＣソケットの一部にロジック部のテスト用駆動信号を与える状態に切替る切替回路と、
によって構成したことを特徴とする混在ＩＣ試験装置。A. An IC test apparatus having a predetermined drive channel;
B. A number of IC sockets equivalent to the number of memory units that can be tested simultaneously, which is determined by the number of drive channels and the number of pins required for the memory unit of the IC test apparatus;
C. Connected between the IC socket and the IC test apparatus, a state in which a test drive signal for a memory unit is applied to all of the IC sockets, and a state in which a test drive signal for a logic unit is applied to a part of the IC socket A switching circuit for switching to,
A mixed IC test apparatus characterized by comprising: 請求項１記載の混在ＩＣ試験装置において、上記ＩＣソケットに装着した被試験ＩＣの半分のＩＣのロジック部のテストが完了した時点で上記被試験ＩＣのメモリ部を一度に試験し、次に上記被試験ＩＣの中の他の半分の被試験ＩＣのロジック部を試験し、この試験中に上記ロジック部の試験が終了した被試験ＩＣを次に試験すべき被試験ＩＣに交換し、上記被試験ＩＣの中の半分の被試験ＩＣのロジック部の試験が終了した時点で上記交換した被試験ＩＣのロジック部を試験し、この交換したロジック部の試験中に上記ロジック部の試験が終了した被試験ＩＣを交換し、この交換後に上記交換した被試験ＩＣのロジック部の試験が終了した時点で上記全ての被試験ＩＣのメモリ部を試験し、これを繰返すことにより休止状態が発生することなくＩＣを試験することを特徴とするＩＣ試験装置の制御方法。2. The mixed IC test apparatus according to claim 1, wherein when the test of the logic part of the half of the ICs to be tested mounted in the IC socket is completed, the memory parts of the ICs to be tested are tested at a time, and then The logic part of the IC under test in the other half of the ICs under test is tested, and the IC under test for which the logic part test is completed during this test is replaced with the IC under test to be tested next. When the test of the logic part of the IC under test in half of the test ICs is completed, the logic part of the replaced IC under test is tested, and the test of the logic part is completed during the test of the replaced logic part. After the IC under test is replaced, when the test of the logic part of the replaced IC under test is completed after this replacement, the memory parts of all the ICs under test are tested, and this is repeated to generate a sleep state. The method of the IC test apparatus characterized by testing the Ku IC.
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