JP4026945B2 - Mixed IC test apparatus and control method of the IC test apparatus - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明はロジック部とメモリ部とを具備した混在ICを試験する混在IC試験装置とこのIC試験装置の動作順序を規定したIC試験装置の制御方法に関する。
【0002】
【従来の技術】
ロジック部とメモリ部とを混在したICはシステムLSI等と呼ばれ今後増加の傾向にある。システムLSIの特徴としては、ロジック部で必要とするピン数が、メモリ部で必要なピン数と比較して数倍程度多く、ロジック部をテストする場合にはピン数が多いことから同時にテストすることができるICの数が制限される。
【0003】
図7に混在ICを試験する場合のIC試験装置と被試験IC(以下DUTと称す)との接続関係を示す。IC試験装置にはDUTに駆動信号(試験パターン信号・制御信号等)を与えるための駆動チャンネルが多数用意されており、その駆動チャンネル数によって同時にテストすることができるDUTの数が決められる。
【0004】
図7に示す例ではCH1〜CH512までの512チャンネルの駆動チャンネルを持つIC試験装置と、このIC試験装置によってロジック部試験用のピン数が256ピンのピン数を持つDUTをテストする場合を示す。
DUT1とDUT2はメモリ部用のピン数が64ピン用意され、ロジック部用としてはP65〜P256までの192ピンが用意された混在ICの場合を示す。ロジック部をテストする場合でもメモリ部を動作させなくてはならないから、ロジック部をテストする場合には256ピンの全てのピンをIC試験装置に接続してテストが行なわれる。
【0005】
従って、この条件下ではIC試験装置にはDUTを2個しか接続できないことになり、2個のDUT1とDUT2を接続した状態でメモリ部とロジック部をテストし、良否の判定を行なっている。
メモリ部は必要とするピン数が少ないことの反面、テストに要する時間Mtがロジック部のテスト時間Ltより長く掛る特質を持っている。一例としてはMt=60秒、Lt=5秒程度である。従ってメモリ部とロジック部をテストすると65秒掛ることになり、例えば1000個のDUTをテストすると65×1000×Lch/Tch=32500秒≒9時間となる。この約9時間と云う数値は試験に要する時間であり、現実にはテストしたICを良品と不良品に仕分けするソーテングに要する時間も加えなくてはならないから実際には更に長い時間となる。尚、ここでLchはロジック部のテストに用いるチャンネル数、TchはIC試験装置で使用される全チャンネル数を示す。つまりLch/Tchは同時にテストすることができるDUTの数の逆数を表わす。
【0006】
上述したように1台のIC試験装置で混在ICをテストすると、テストに要する時間が長くなる不都合が生じる。このため2台のIC試験装置を用意し、一方のIC試験装置でメモリ部をテストし、他方でロジック部をテストする方法を採る場合がある。
図8にメモリ部だけをテストする場合のIC試験装置とDUTの接続状況を示す。図8に示すようにメモリ部をテストする場合にはメモリ部用のピンにだけ駆動信号を供給すればよいから、1台のIC試験装置に接続できるDUTの数は大幅に増加できることになる。図8に示すようにメモリ部で必要なピン数をMch=64ピン、IC試験装置の全チャンネル数Tchを512チャンネルとした場合には512/64=8個のDUTを接続できることになる。従って一度にテストすることができるDUTの数が8個となるから例えば1000個のDUTをテストする時間は60×1000×Mch/Tch=7500秒となる。
【0007】
他方のIC試験装置で1000個のDUTのロジック部をテストすると、その時間は5×1000×Lch/Tch=2500秒となる。この結果、2台のIC試験装置によってメモリ部とロジック部を個別にテストするとテストに要する時間の総和はTtim =(7500+2500)秒となり1台でテストする場合より短縮できる利点が得られる。但し、この場合もメモリ部のテストとロジック部のテストの双方においてソーテングを行う必要がある。ソーテング時間としては例えば10,000秒とするとその総和は約30,000秒を要することになる。
【0008】
【発明が解決しようとする課題】
上述したように、混在ICをテストする場合、2台のIC試験装置を用いることによりテストに要する時間を短縮することができる。然し乍ら高価なIC試験装置を2台も用意しなければならないことから、利用者には経済的な負担が重くなる不都合がある。またテストに要するコストも上昇する不都合もある。
【0009】
この発明の目的は1台のIC試験装置によって2台のIC試験装置を用いてテストしたとき等価な速度でDUTをテストすることができる混在IC試験装置を提供しようとするものである。
【0010】
【課題を解決するための手段】
この発明では所定の数の駆動チャンネルを具備したIC試験装置と、このIC試験装置でテストすることができるメモリ部の数と同等の数のICソケットと、このICソケットとIC試験装置との間に設けられ、IC試験装置の駆動チャンネルをICソケットに対してメモリ部のテスト状態と、ロジック部のテスト状態に切替る切替回路とを設けて混在IC試験装置を構成したものである。
【0011】
メモリ部のテスト状態では設けられたICソケットの全てに対してメモリ部をテストするに必要な数のチャンネルの駆動信号を供給し、一度に全てのICソケットに装着したDUTをテストする。
ロジック部のテスト状態では設けられたICソケットの中の一部のICソケットに対して駆動信号を供給し、その一部のICソケットに装着したDUTのロジック部をテストする。テストを終了すると、他の一部のICソケットに駆動信号を供給して、そのICソケットに装着したDUTをテストし、これを繰返して全てのICソケットに装着したDUTのロジック部をテストする。
【0012】
従ってこの発明によれば一度にテストできるメモリ部の数と同数のICソケットの全てにDUTを装着すると、この全てのDUTのメモリ部を一度にテストすることができる。またロジック部はテスト可能な個数ずつテストを実行する。この結果、2台のIC試験装置でテストしたとほぼ等価な時間でメモリ部とロジック部をテストすることができる。
【0013】
【発明の実施の形態】
図1にこの発明による混在IC試験装置の一実施例を示す。この発明の特徴とする構成は所定の駆動チャンネルを具備したIC試験装置と、このIC試験装置が持つ駆動チャンネルの数によってテスト可能なメモリ部の数と同等の数のICソケットSK1〜SK8と、このICソケットSK1〜SK8とIC試験装置との間に設けた切替回路21とによって構成した点である。
【0014】
切替回路21はICソケットSK1〜SK8に装着するDUTのメモリ部をテストする状態と、一部のソケットに装着したDUTのロジック部をテストする状態とに切替を行なう。
ICソケットSK1〜SK8の数はIC試験装置の駆動チャンネルの総数TchとDUTのメモリ部で必要なピン数によって決定される。図1に示す例ではIC試験装置の総チャンネル数Tchが512チャンネル、DUTのメモリ部で必要なピン数が64ピンの場合を示す。従ってICソケットの数は512/64=8となる。
【0015】
図1において、IC試験装置と切替回路21との間を結ぶチャンネル線22及び切替回路21と各ICソケットSK1〜SK8との間を結ぶ出力線23A〜23Dはそれぞれ64本分を1本として表わしている。
切替回路21は各チャンネル線22に対して4個の切替スイッチM,L1,L2,L3を具備し、これらの各切替スイッチM,L1,L2,L3によって出力線23A,23B,23C,23Dの何れかを選択してIC試験装置に接続し、その接続の組合せによってメモリ部のテスト状態と、ロジック部の切替状態に切替を行なうように構成される。
【0016】
図1はメモリ部をテストする状態を説明するために出力線23Aだけを抜粋して示している。つまり、切替回路21を構成する切替スイッチの中のMをオンの状態にすると、チャンネル線22は出力線23Aに接続される。出力線23Aは各ICソケットSK1〜SK8のピン番号P1〜P64に接続され、これがDUTのメモリ部に接続される。この状態で一度に8個のDUTのメモリ部を試験する。
【0017】
図2乃至図5を用いて各ICソケットSK1〜SK8に装着したDUTのロジック部をテストする切替状態を説明する。図2はICソケットSK1とSK2に装着したDUTをテストする状態を示す。この場合には、
チャンネルCH1〜CH64を切替る切替スイッチはMをオン、
チャンネルCH65〜CH128を切替る切替スイッチはL1をオン、
チャンネルCH129〜CH192を切替る切替スイッチはL2をオン、
チャンネルCH193〜CH256を切替る切替スイッチはL3をオン、
にし各切替スイッチM,L1,L2,L3によって出力線23A,23B,23C,23Dを選択し、ICソケットSK1のピン番号P1〜P64、P65〜P128、P129〜P192、P193〜P256の全てにロジックテスト用の駆動信号を入力する。ICソケットSK2も同様に全てのピン番号にロジックテスト用の駆動信号を入力し、ICソケットSK1とSK2に装着したDUTのロジック部をテストする。
【0018】
図3はICソケットSK3とSK4に装着したDUTをテストする状態の切替状態を示す。この場合には
チャンネルCH1〜CH64を切替る切替スイッチはL3をオン、
チャンネルCH65〜CH128を切替る切替スイッチはMをオン、
チャンネルCH129〜CH192を切替る切替スイッチはL1をオン、
チャンネルCH193〜CH256を切替る切替スイッチはL2をオン、
に切替る。この切替によってICソケットSK3の全てのピン番号P1〜P64、P65〜P128、P129〜P192、P193〜P256にロジックテスト用の駆動信号が入力され、ICソケットSK3に装着したDUTのロジック部がテストされる。ICソケットSK4側も同様にしてこのICソケットSK4に装着されたDUTのロジック部がテストされる。
【0019】
図4はICソケットSK5とSK6に装着したDUTのロジック部をテストする切替状態、図5はICソケットSK7とSK8のロジック部をテストする切替状態を示す。
図2乃至図5に示した各切替状態において、各ICソケットSK1〜SK8に接続される出力線23A,23B,23C,23Dが他の切替状態で使用されていないことが確認できる。この点から各切替状態は正常に切替が達せられることが理解できよう。
【0020】
以上により1台のIC試験装置によって所定個のDUTのメモリ部を一度にテストし、この所定個のDUTの中の一部ずつをロジック部についてテストできることが理解できよう。
図6を用いてこの発明によるIC試験装置の制御方法を説明する。図6において縦軸Tは時間を示し、横軸にピン番号又はチャンネル番号を示す。
【0021】
時点T0 で全てのICソケットSK1〜SK8にDUT1〜DUT8を装着する。
時点T1 でDUT1とDUT2のロジック部をテストする。
時点T2 でDUT3とDUT4のロジック部をテストする。
ここで装着したDUT1〜DUT8の中の半分のDUTのロジック部をテストした状態となる。この状態で、
時点T3 からT4 の時間でDUT1〜DUT8のメモリ部をテストする。
【0022】
メモリ部をテストし終るとDUT1〜DUT4はメモリ部とロジック部のテストが終了する。
時点T5 〜T6 でDUT1〜DUT4を新たなDUT9〜DUT12に交換する(ハンドラが用いられる)と共に、DUT1〜DUT4は良、不良の判定結果に従って分類(ソート)する。この間にDUT5とDUT6をロジック部に関してテストし、更にDUT7とDUT8のロジック部をテストする。
【0023】
DUT7とDUT8のロジック部のテストが終了すると、時点T6 からT7 の時間でDUT9、DUT10及びDUT11とDUT12のロジック部をテストする。これと共に時点T6 〜T7 の時間にDUT5〜DUT8を新たなDUT13〜DUT16に交換すると共に、DUT5〜DUT8を良否の判定結果に従ってソートする。
【0024】
時点T8 〜T9 の時間にDUT9〜DUT16のメモリ部を一度にテストし、以下同様のシーケンスが繰返される。
図6に示したシーケンスによって動作させることによりIC試験装置は休止時間が発生することなく休みなく動作し、テストに要する時間を以下に示す式で求められる時間Ttim と等価な時間とすることができる。
【0025】
Ttim ={(Mt ×Mch/Tch)+(Lt ×Lch/Tch)}×N
Mt :メモリ部のテスト時間
Lt :ロジック部のテスト時間
N :テストするDUTの数
となる。
【0026】
Mt =60秒、Lt =5秒、Mch:64、Lch:256、Tch:512、N=1000とした場合
Ttim =10,000秒
となる。
この時間はソーテング処理時間を含むものであるから従来の技術で説明した2台のIC試験装置を用いて1000個のDUTをテストした時間の約1/3にほぼ等しい。従って、この発明によれば1台のIC試験装置によって2台のIC試験装置を用いてテストした場合より短いテスト時間を得ることができる。
【0027】
よって、テストに要するコストを大幅に低減することができる利点が得られる。
尚、上述ではIC試験装置の駆動チャンネルを256、DUTのメモリ部で必要なピン数を64とし、これによりICソケットの数を8個とした場合を説明したがこの数は一例であり、発明の本質には何等係わりを持たないことは容易に理解できよう。
【0028】
【発明の効果】
以上説明したように、この発明によれば1台のIC試験装置を用いて、従来は2台のIC試験装置を使ってテストしたテスト時間と等価なテスト時間を得ることができるから、高価なIC試験装置を2台用意しなくて済む。この結果、テストに要するコストを低減できる利点が得られる。
【図面の簡単な説明】
【図1】この発明による混在IC試験装置のメモリ部のテストを行なう切替状態を示す図。
【図2】この発明による混在IC試験装置のロジック部のテストを行なう切替状態を示すブロック図。
【図3】この発明による混在IC試験装置のロジック部のテストを行なう他の切替状態を示すブロック図。
【図4】この発明による混在IC試験装置のロジック部のテストを行なう更に他の切替状態を示すブロック図。
【図5】この発明による混在IC試験装置のロジック部のテストを行なう更に他の切替状態を示すブロック図。
【図6】この発明による混在IC試験装置の制御方法を説明するための図。
【図7】従来の技術を説明するためのブロック図。
【図8】図7と同様のブロック図。
【符号の説明】
SK1〜SK8 ICソケット
21 切替回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a mixed IC test apparatus for testing a mixed IC including a logic section and a memory section, and a control method for the IC test apparatus that defines the operation order of the IC test apparatus.
[0002]
[Prior art]
An IC in which a logic part and a memory part are mixed is called a system LSI or the like and tends to increase in the future. As a feature of the system LSI, the number of pins required in the logic part is several times larger than the number of pins required in the memory part. The number of ICs that can be limited.
[0003]
FIG. 7 shows a connection relationship between an IC test apparatus and an IC under test (hereinafter referred to as DUT) when testing a mixed IC. The IC test apparatus has a large number of drive channels for supplying drive signals (test pattern signals, control signals, etc.) to the DUT, and the number of DUTs that can be tested simultaneously is determined by the number of drive channels.
[0004]
The example shown in FIG. 7 shows a case in which an IC test apparatus having 512 drive channels from CH1 to CH512 and a DUT having 256 pins for logic test are tested by this IC test apparatus. .
DUT1 and DUT2 show the case of a mixed IC in which 64 pins for the memory unit are prepared and 192 pins from P65 to P256 are prepared for the logic unit. Even when the logic unit is tested, the memory unit must be operated. Therefore, when testing the logic unit, all 256 pins are connected to the IC test apparatus.
[0005]
Therefore, only two DUTs can be connected to the IC test apparatus under this condition, and the memory unit and the logic unit are tested in a state where the two
The memory unit requires a small number of pins, but has a characteristic that the time Mt required for the test is longer than the test time Lt of the logic unit. As an example, Mt = 60 seconds and Lt = 5 seconds. Therefore, it takes 65 seconds to test the memory unit and the logic unit. For example, when 1000 DUTs are tested, 65 × 1000 × Lch / Tch = 32500 seconds≈9 hours. This numerical value of about 9 hours is the time required for the test. In reality, the time required for sorting the tested ICs into non-defective products and defective products must be added, which is actually a longer time. Here, Lch represents the number of channels used in the logic unit test, and Tch represents the total number of channels used in the IC test apparatus. That is, Lch / Tch represents the reciprocal of the number of DUTs that can be tested simultaneously.
[0006]
As described above, when a mixed IC is tested with one IC test apparatus, the time required for the test becomes inconvenient. For this reason, there are cases where two IC test devices are prepared, and the memory unit is tested with one IC test device and the logic unit is tested with the other.
FIG. 8 shows a connection state between the IC test apparatus and the DUT when only the memory unit is tested. As shown in FIG. 8, when the memory unit is tested, it is only necessary to supply a drive signal to the pins for the memory unit, so the number of DUTs that can be connected to one IC test apparatus can be greatly increased. As shown in FIG. 8, if the number of pins required in the memory unit is Mch = 64 pins and the total number of channels Tch of the IC test apparatus is 512 channels, 512/64 = 8 DUTs can be connected. Therefore, since the number of DUTs that can be tested at one time is 8, for example, the time for testing 1000 DUTs is 60 × 1000 × Mch / Tch = 7500 seconds.
[0007]
When the logic unit of 1000 DUTs is tested with the other IC test apparatus, the time is 5 × 1000 × Lch / Tch = 2500 seconds. As a result, when the memory unit and the logic unit are individually tested by two IC test apparatuses, the total time required for the test becomes Ttim = (7500 + 2500) seconds, which is advantageous in that it can be shortened as compared with the case of testing with one unit. In this case, however, it is necessary to perform sorting in both the memory unit test and the logic unit test. If the sorting time is, for example, 10,000 seconds, the total time will require about 30,000 seconds.
[0008]
[Problems to be solved by the invention]
As described above, when testing a mixed IC, the time required for the test can be shortened by using two IC test apparatuses. However, since it is necessary to prepare as many as two expensive IC test apparatuses, there is an inconvenience that the user is burdened economically. There is also a disadvantage that the cost required for the test increases.
[0009]
An object of the present invention is to provide a mixed IC test apparatus capable of testing a DUT at an equivalent speed when tested with two IC test apparatuses by one IC test apparatus.
[0010]
[Means for Solving the Problems]
In the present invention, an IC test apparatus having a predetermined number of drive channels, an IC socket having a number equivalent to the number of memory units that can be tested by the IC test apparatus, and between the IC socket and the IC test apparatus. And a switching circuit for switching the drive channel of the IC test device to the test state of the memory unit and the test state of the logic unit with respect to the IC socket is configured as a mixed IC test device.
[0011]
In the test state of the memory part, the drive signals of the number of channels necessary for testing the memory part are supplied to all the IC sockets provided, and the DUTs attached to all the IC sockets are tested at once.
In the test state of the logic part, a drive signal is supplied to a part of the IC sockets provided, and the logic part of the DUT mounted in the part of the IC socket is tested. When the test is completed, a drive signal is supplied to another part of the IC socket, the DUT attached to the IC socket is tested, and this is repeated to test the logic part of the DUT attached to all the IC sockets.
[0012]
Therefore, according to the present invention, when DUTs are attached to all the same number of IC sockets as the number of memory units that can be tested at a time, the memory units of all the DUTs can be tested at a time. In addition, the logic unit executes tests for each testable number. As a result, it is possible to test the memory unit and the logic unit in substantially the same time as the test using two IC test apparatuses.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an embodiment of a mixed IC test apparatus according to the present invention. The characteristic features of the present invention are an IC test apparatus having a predetermined drive channel, and IC sockets SK1 to SK8 having the same number of memory units that can be tested according to the number of drive channels of the IC test apparatus, This is a point constituted by the switching circuit 21 provided between the IC sockets SK1 to SK8 and the IC test apparatus.
[0014]
The switching circuit 21 switches between a state in which the memory part of the DUT attached to the IC sockets SK1 to SK8 is tested and a state in which the logic part of the DUT attached to some sockets is tested.
The number of IC sockets SK1 to SK8 is determined by the total number of drive channels Tch of the IC test apparatus and the number of pins required in the memory unit of the DUT. In the example shown in FIG. 1, the total number of channels Tch of the IC test apparatus is 512 channels, and the number of pins required in the memory unit of the DUT is 64 pins. Therefore, the number of IC sockets is 512/64 = 8.
[0015]
In FIG. 1, the
The changeover circuit 21 includes four changeover switches M, L1, L2, and L3 for each
[0016]
FIG. 1 shows only the
[0017]
A switching state in which the logic part of the DUT mounted on each of the IC sockets SK1 to SK8 is tested will be described with reference to FIGS. FIG. 2 shows a state in which the DUTs mounted in the IC sockets SK1 and SK2 are tested. In this case,
The changeover switch for switching between channels CH1 to CH64 turns on M.
The changeover switch for switching the channels CH65 to CH128 turns on L1,
The changeover switch for switching the channels CH129 to CH192 turns on L2,
The changeover switch for switching channels CH193 to CH256 turns on L3,
The output lines 23A, 23B, 23C, and 23D are selected by the changeover switches M, L1, L2, and L3, and logic is added to all of the pin numbers P1 to P64, P65 to P128, P129 to P192, and P193 to P256 of the IC socket SK1. Input a test drive signal. Similarly, the IC socket SK2 inputs logic test drive signals to all pin numbers, and tests the logic part of the DUT attached to the IC sockets SK1 and SK2.
[0018]
FIG. 3 shows a switching state of a state in which the DUT mounted on the IC sockets SK3 and SK4 is tested. In this case, the changeover switch for switching between channels CH1 to CH64 turns on L3,
The changeover switch for switching the channels CH65 to CH128 turns on M,
The changeover switch for switching the channels CH129 to CH192 turns on L1,
The changeover switch for switching the channels CH193 to CH256 turns on L2,
Switch to. As a result of this switching, driving signals for logic test are input to all the pin numbers P1 to P64, P65 to P128, P129 to P192, and P193 to P256 of the IC socket SK3, and the logic part of the DUT mounted on the IC socket SK3 is tested. The Similarly, on the IC socket SK4 side, the logic part of the DUT mounted on the IC socket SK4 is tested.
[0019]
4 shows a switching state in which the logic part of the DUT mounted on the IC sockets SK5 and SK6 is tested, and FIG. 5 shows a switching state in which the logic part of the IC sockets SK7 and SK8 is tested.
In each switching state shown in FIGS. 2 to 5, it can be confirmed that the
[0020]
As described above, it can be understood that a memory unit of a predetermined number of DUTs can be tested at a time by one IC test apparatus, and a part of the predetermined number of DUTs can be tested for a logic unit.
A method of controlling the IC test apparatus according to the present invention will be described with reference to FIG. In FIG. 6, the vertical axis T indicates time, and the horizontal axis indicates a pin number or channel number.
[0021]
At time T 0 , DUT1 to DUT8 are mounted on all IC sockets SK1 to SK8.
Once T 1 to test the logic portions of DUT1 and
Once T 2 to test the logic portions of DUT3 the
The
Testing the memory portion of the time DUT1~DUT8 of T 4 from the time T 3.
[0022]
When the test of the memory unit is completed, the tests of the memory unit and the logic unit of DUT1 to DUT4 are completed.
Time T 5 through T 6 in exchanging DUT1~DUT4 the new DUT9~DUT12 with (handler is used), DUT1~DUT4 is good, classified (sorted) in accordance with defect determination result. During this time, DUT5 and DUT6 are tested with respect to the logic portion, and further, the logic portions of DUT7 and DUT8 are tested.
[0023]
When the test of the logic portion of DUT7 and DUT8 ends, to test the
[0024]
Test at once memory portion of DUT9~DUT16 the time point T 8 through T 9, the same sequence is repeated.
By operating according to the sequence shown in FIG. 6, the IC test apparatus operates without a break time, and the time required for the test is set to a time equivalent to the time T tim obtained by the following equation. it can.
[0025]
T tim = {(Mt × Mch / Tch) + (Lt × Lch / Tch)} × N
Mt: Memory unit test time Lt: Logic unit test time N: Number of DUTs to be tested
[0026]
When Mt = 60 seconds, Lt = 5 seconds, Mch: 64, Lch: 256, Tch: 512, and N = 1000, Ttim = 10,000 seconds.
Since this time includes sorting time, it is approximately equal to about 1/3 of the time when 1000 DUTs were tested using the two IC test apparatuses described in the prior art. Therefore, according to the present invention, it is possible to obtain a shorter test time than when testing with two IC test devices using one IC test device.
[0027]
Therefore, there is an advantage that the cost required for the test can be greatly reduced.
In the above description, the drive channel of the IC test apparatus is 256, the number of pins required in the memory unit of the DUT is 64, and the number of IC sockets is thereby set to 8. However, this number is an example, and It will be easy to understand that it has nothing to do with the nature of.
[0028]
【The invention's effect】
As described above, according to the present invention, it is possible to obtain a test time equivalent to a test time conventionally tested using two IC test apparatuses by using one IC test apparatus. There is no need to prepare two IC test devices. As a result, there is an advantage that the cost required for the test can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a switching state in which a memory unit test of a mixed IC test apparatus according to the present invention is performed.
FIG. 2 is a block diagram showing a switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 3 is a block diagram showing another switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 4 is a block diagram showing still another switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 5 is a block diagram showing still another switching state in which the logic unit of the mixed IC test apparatus according to the present invention is tested.
FIG. 6 is a diagram for explaining a control method of the mixed IC test apparatus according to the present invention.
FIG. 7 is a block diagram for explaining a conventional technique.
FIG. 8 is a block diagram similar to FIG.
[Explanation of symbols]
SK1 to SK8 IC socket 21 switching circuit
Claims (2)
B.このIC試験装置の上記駆動チャンネルの数とメモリ部に必要なピン数とによって決まる同時にテスト可能なメモリ部の数と等価な数のICソケットと、
C.このICソケットと上記IC試験装置との間に接続され、上記ICソケットの全てにメモリ部のテスト用駆動信号を与える状態と、上記ICソケットの一部にロジック部のテスト用駆動信号を与える状態に切替る切替回路と、
によって構成したことを特徴とする混在IC試験装置。A. An IC test apparatus having a predetermined drive channel;
B. A number of IC sockets equivalent to the number of memory units that can be tested simultaneously, which is determined by the number of drive channels and the number of pins required for the memory unit of the IC test apparatus;
C. Connected between the IC socket and the IC test apparatus, a state in which a test drive signal for a memory unit is applied to all of the IC sockets, and a state in which a test drive signal for a logic unit is applied to a part of the IC socket A switching circuit for switching to,
A mixed IC test apparatus characterized by comprising:
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22729698A JP4026945B2 (en) | 1998-08-11 | 1998-08-11 | Mixed IC test apparatus and control method of the IC test apparatus |
KR1019990032813A KR100339857B1 (en) | 1998-08-11 | 1999-08-10 | Semiconductor integrated circuit testing apparatus and method of controlling the same |
TW088113756A TW448303B (en) | 1998-08-11 | 1999-08-11 | Semiconductor IC testing device and the controlling method thereof |
DE19937820A DE19937820C2 (en) | 1998-08-11 | 1999-08-11 | Device for testing semiconductor integrated circuits and method for controlling the same |
US09/371,639 US6446228B1 (en) | 1998-08-11 | 1999-08-11 | Semiconductor integrated circuit testing apparatus and method of controlling the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22729698A JP4026945B2 (en) | 1998-08-11 | 1998-08-11 | Mixed IC test apparatus and control method of the IC test apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000055987A JP2000055987A (en) | 2000-02-25 |
JP4026945B2 true JP4026945B2 (en) | 2007-12-26 |
Family
ID=16858600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22729698A Expired - Fee Related JP4026945B2 (en) | 1998-08-11 | 1998-08-11 | Mixed IC test apparatus and control method of the IC test apparatus |
Country Status (5)
Country | Link |
---|---|
US (1) | US6446228B1 (en) |
JP (1) | JP4026945B2 (en) |
KR (1) | KR100339857B1 (en) |
DE (1) | DE19937820C2 (en) |
TW (1) | TW448303B (en) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6859902B1 (en) * | 2000-10-02 | 2005-02-22 | Credence Systems Corporation | Method and apparatus for high speed IC test interface |
KR100441684B1 (en) | 2001-12-03 | 2004-07-27 | 삼성전자주식회사 | Test apparatus for semiconductor integraged circuit |
DE10324080B4 (en) | 2003-05-27 | 2006-03-23 | Infineon Technologies Ag | Method for testing circuit units to be tested in a test device |
US6847203B1 (en) * | 2003-07-02 | 2005-01-25 | International Business Machines Corporation | Applying parametric test patterns for high pin count ASICs on low pin count testers |
DE10345979A1 (en) | 2003-10-02 | 2005-05-04 | Infineon Technologies Ag | Method for testing circuit units to be tested and test device |
US8149901B2 (en) * | 2005-05-27 | 2012-04-03 | Verigy (Singapore) Pte. Ltd. | Channel switching circuit |
US20070300118A1 (en) * | 2006-06-06 | 2007-12-27 | Brad Reak | Method and system for controlling multiple physical pin electronics channels in a semiconductor test head |
US7615990B1 (en) | 2007-06-28 | 2009-11-10 | Credence Systems Corporation | Loadboard enhancements for automated test equipment |
US8164936B2 (en) * | 2009-10-14 | 2012-04-24 | Seagate Technology Llc | Switched memory devices |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1263644A (en) * | 1969-08-07 | 1972-02-16 | Olivetti & Co Spa | Apparatus for automatically testing electronic circuits |
US3848188A (en) * | 1973-09-10 | 1974-11-12 | Probe Rite Inc | Multiplexer control system for a multi-array test probe assembly |
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US5987635A (en) * | 1996-04-23 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device capable of simultaneously performing self-test on memory circuits and logic circuits |
KR100216993B1 (en) * | 1997-07-11 | 1999-09-01 | 윤종용 | A test board for testing both integrated circuit device operating in merged data output mode and ic device operating standard mode |
JPH10319095A (en) * | 1997-05-22 | 1998-12-04 | Mitsubishi Electric Corp | Semiconductor testing device |
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US6233184B1 (en) * | 1998-11-13 | 2001-05-15 | International Business Machines Corporation | Structures for wafer level test and burn-in |
-
1998
- 1998-08-11 JP JP22729698A patent/JP4026945B2/en not_active Expired - Fee Related
-
1999
- 1999-08-10 KR KR1019990032813A patent/KR100339857B1/en not_active IP Right Cessation
- 1999-08-11 US US09/371,639 patent/US6446228B1/en not_active Expired - Fee Related
- 1999-08-11 TW TW088113756A patent/TW448303B/en not_active IP Right Cessation
- 1999-08-11 DE DE19937820A patent/DE19937820C2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100339857B1 (en) | 2002-06-05 |
DE19937820C2 (en) | 2002-07-04 |
JP2000055987A (en) | 2000-02-25 |
KR20000017238A (en) | 2000-03-25 |
TW448303B (en) | 2001-08-01 |
DE19937820A1 (en) | 2000-03-09 |
US6446228B1 (en) | 2002-09-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050527 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051109 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070905 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071009 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |