JPH0365674A - Test of semiconductor - Google Patents
Test of semiconductorInfo
- Publication number
- JPH0365674A JPH0365674A JP1201853A JP20185389A JPH0365674A JP H0365674 A JPH0365674 A JP H0365674A JP 1201853 A JP1201853 A JP 1201853A JP 20185389 A JP20185389 A JP 20185389A JP H0365674 A JPH0365674 A JP H0365674A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- output terminals
- test
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000005259 measurement Methods 0.000 claims description 14
- 238000010998 test method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の試験方法に関するもので、特に多
出力端子を有する半導体装置の試験に使用されるもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a method for testing a semiconductor device, and is particularly used for testing a semiconductor device having multiple output terminals.
（従来の技術）
一般に、ＬＳＩの選別等のテストは、半導体試験装置（
テスタ）を用いて行っている。従来の技術では、ＬＳＩ
をテストする場合、そのＬＳＩの端子数に相当する端子
をテスタ側に備えるか、又はテスタ側の端子数がＬＳＩ
の端子数に満たない時にはリレー等を用いることにより
被測定端子を分割し、測定しなければならない。(Prior art) Generally, tests such as LSI selection are performed using semiconductor test equipment (
tester). In conventional technology, LSI
When testing an LSI, the tester must be equipped with terminals equivalent to the number of terminals of the LSI, or the number of terminals on the tester must be equal to the number of terminals of the LSI.
If the number of terminals is less than , the terminals to be measured must be divided and measured using relays, etc.
第３図は従来の試験方法の一例として、リレーを用いて
被測定端子を分割し、測定を行う場合の基本構成を示す
ものである。ここで、Ｉｓ （ｎ−１，２・・・）は
出力端に出力すべきデータの反転信号、ＳＷ、（ｎ−１
，２、−、）はＬＳＩとテスタ間に仲人されたリレー
０１（ｎ−１，２・・・）はＬＳＩの出力端子、Ｅａ
（ｎ−ｉ、２ 、、、 ）はテスタに印加される信号
である。FIG. 3 shows, as an example of a conventional test method, a basic configuration in which a relay is used to divide the terminal to be measured and measurements are performed. Here, Is (n-1, 2...) is an inverted signal of data to be output to the output terminal, SW, (n-1
,2,-,) is a relay between the LSI and the tester.
01 (n-1, 2...) is the LSI output terminal, Ea
(ni, 2, , , ) is a signal applied to the tester.
即ち、ＬＳＩの出力端子Ｏｏは、リレーＳ前、を介すこ
とにより、その２本ずつが共通接続されており、その接
続点は、テスタ １０１の測定端子に接続されている。That is, two output terminals Oo of the LSI are commonly connected via a relay S, and the connection point thereof is connected to a measurement terminal of the tester 101.
このため、テスタの測定端子数より多い出力端子を持つ
ＬＳＩの試験を行うことができる。また、リレーを切り
替えることにより、全ての出力端子について試験を行う
ことができる。この時、テスタ １０１に印加される信
号Ｅ ｍ （ｍ −１，２−）は、リレーＳＷ、２．
−．．がオン状態、かつ、リレー５Ｗ２−がオフ状態の
時には、！。ヨー、になる。また、リレーＳ Ｗ （２
Ｍ−１＞がオフ状態、かつ、リレー５Ｗ２．がオン状態
の時には、１２ｍになる。Therefore, it is possible to test an LSI having more output terminals than the number of measurement terminals of the tester. Moreover, by switching the relays, it is possible to test all output terminals. At this time, the signal E m (m -1,2-) applied to the tester 101 is transmitted to the relay SW, 2.
−． ．． When is on and relay 5W2- is off, ! . Yo, it becomes. In addition, relay SW (2
M-1> is in the off state, and relay 5W2. When is in the on state, it becomes 12m.
しかしながら、半導体技術の進歩に伴い、ＬＳＩは高集
積化されており、同時にその端子数も多端子化が顕著に
なっている。一方、このようなＬＳＩの試験を行うテス
タの開発は、ＬＳＩの急激な多端子化に対応しきれず、
又大掛かりな装置を必要とし高コストになっている。ま
た、上述したような、リレー等を用いて被測定端子を分
割してテストを行う方法においても、ＬＳＩの多端子化
に伴い、テスタの測定端子数、リレーの能力、試験特性
、信頼性、配線の複雑化等との関係において種々の問題
が生じている。However, with advances in semiconductor technology, LSIs have become highly integrated, and at the same time, the number of terminals has increased significantly. On the other hand, the development of testers for testing such LSIs has not been able to keep up with the rapid increase in the number of terminals in LSIs.
In addition, large-scale equipment is required, resulting in high costs. In addition, even in the above-mentioned method of testing by dividing the terminals under test using relays, etc., as LSIs become multi-terminal, the number of tester measurement terminals, relay capacity, test characteristics, reliability, etc. Various problems have arisen in connection with the increasing complexity of wiring.
（発明が解決しようとする課題）
このように、従来は、ＬＳＩの多端子化に伴い、そのテ
ストが困難となり、ＬＳＩを開発するうえでの問題とな
っていた。(Problems to be Solved by the Invention) As described above, as LSIs have increased in number of terminals, testing has become difficult, which has been a problem in developing LSIs.
そこで、本発明は、測定端子の少ないテスタにおいても
、多端子（特に多出力端子）を有するＬＳＩのテストを
可能にすることを目的とする。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to enable testing of LSIs having multiple terminals (particularly multiple output terminals) even in a tester having a small number of measurement terminals.
Ｅ発明の構成】
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体試験方法は
、まず、出力端子をイネーブル／ディスエーブル状態に
する機能と、その出力端子のイネーブル／ディスエーブ
ル状態を制御する機能とを有する半導体装置を用意し、
その半導体装置の複数の出力端子を共通接続する。また
、その接続点を半導体試験装置の測定端子に接続する。E Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the semiconductor testing method of the present invention first provides a function to enable/disable an output terminal, and a function to enable/disable the output terminal. /Preparing a semiconductor device having a function of controlling a disabled state,
A plurality of output terminals of the semiconductor device are commonly connected. Further, the connection point is connected to a measurement terminal of a semiconductor testing device.
この後、前記共通接続された複数の出力端子のうち被測
定端子をイネーブル状態にし、その他の端子をディスエ
ーブル状態にして試験を行うというものである。Thereafter, the test is performed by enabling the terminal to be measured among the plurality of commonly connected output terminals and disabling the other terminals.
（作 用）
このような試験方法によれば、複数の出力端子を共通接
続し、その共通接続された出力端子のうち被測定端子の
みをイネーブル状態にすることにより、その試験を行う
ことができる。また、イネーブル状態にする出力端子を
順次切り替えることにより、全ての端子の試験を行うこ
とが可能である。このため、測定端子の少ないテスタに
おいても、多出力端子を有するＬＳＩのテストを可能に
できる。(Function) According to this test method, the test can be performed by connecting multiple output terminals in common and enabling only the terminal under test among the commonly connected output terminals. . Further, by sequentially switching the output terminals to be enabled, it is possible to test all terminals. Therefore, even in a tester having few measurement terminals, it is possible to test an LSI having multiple output terminals.
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例に係わる半導体試験方法を実
施するための基本構成を示すものである：ここで、Ｌ＋
＋ （ｎ−１％ ２・・・）は出力端子に出力するた
めの人力データ、Ｔ、−ｗ’ｒ４は出力端子のイネーブ
ル／ディスエーブルを制御する＄Ｉ ＩＩＩ信号、Ｏｍ
（ｎ −１，２−）はＬＳＩの出力端子、ｉ：ａ
（ｎ−１，２・・・）はテスタに印加される信号であ
る。FIG. 1 shows the basic configuration for implementing a semiconductor testing method according to an embodiment of the present invention: where L+
+ (n-1% 2...) is the manual data to output to the output terminal, T, -w'r4 is the $I III signal that controls enable/disable of the output terminal, Om
(n -1,2-) is the output terminal of LSI, i:a
(n-1, 2...) are signals applied to the tester.
出力端子ＯＩ〜０４は共通接続されており、第１のブロ
ックを構成している。また、その接続点は、半導体試験
装ｆｆ１（テスタ）１０２の測定端子に接続されている
。さらに、各出力端子０１〜０４は、例えばクロックド
インバータによる制御信号Ｔ、−’ｒ４により、それぞ
れイネーブル／ディスエーブル状態が制御されている。The output terminals OI-04 are commonly connected and constitute a first block. Further, the connection point is connected to a measurement terminal of a semiconductor test equipment ff1 (tester) 102. Further, the enable/disable states of each of the output terminals 01 to 04 are controlled by control signals T and -'r4 from clocked inverters, for example.
また、出力端子０５〜０８は共通接続されており、第２
のブロックを構成している。そして、その接続点は、半
導体試験装置ｉ￥１０２の測定端子に接続されている。In addition, output terminals 05 to 08 are commonly connected, and the second
It constitutes a block of. The connection point is connected to the measurement terminal of the semiconductor testing device i\102.
さらに、各出力端子Ｏ９〜０８は、例えばクロックドイ
ンバータによる制御信号Ｔ１〜Ｔ４により、それぞれイ
ネーブル／ディスエーブル状態が制御されている。Further, the enable/disable states of the output terminals O9-08 are controlled by control signals T1-T4 from clocked inverters, for example.
さらに、第３以降のブロックにおいても、同様に、それ
ぞれ４つの出力端子が共通接続されブロックを構成して
おり、その接続点は半導体試験装ｆｆｉ １０２の８１
３定端子に接続されている。また、各出力端子は、例え
ばクロックドインバータによるＳｍａｌｌ信号Ｔ、〜Ｔ
４により、それぞれイネーブル／ディスエーブル状態が
制御されている。Furthermore, in the third and subsequent blocks, similarly, four output terminals are connected in common to form a block, and the connection point is 81 of the semiconductor test equipment ffi 102.
3 is connected to the constant terminal. In addition, each output terminal is connected to a small signal T, ~T, generated by a clocked inverter, for example.
4, the enable/disable states are controlled respectively.
なお、１ブロツク内において、制御信号が２つ以上の出
力端子を同時に選択することはない。Note that within one block, the control signal does not select two or more output terminals at the same time.
また、制御信号Ｔ、〜Ｔ４は、ＬＳＩの外部から与えて
もよいし、又はＬＳＩの内部で生成してもよい。Furthermore, the control signals T, -T4 may be applied from outside the LSI, or may be generated within the LSI.
このように、本実施例では、４つの出力端子を共通接続
し、これを１ブロツクとしたものであり、各出力端子は
、制御信号Ｔ、〜Ｔ４により、それぞれ独立にイネーブ
ル／ディスエーブル状態が制御される。即ち、イネーブ
ル状態にする出力端子を順次切り替えることにより、全
ての端子の試験を行うことが可能である。このため、測
定端子の少ないテスタにおいても、多出力端子を有する
ＬＳＩのテストを可能にできる。In this way, in this embodiment, the four output terminals are commonly connected and constitute one block, and each output terminal can be enabled/disabled independently by the control signals T, ~T4. controlled. That is, by sequentially switching the output terminals to be enabled, it is possible to test all terminals. Therefore, even in a tester having few measurement terminals, it is possible to test an LSI having multiple output terminals.
第２図は本発明の半導体試験方法に係わる各信号のタイ
ミングを示す図である。以下、同図及び前記第１図を参
照しながら本発明の半導体試験方法について説明する。FIG. 2 is a diagram showing the timing of each signal related to the semiconductor testing method of the present invention. Hereinafter, the semiconductor testing method of the present invention will be explained with reference to the same figure and the above-mentioned FIG. 1.
まず、制御信号Ｔ、を“Ｈ°レベル（イネーブル状Ｂ）
にし、その他の制御信号Ｔ２〜Ｔ４を“Ｌ”レベル（デ
ィスエーブル状態）にスノる＝・この時、第１のブロッ
クでは、入力データ夏１が信号Ｅ、として半導体試験装
置（テスタ）１０２に印加される。これにより、出力端
子Ｏｌの機能及び電気的特性が試験され、他の出力端子
はハイインピーダンス（Ｈｉ−Ｚ）状態になる。また、
第２のブロックでは、入力データＩ、が信号Ｅ２として
半導体試験装置１０２に印加される。これにより、出力
端子０５の機能及び電気的特性が試験され、他の出力端
子はハイインピーダンス（Ｈｉ−Ｚ）状態になる。さら
に、第３以降のブロックにおいても、制御信号Ｔ、によ
り選択された、そのブロック内のいずれかの出力端子に
ついて試験が行われる。First, the control signal T is set to "H° level (enable state B)".
and set the other control signals T2 to T4 to the "L" level (disabled state) = At this time, in the first block, the input data summer 1 is sent as the signal E to the semiconductor tester (tester) 102. applied. As a result, the function and electrical characteristics of the output terminal Ol are tested, and the other output terminals are placed in a high impedance (Hi-Z) state. Also,
In the second block, input data I is applied to the semiconductor testing device 102 as a signal E2. As a result, the function and electrical characteristics of the output terminal 05 are tested, and the other output terminals are placed in a high impedance (Hi-Z) state. Furthermore, in the third and subsequent blocks as well, a test is performed on any output terminal within the block selected by the control signal T.
また、制御信号Ｔ２を“Ｈ”レベルにし輸その他の制御
信号Ｔ、 Ｔ、及びＩ４を“Ｌ″レベルする。この時
、第１のブロックでは、入力データＩ２が信号Ｅ、とし
て半導体試験装置１０２に印加される。これにより、出
力端子０２の機能及び電気的特性が試験され、他の出力
端子はハイインピーダンス（Ｈｉ−Ｚ）状態になる。ま
た、第２のブロックでは、人力データ夏、が信号Ｅ２と
して半導体試験装置 １０２に印加される。これにより
、出力端子０６の機能及び電気的特性が試験され、他の
出力端子はハイインピーダンス（Ｈｉ −２）状態にな
る。さらに、第３以降のブロックにおいても、１Ｉ１１
Ｆ８信号Ｔ２により選択された、そのブロック内のいず
れかの出力端子について試験が行われる。Further, the control signal T2 is set to "H" level, and the import and other control signals T, T, and I4 are set to "L" level. At this time, in the first block, the input data I2 is applied as a signal E to the semiconductor testing device 102. As a result, the function and electrical characteristics of the output terminal 02 are tested, and the other output terminals are placed in a high impedance (Hi-Z) state. Furthermore, in the second block, human power data 10 is applied to the semiconductor test equipment 102 as a signal E2. As a result, the function and electrical characteristics of the output terminal 06 are tested, and the other output terminals are placed in a high impedance (Hi-2) state. Furthermore, in the third and subsequent blocks, 1I11
The test is performed on any output terminal within the block selected by the F8 signal T2.
さらに、制御信号Ｔ３及びＩ４についても、同様にして
″Ｈルベルにすることで、その制御信号Ｔ１又はＩ４に
より選択された、そのブロック内のいずれかの出力端子
について試験が行われる。Furthermore, by similarly setting the control signals T3 and I4 to the "H" level, a test is performed on any output terminal in the block selected by the control signal T1 or I4.
このように、本実施例では、各＄１１１信号Ｔ。Thus, in this embodiment, each $111 signal T.
〜Ｔ４がそれぞれ制御する４つの出力端子をｌブロック
としている。また、そのブロック内の出力端子のうち被
測定端子をイネーブル状態にし、その他の端子をディス
エーブル状態にして試験を行っている。このため、半導
体試験装置１１１ｉ（１０２の測定端子の数は、試験を
行うべきＬＳＩの出力端子の数の約１／４でよい。The four output terminals each controlled by T4 are an l block. In addition, the test is performed by enabling the terminal under test among the output terminals in the block and disabling the other terminals. Therefore, the number of measurement terminals in the semiconductor test device 111i (102) may be approximately 1/4 of the number of output terminals of the LSI to be tested.
なお、本実施例では、各制御信号Ｔ１〜Ｔ４がそれぞれ
制御する４つの出力端子を１ブロツクとしているが、こ
れに限られるものではなく、テスタの測定端子に合わせ
て１ブロツクの端子数を設定できる。例えば５つの制御
信号Ｔ、〜Ｔ８を用いることにより、５つの出力端子を
１ブロツクとしてもよいし、これ以上の本数の出力端子
を１ブロツクとしてもよい。但し、制御信号は、１ブロ
ツク内の２以上の出力端子を同時に選択することがない
。In this embodiment, one block consists of four output terminals controlled by each of the control signals T1 to T4, but the number of terminals in one block is not limited to this, and the number of terminals in one block can be set according to the measurement terminals of the tester. can. For example, by using five control signals T, -T8, five output terminals may be used as one block, or a greater number of output terminals may be used as one block. However, the control signal does not select two or more output terminals within one block at the same time.
ところで、試験の終了したＬＳＩを実際の動作に使用す
る場合は、出力端におけるブロックごとの接続を切り離
し、＄Ｉｉｍ信号を全て“Ｈ”レベルにすれば、問題は
ない。By the way, when using an LSI that has been tested for actual operation, there is no problem if the connections for each block at the output end are disconnected and all $Iim signals are set to the "H" level.
【発明の効果］
以上、説明したように、本発明の半導体試験方法によれ
ば、次のような効果を奏する。[Effects of the Invention] As described above, the semiconductor testing method of the present invention provides the following effects.
半導体装置の複数の出力端子を共通接続して、被測定端
子をイネーブル状態にし、他の端子をディスエーブル状
態にすることで、半導体装置の試験を行っている。よっ
て、半導体試験装置の測定端子がＬＳＩの出力端子に満
たない場合においても、その機能及び電気的特性の試験
が容易に可能となる。A semiconductor device is tested by connecting a plurality of output terminals of the semiconductor device in common, enabling the terminal under test and disabling the other terminals. Therefore, even if the number of measurement terminals of the semiconductor test device is smaller than the output terminals of the LSI, it is possible to easily test the functions and electrical characteristics of the LSI.
また、リレー等の素子をＬＳＩとテスタ間に設けるより
も、特性や信頼性が向上し、かつ、配線を簡略化できる
。Further, characteristics and reliability are improved and wiring can be simplified compared to providing an element such as a relay between the LSI and the tester.
第１図は本発明の一実施例に係わる半導体試験方法を実
施するための基本構成を示す図、第２図は本発明の半導
体試験方法に係わる各信号、の状態を示すタイミング図
、第３図は従来の半導体試験方法を実施するための基本
構成を示す図である。
１ｏｔＳ１０２・・・半導体試験装置（テスタ）（。FIG. 1 is a diagram showing the basic configuration for implementing a semiconductor testing method according to an embodiment of the present invention, FIG. 2 is a timing diagram showing the states of each signal related to the semiconductor testing method of the present invention, and FIG. The figure is a diagram showing a basic configuration for implementing a conventional semiconductor testing method. 1otS102...Semiconductor test equipment (tester) (.
Claims (1)
することが可能な半導体装置の試験方法であって、複数
の出力端子を共通接続し、その接続点を半導体試験装置
の測定端子に接続し、前記共通接続された複数の出力端
子のうち被測定端子をイネーブル状態にし、その他の端
子をディスエーブル状態にして試験を行うようにしたこ
とを特徴とする半導体試験方法。(1) A test method for a semiconductor device that can enable or disable output terminals, in which a plurality of output terminals are commonly connected, the connection point is connected to a measurement terminal of a semiconductor test equipment, and the A semiconductor testing method characterized in that a test is performed with a terminal to be measured among a plurality of commonly connected output terminals being enabled and the other terminals being disabled.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201853A JP2633692B2 (en) | 1989-08-03 | 1989-08-03 | Semiconductor test method |
| US07/560,177 US5132614A (en) | 1989-08-03 | 1990-07-31 | Semiconductor device and method and apparatus for testing the same |
| KR1019900011826A KR930006962B1 (en) | 1989-08-03 | 1990-08-01 | Semiconductor testing method |
| EP90114965A EP0414014B1 (en) | 1989-08-03 | 1990-08-03 | Semiconductor device and method of testing the same |
| DE69022925T DE69022925T2 (en) | 1989-08-03 | 1990-08-03 | Semiconductor device and method for testing the same. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201853A JP2633692B2 (en) | 1989-08-03 | 1989-08-03 | Semiconductor test method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0365674A true JPH0365674A (en) | 1991-03-20 |
| JP2633692B2 JP2633692B2 (en) | 1997-07-23 |
Family
ID=16447970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201853A Expired - Fee Related JP2633692B2 (en) | 1989-08-03 | 1989-08-03 | Semiconductor test method |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2633692B2 (en) |
| KR (1) | KR930006962B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901050A (en) * | 1996-08-21 | 1999-05-04 | Ngk Spark Plug Co., Ltd. | Wired base plate and package for electronic parts |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206783A (en) * | 1983-05-11 | 1984-11-22 | Hitachi Ltd | Testing device of characteristics of multi-terminal electronic circuit |
-
1989
- 1989-08-03 JP JP1201853A patent/JP2633692B2/en not_active Expired - Fee Related
-
1990
- 1990-08-01 KR KR1019900011826A patent/KR930006962B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59206783A (en) * | 1983-05-11 | 1984-11-22 | Hitachi Ltd | Testing device of characteristics of multi-terminal electronic circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901050A (en) * | 1996-08-21 | 1999-05-04 | Ngk Spark Plug Co., Ltd. | Wired base plate and package for electronic parts |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633692B2 (en) | 1997-07-23 |
| KR910005062A (en) | 1991-03-29 |
| KR930006962B1 (en) | 1993-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0691140B2 (en) | Semiconductor integrated circuit | |
| US5132614A (en) | Semiconductor device and method and apparatus for testing the same | |
| GB2085600A (en) | Switching equipment usable in a testing apparatus | |
| JPH0365674A (en) | Test of semiconductor | |
| JP3918344B2 (en) | Semiconductor test equipment | |
| JPH01129432A (en) | Integrated circuit | |
| JP2611359B2 (en) | Semiconductor test system | |
| JPS596553A (en) | Logic circuit | |
| JPS6217727Y2 (en) | ||
| JPH03115873A (en) | Semiconductor integrated circuit | |
| JPS6244673A (en) | Measuring instrument | |
| JPH07117575B2 (en) | Semiconductor integrated circuit | |
| JPH01293650A (en) | Integrated circuit | |
| JPH03150484A (en) | Semiconductor device | |
| JPH10115666A (en) | Integrated circuit assembled by test circuit, integrated circuit device having the test circuit and test board and testing method for the integrated circuit | |
| JPS60196954A (en) | Integrated circuit | |
| JPH0827330B2 (en) | Integrated circuit test method | |
| JPS63135883A (en) | Test circuit for integrated circuit | |
| JPH03189575A (en) | Testing method and apparatus for semiconductor device | |
| JPH05264647A (en) | Test circuit for semiconductor device | |
| JPH05196699A (en) | Semiconductor integrated circuit | |
| JPH04138388A (en) | Semiconductor integrated circuit and controlling method thereof | |
| JPS62145171A (en) | Board testing device | |
| JPH0366140A (en) | Semiconductor testing apparatus | |
| JPH02290573A (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |