JPH1026655A - Testing apparatus for lsi - Google Patents
Testing apparatus for lsiInfo
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- JPH1026655A JPH1026655A JP8182569A JP18256996A JPH1026655A JP H1026655 A JPH1026655 A JP H1026655A JP 8182569 A JP8182569 A JP 8182569A JP 18256996 A JP18256996 A JP 18256996A JP H1026655 A JPH1026655 A JP H1026655A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、LSIの複数の
入力ピンにテスト用入力データを入力すると共に出力ピ
ンから出力される出力データをその期待値と比較して機
能テストを行うLSIの試験装置に関し、特にピン数が
多いLSIの機能テストに最適なLSIの試験装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI test apparatus for inputting test input data to a plurality of input pins of an LSI and comparing the output data output from an output pin with an expected value to perform a function test. In particular, the present invention relates to an LSI test apparatus that is optimal for a functional test of an LSI having a large number of pins.
【0002】[0002]
【従来の技術】LSIの機能テストは、テストすべきL
SIにテスト用入力データを入力すると共に、出力デー
タをその期待値と比較して行われている。テストパター
ンは、所定の動作条件に対してLSIの機能が異常なく
動作するか否かを確認するためのものであり、その入力
データの一例を図9に示す。また、出力期待値も同様に
記述される。従来のLSIの試験装置では、図10に示
すように、LSIの出力バッファ311,312,3
13,314,…から出力ピン(pout)1,2,3,
4,…を介して出力される出力データをそれぞれ取り込
んで期待値と比較するコンパレータ221,222,22
3,224,…を含む複数のテストピンが設けられている2. Description of the Related Art A functional test of an LSI is performed by testing the L function to be tested.
This is performed by inputting test input data to the SI and comparing output data with its expected value. The test pattern is for confirming whether or not the function of the LSI operates normally under a predetermined operation condition. An example of the input data is shown in FIG. The expected output value is described in the same manner. In a conventional LSI test apparatus, as shown in FIG. 10, the output buffers 31 1 , 31 2 , 3
1 3, 31 4, output from ... pin (pout) 1,2,3,
Comparators 22 1 , 22 2 , 22 which take in output data output via
There are multiple test pins including 3 , 22 4 , ...
【0003】[0003]
【発明が解決しようとする課題】従来のテスト装置は、
複数のテストピンがそれぞれ比較手段等を有するため、
1ピン(1チャネル)当たりのコストが高い。従って、
LSIの多ピン化に対応させてテスタも多ピン化する
と、テスタは極めて高価なものとなる。The conventional test apparatus is:
Since each of the plurality of test pins has a comparison unit and the like,
The cost per pin (one channel) is high. Therefore,
If the number of pins of the tester is increased in response to the increase in the number of pins of the LSI, the tester becomes extremely expensive.
【0004】この発明は、このような問題点に鑑みなさ
れたもので、少ないテストピン数で多ピンLSIのテス
トを可能とした安価なLSIの試験装置を提供すること
を目的とする。An object of the present invention is to provide an inexpensive LSI test apparatus capable of testing a multi-pin LSI with a small number of test pins.
【0005】[0005]
【課題を解決するための手段】この発明に係る第1のL
SIの試験装置は、LSIにテスト用入力データを与え
る複数のドライブピンおよび前記LSIから得られる出
力データを取り込む複数のテストピンを有するLSIの
試験装置であって、それぞれテスト用入力データとこの
入力データに対応する期待値とからなる複数のテストパ
ターンを、各テストパターン毎に期待値が得られるべき
LSIの出力ピンが異なるように発生させるテストパタ
ーン発生手段と、前記各テストパターン毎に前記LSI
の出力ピンを切替えて一つのテストピンに接続する出力
切替え手段とを備えたことを特徴とする。A first L according to the present invention is provided.
An SI test apparatus is an LSI test apparatus having a plurality of drive pins for supplying test input data to the LSI and a plurality of test pins for receiving output data obtained from the LSI. Test pattern generating means for generating a plurality of test patterns each including an expected value corresponding to data so that an output pin of an LSI from which an expected value is to be obtained is different for each test pattern;
And an output switching means for switching the output pin and connecting to one test pin.
【0006】この発明に係る第2のLSIの試験装置
は、前記テストパターン発生手段が、前記複数のテスト
パターンを、各テストパターン毎にテスト用入力データ
を与えるべきLSIの入力ピンが異なるように発生させ
るものであり、前記各テストパターン毎にドライブピン
を前記LSIの複数の入力ピンに切替え接続する入力切
替え手段を更に備えたことを特徴とする。In a second LSI test apparatus according to the present invention, the test pattern generating means may generate the plurality of test patterns so that the input pins of the LSI to which test input data are to be applied are different for each test pattern. And input switching means for switching and connecting a drive pin to a plurality of input pins of the LSI for each of the test patterns.
【0007】この発明に係る第3のLSIの試験装置
は、前記ドライブピンとテストピンが共通のI/Oピン
により構成され、このI/Oピンの機能を切替える機能
切替え手段を更に備えたことを特徴とする。A third LSI test apparatus according to the present invention is characterized in that the drive pin and the test pin are constituted by a common I / O pin, and further provided with function switching means for switching the function of the I / O pin. Features.
【0008】通常、LSI全体としては出力ピンが多数
あっても、各々のテストパターンに対してはすべての出
力ピンについて期待値を期待する訳ではない。また、実
際には、不良解析等も考慮してテストパターンを作成す
るので、1つのテストパターンで期待している出力ピン
数は、LSI全体の出力ピン数と比較して更に少ない。
この発明に係る第1のLSIの試験装置によれば、この
観点に着目し、テストパターン発生手段で生成される複
数のテストパターンが各テストパターン毎に期待値が得
られるべき出力ピンが競合しないように設定され、各テ
ストパターンにより期待出力が得られる出力ピンが出力
切替え手段で切替えられて、一つのテストピンに取込ま
れる。このため、テスタ全体のピン数が少なくても、多
ピンLSIのテストを行うことができる。Normally, even if the LSI as a whole has a large number of output pins, the expected value is not always expected for all the output pins for each test pattern. Further, actually, a test pattern is created in consideration of a failure analysis and the like, and therefore the number of output pins expected in one test pattern is smaller than the number of output pins of the entire LSI.
According to the first LSI test apparatus of the present invention, paying attention to this point, the plurality of test patterns generated by the test pattern generating means do not compete with each other for the output pins from which expected values are to be obtained for each test pattern. The output pins, which are set as described above and obtain the expected output according to each test pattern, are switched by the output switching means and are taken into one test pin. Therefore, even if the number of pins of the entire tester is small, it is possible to test the multi-pin LSI.
【0009】また、この発明に係る第2のLSIの試験
装置によれば、テストパターン発生手段で生成される複
数のテストパターンが各テストパターン毎にテスト用入
力データを与えるべき入力ピンが競合しないように設定
され、各テストパターンによりテスト用入力データが与
えられる入力ピンが入力切替え手段で切替えられて、一
つのドライブピンからテスト用入力データが与えられ
る。このため、テスタのドライブピンを少なくすること
ができる。According to the second LSI test apparatus of the present invention, the plurality of test patterns generated by the test pattern generating means do not conflict with the input pins to which the test input data is applied for each test pattern. The input pins which are set as described above and to which the test input data is supplied by each test pattern are switched by the input switching means, and the test input data is supplied from one drive pin. Therefore, the number of drive pins of the tester can be reduced.
【0010】更に、この発明に係る第3のLSIの試験
装置によれば、前記各テストパターンによりI/Oピン
の機能が機能切替え手段で切替えられるため、更にテス
タのピン数を少なくして、多ピンLSIのテストに供す
ることができる。Further, according to the third LSI test apparatus of the present invention, the function of the I / O pin is switched by the function switching means according to each of the test patterns, so that the number of pins of the tester is further reduced. It can be used for testing a multi-pin LSI.
【0011】[0011]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。図1は、この発明の一
実施例に係るLSIテスタの構成を示すブロック図であ
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an LSI tester according to one embodiment of the present invention.
【0012】このLSIテスタは、被測定デバイスであ
るLSI1の特性を測定する計測系と、これを制御する
制御系とから構成され、制御情報の入力,テストプログ
ラムの入出力及びテスト結果の出力を行う入出力装置2
と、システムソフトウェア,テストプログラム等のソフ
トウェア及びテスト結果のデータを記憶する記憶装置3
とを備えている。This LSI tester is composed of a measurement system for measuring the characteristics of the LSI 1 which is a device under test and a control system for controlling the same, and controls the input of control information, the input and output of test programs and the output of test results. Input / output device 2 to perform
And a storage device 3 for storing software such as system software and test programs and data of test results
And
【0013】このLSIテスタの制御系は、CPU11
からの信号に基づいてパターン発生器12でテストパタ
ーンを生成し、これをタイミング発生器13からのタイ
ミング信号に基づいてフォーマッタ14で波形整形す
る。このパターンは、ピンエレクトロニクス部15で電
圧レベルが定められて、LSI1の入力ピンに印加され
る。このとき、プログラマブル電源16は、CPU11
からの信号に基づいてLSI1にバイアス電圧を供給す
る。The control system of the LSI tester includes a CPU 11
The test pattern is generated by the pattern generator 12 based on the signal from the controller, and the waveform is shaped by the formatter 14 based on the timing signal from the timing generator 13. The voltage level of this pattern is determined by the pin electronics unit 15 and applied to the input pin of the LSI 1. At this time, the programmable power supply 16
Supplies a bias voltage to the LSI 1 based on the signal from the LSI.
【0014】一方、このLSIテスタの計測系は、ピン
エレクトロニクス部15でLSI1からの出力データの
レベル比較を行い、パターン比較器17でパターン発生
器12からの期待値と出力データの“1”,“0”パタ
ーンの論理比較を行う。このとき、LSI1からの出力
レベルと期待値との比較を行うタイミングは、タイミン
グ発生器13からのストローブ信号に基づいて指定され
る。同様にして、このような操作を何回か繰り返すこと
により、LSI1の良否が判定される。なお、パターン
比較の結果、LSI1からの出力データと期待値との間
に不一致があった場合には、その情報がフェイル解析メ
モリ18へ送られる。On the other hand, in the measurement system of this LSI tester, the pin electronics section 15 compares the level of the output data from the LSI 1, and the pattern comparator 17 compares the expected value from the pattern generator 12 with the output data "1". The logical comparison of the “0” pattern is performed. At this time, the timing at which the output level from the LSI 1 is compared with the expected value is designated based on a strobe signal from the timing generator 13. Similarly, by repeating such an operation several times, the quality of the LSI 1 is determined. If there is a mismatch between the output data from the LSI 1 and the expected value as a result of the pattern comparison, the information is sent to the fail analysis memory 18.
【0015】ピンエレクトロニクス部15は、LSI1
にテスト用入力データを供給する複数のドライブ2
11,212,…,21n(ドライブピンに接続される)
と、LSI1からの出力データを受ける複数のコンパレ
ータ221,222,…,22n(テストピンに接続され
る)とを有する。ドライブ21におけるレベル設定は、
D/A変換器19でD/A変換されたCPU11からの
信号に基づいて入力レベル設定部23で行う。また、コ
ンパレータ22における判定レベルの設定は、D/A変
換器19でD/A変換されたCPU11からの信号に基
づいて出力比較レベル設定部24で行う。The pin electronics section 15 includes the LSI 1
Drives 2 that supply test input data to
11 1 , 21 2 , ..., 21 n (connected to drive pins)
And a plurality of comparators 22 1, 22 2 which receives the output data from the LSI 1, ..., and a 22 n (connected to the test pins). The level setting in the drive 21
The input level setting unit 23 performs the processing based on the signal from the CPU 11 that has been D / A converted by the D / A converter 19. The setting of the determination level in the comparator 22 is performed by the output comparison level setting unit 24 based on the signal from the CPU 11 that has been D / A converted by the D / A converter 19.
【0016】この実施例は、テスタのテストピン数がテ
ストしようとするLSI1の出力ピン数より少ない場合
でも、テストを可能とするものである。そのために、こ
の実施例では、テストパターン発生器12からの複数の
テストパターンが、各テストパターン毎に期待値が得ら
れるべきLSI1の出力ピンが異なるように発生され
る。その具体例は後述する。また、各テストパターン毎
にLSI1の出力ピンを切替えてテスタの一つのテスト
ピンに接続するために、出力切替え手段が設けられる。In this embodiment, the test can be performed even when the number of test pins of the tester is smaller than the number of output pins of the LSI 1 to be tested. Therefore, in this embodiment, a plurality of test patterns from the test pattern generator 12 are generated such that the output pin of the LSI 1 from which an expected value is to be obtained differs for each test pattern. A specific example will be described later. Output switching means is provided for switching the output pin of the LSI 1 for each test pattern and connecting the output pin to one test pin of the tester.
【0017】図2は、テスタの一つのテストピンについ
て、LSI1とピンエレクトロニクス部15との接続部
分の詳細な構成を示す図である。ピンエレクトロニクス
部15の擬似テストピン(ptst)1,2,3,4,
…は、LSI1の出力バッファ311,312,313,
314,…から出力ピン1,2,3,4,…を介して出
力される出力データを取込み、コンパレータ22に供給
する。このとき、テスタ本体の付加部分である出力切替
え部25は、擬似テストピン1,2,3,4,…を介し
て入力される信号をCPU11からの信号等に基づいて
それぞれ切換え、内部テストピン26に供給する。FIG. 2 is a diagram showing a detailed configuration of a connection portion between the LSI 1 and the pin electronics section 15 for one test pin of the tester. Pseudo test pins (ptst) 1, 2, 3, 4, of pin electronics section 15
.. Represent output buffers 31 1 , 31 2 , 31 3 ,
The output data output from the output pins 31 4 ,... Via the output pins 1, 2, 3, 4,. At this time, the output switching unit 25, which is an additional part of the tester main unit, switches signals input via the pseudo test pins 1, 2, 3, 4,. 26.
【0018】図3は、出力切替え部25の構成の一例を
示す図である。CPU11からの信号には、例えばプロ
グラム上の各テストパターンに付加された制御情報を用
いることができる。このとき、シフトレジスタ41は、
パワーON時にリセット(“0000”)がかかり、制
御情報が入力されると、その値を“0001”とし、そ
の後タイミング発生器13からのタイミング信号TMに
基づいて各テストパターン毎にその値を順次シフトす
る。これにより、スイッチ42は、シフトレジスタ41
からの出力に基づいてON/OFF切替えされる。FIG. 3 is a diagram showing an example of the configuration of the output switching unit 25. As the signal from the CPU 11, for example, control information added to each test pattern on the program can be used. At this time, the shift register 41
When a reset (“0000”) is applied at the time of power ON and control information is input, the value is set to “0001”, and then, based on the timing signal TM from the timing generator 13, the value is sequentially changed for each test pattern. shift. Thereby, the switch 42 is connected to the shift register 41
ON / OFF switching based on the output from.
【0019】内部回路32が、図4のように、互いに独
立した複数の回路ブロックA,B,Cから構成されてい
る場合、この実施例では、どの回路ブロックに不良があ
るかを特定するため、又はテストパターンの作成を容易
にするため、回路ブロック毎のテストパターンを作成し
てテストを行う。When the internal circuit 32 is composed of a plurality of circuit blocks A, B and C independent of each other as shown in FIG. 4, in this embodiment, it is necessary to specify which circuit block has a defect. Or, in order to facilitate creation of a test pattern, a test is performed by creating a test pattern for each circuit block.
【0020】また、内部回路32が互いに独立していな
い複数の回路ブロックから構成されている場合でも、回
路ブロック毎のテストパターンを作成してテストを行う
ことができる。即ち、内部回路32が、図5に示すよう
に、ROM(Read Only Memory)51とロジック部52
とから構成される場合、実際の使用時に外部からROM
51に直接アクセスすることがなくても、大容量メモリ
のテストは大変であるため、ROM51にアクセスする
ための端子を設け、ROM51とロジック部52とを別
々のテストパターンで出力ピンを競合せずにテストを行
うことができる。このように、内部回路32が互いに独
立していない複数の回路ブロックから構成されている場
合でも、同様に出力ピンを競合させない複数のテストパ
ターンを用いることができる。Further, even when the internal circuit 32 is composed of a plurality of circuit blocks that are not independent of each other, a test can be performed by creating a test pattern for each circuit block. That is, as shown in FIG. 5, the internal circuit 32 includes a ROM (Read Only Memory) 51 and a logic unit 52.
And external ROM when actually using
Even if it is not necessary to directly access the memory 51, it is difficult to test a large-capacity memory. Therefore, a terminal for accessing the ROM 51 is provided, and the ROM 51 and the logic unit 52 can be tested with different test patterns without conflicting output pins. Testing can be done. As described above, even when the internal circuit 32 includes a plurality of circuit blocks that are not independent from each other, a plurality of test patterns that do not cause output pins to compete can be used.
【0021】図6は、図3の回路ブロックA,Bの具体
例と、これらの回路ブロックA,Bに対するテストパタ
ーンの一例を示す図である。テストパターンAは、回路
ブロックAのテスト用であり、このとき、回路ブロック
Bの入力ピン(pin)4,5,6,7及び出力ピン2
は使われない。テストパターンAによるテストが行われ
る場合には、出力切替え部25により、回路ブロックA
の出力が得られる出力ピンが内部テスト端子26に切替
接続される。一方、テストパターンBは、回路ブロック
Bのテスト用であり、このとき、回路ブロックAの入力
ピン1,2,3及び出力ピン1は使われない。テストパ
ターンBによるテストが行われる場合には、出力切替え
部25により、回路ブロックBの出力が得られる出力ピ
ンが内部テスト端子26に切替接続される。FIG. 6 is a diagram showing a specific example of the circuit blocks A and B of FIG. 3 and an example of a test pattern for these circuit blocks A and B. The test pattern A is for testing the circuit block A. At this time, the input pins (pins) 4, 5, 6, 7 and the output pins 2 of the circuit block B are used.
Is not used. When a test based on the test pattern A is performed, the output switching unit 25 causes the circuit block A
Are connected to the internal test terminal 26 by switching. On the other hand, the test pattern B is for testing the circuit block B, and at this time, the input pins 1, 2, 3 and the output pin 1 of the circuit block A are not used. When the test using the test pattern B is performed, the output switching unit 25 switches the output pin from which the output of the circuit block B is obtained to the internal test terminal 26.
【0022】この実施例によれば、パターン発生器12
で生成される複数のテストパターンが各テストパターン
毎に期待値が得られるべき出力ピンが競合しないように
設定され、各テストパターンにより期待出力が得られる
出力ピンが出力切替え部25で切換られて、一つのテス
トピンに取込まれる。このため、テスタ全体のピン数が
少なくても、128ピン等の多ピンLSIのテストが可
能となる。According to this embodiment, the pattern generator 12
Are set so that output pins for which expected values are to be obtained do not conflict with each other for each test pattern, and output pins for which expected outputs are obtained by each test pattern are switched by the output switching unit 25. , Taken into one test pin. Therefore, even if the number of pins of the entire tester is small, it is possible to test a multi-pin LSI such as 128 pins.
【0023】また、図6に示すように、テストパターン
毎に、テスト用入力データを与えるべきLSIの入力ピ
ンが異なると、図7に示すように、ピンエレクトロニク
ス部15のドライブ21を共用することもできる。即
ち、パターン発生器12で生成される複数のテストパタ
ーンが各テストパターン毎にテスト用入力データを与え
るべき入力ピン1,2,3,4が競合しないように設定
され、ドライブピン(pdr)1,2,3,4が入力切
替え部27で切替えられると、LSIの入力ピン1,
2,3,4が内部ドライブ端子28に切替接続され、内
部ドライブ端子28から入力ピン1,2,3,4のいず
れか1つにテスト用入力データが供給される。As shown in FIG. 6, when the input pin of the LSI to which the test input data is applied is different for each test pattern, the drive 21 of the pin electronics unit 15 must be shared as shown in FIG. Can also. That is, the plurality of test patterns generated by the pattern generator 12 are set so that the input pins 1, 2, 3, and 4 to which the test input data should be applied do not conflict with each other for each test pattern, and the drive pin (pdr) 1 , 2, 3, and 4 are switched by the input switching unit 27, the input pins 1 and 2 of the LSI
2, 3, and 4 are switched and connected to the internal drive terminal 28, and test input data is supplied from the internal drive terminal 28 to any one of the input pins 1, 2, 3, and 4.
【0024】上述した実施例では、ドライブピン1,
2,3,4とテストピン1,2,3,4とで機能がそれ
ぞれ分かれている場合について説明したが、ドライブピ
ンとテストピンとを共通のI/Oピンにより構成しても
よい。この場合、図8に示すように、I/Oピン61の
機能を切替える機能切替え部62を備える。これによ
り、テスタのピン数を更に減らすことができる。In the embodiment described above, the drive pins 1 and
Although a case has been described where the functions are divided into 2, 3, and 4 and the test pins 1, 2, 3, and 4, respectively, the drive pin and the test pin may be configured by a common I / O pin. In this case, as shown in FIG. 8, a function switching unit 62 for switching the function of the I / O pin 61 is provided. Thus, the number of pins of the tester can be further reduced.
【0025】[0025]
【発明の効果】以上述べたように、この発明によれば、
テストパターン発生手段で生成される複数のテストパタ
ーンが各テストパターン毎に期待値が得られるべきLS
Iの出力ピンが競合しないように設定され、各テストパ
ターンにより期待出力が得られる出力ピンが出力切替え
手段で切替えられて、一つのテストピンに取込まれるの
で、テスタ全体のピン数が少なくても、多ピンLSIの
テストを行うことができる。As described above, according to the present invention,
The plurality of test patterns generated by the test pattern generating means are LS for which an expected value is to be obtained for each test pattern.
The output pins of I are set so as not to compete with each other, and the output pins from which the expected output is obtained by each test pattern are switched by the output switching means and taken into one test pin, so that the total number of pins of the tester is small. Also, a multi-pin LSI can be tested.
【図1】 この発明の一実施例に係るLSIテスタの構
成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an LSI tester according to one embodiment of the present invention.
【図2】 LSIとピンエレクトロニクス部との接続部
分の詳細な構成を示す図である。FIG. 2 is a diagram illustrating a detailed configuration of a connection portion between an LSI and a pin electronics unit.
【図3】 出力切替え部の構成の一例を示す図である。FIG. 3 is a diagram illustrating an example of a configuration of an output switching unit.
【図4】 LSIテスタを機能テストに適用した一例を
示す図である。FIG. 4 is a diagram showing an example in which an LSI tester is applied to a function test.
【図5】 LSIテスタを機能テストに適用した他の一
例を示す図である。FIG. 5 is a diagram showing another example in which the LSI tester is applied to a function test.
【図6】 同実施例におけるテストパターンの一例を示
す図である。FIG. 6 is a diagram showing an example of a test pattern in the embodiment.
【図7】 この発明の他の実施例に係るピンエレクトロ
ニクス部の要部構成を示す図である。FIG. 7 is a diagram showing a main configuration of a pin electronics unit according to another embodiment of the present invention.
【図8】 この発明の更に他の実施例に係るピンエレク
トロニクス部の要部構成を示す図である。FIG. 8 is a diagram showing a main configuration of a pin electronics unit according to still another embodiment of the present invention.
【図9】 テスト用入力データの一例を示す図である。FIG. 9 is a diagram illustrating an example of test input data.
【図10】 LSIと従来のピンエレクトロニクス部と
の接続部分の詳細な構成を示す図である。FIG. 10 is a diagram showing a detailed configuration of a connection portion between an LSI and a conventional pin electronics unit.
1…LSI、15…ピンエレクトロニクス部、221〜
224…コンパレータ、25…出力切替え部、311〜3
14…出力バッファ。1: LSI, 15: Pin electronics section, 22 1-
22 4 ··· Comparator, 25 ··· Output switching unit, 31 1 to 3
1 4 ... output buffer.
Claims (3)
数のドライブピンおよび前記LSIから得られる出力デ
ータを取り込む複数のテストピンを有するLSIの試験
装置であって、 それぞれテスト用入力データとこの入力データに対応す
る期待値とからなる複数のテストパターンを、各テスト
パターン毎に期待値が得られるべきLSIの出力ピンが
異なるように発生させるテストパターン発生手段と、 前記各テストパターン毎に前記LSIの出力ピンを切替
えて一つのテストピンに接続する出力切替え手段とを備
えたことを特徴とするLSIの試験装置。1. An LSI test apparatus comprising: a plurality of drive pins for supplying test input data to an LSI; and a plurality of test pins for receiving output data obtained from the LSI. Test pattern generating means for generating a plurality of test patterns composed of expected values corresponding to the test patterns such that output pins of an LSI from which expected values are to be obtained are different for each test pattern; An LSI test apparatus comprising: output switching means for switching an output pin and connecting the output pin to one test pin.
数のテストパターンを、各テストパターン毎にテスト用
入力データを与えるべきLSIの入力ピンが異なるよう
に発生させるものであり、 前記各テストパターン毎にドライブピンを前記LSIの
複数の入力ピンに切替え接続する入力切替え手段を更に
備えたことを特徴とする請求項1記載のLSIの試験装
置。2. The test pattern generating means generates the plurality of test patterns such that input pins of an LSI to which test input data are applied are different for each test pattern. 2. The LSI test apparatus according to claim 1, further comprising input switching means for switching and connecting a drive pin to a plurality of input pins of said LSI.
I/Oピンにより構成され、 このI/Oピンの機能を切替える機能切替え手段を更に
備えたことを特徴とする請求項1又は2記載のLSIの
試験装置。3. The LSI according to claim 1, wherein the drive pin and the test pin are configured by a common I / O pin, and further comprising function switching means for switching a function of the I / O pin. Testing equipment.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8182569A JPH1026655A (en) | 1996-07-11 | 1996-07-11 | Testing apparatus for lsi |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8182569A JPH1026655A (en) | 1996-07-11 | 1996-07-11 | Testing apparatus for lsi |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1026655A true JPH1026655A (en) | 1998-01-27 |
Family
ID=16120580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8182569A Pending JPH1026655A (en) | 1996-07-11 | 1996-07-11 | Testing apparatus for lsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1026655A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005189834A (en) * | 2003-12-03 | 2005-07-14 | Renesas Technology Corp | Semiconductor device and its testing method |
CN100419446C (en) * | 2003-12-03 | 2008-09-17 | 株式会社瑞萨科技 | Semiconductor device and the method of testing the same |
JP2011159964A (en) * | 2010-01-06 | 2011-08-18 | Juki Corp | Electronic component mounting device |
-
1996
- 1996-07-11 JP JP8182569A patent/JPH1026655A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005189834A (en) * | 2003-12-03 | 2005-07-14 | Renesas Technology Corp | Semiconductor device and its testing method |
CN100419446C (en) * | 2003-12-03 | 2008-09-17 | 株式会社瑞萨科技 | Semiconductor device and the method of testing the same |
US7443373B2 (en) | 2003-12-03 | 2008-10-28 | Renesas Technology Corp. | Semiconductor device and the method of testing the same |
JP2011159964A (en) * | 2010-01-06 | 2011-08-18 | Juki Corp | Electronic component mounting device |
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