JP2720761B2 - Semiconductor integrated circuit test equipment - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路(IC)
の電気的特性を試験する試験装置(テスタ)に係わり、
このICテスタに内蔵されるパタンメモリ部を自己診断
する機能を備えたICテスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit (IC).
Related to a test device (tester) for testing the electrical characteristics of
The Rupa Tanmemori unit incorporated in the IC tester an IC tester having a function of self-diagnosis.
【0002】[0002]
【従来の技術】従来のICテスタは、被試験ICに電源
電圧および所定の入力信号を供給するとともに、これら
の入力信号に応答して被試験ICから供給される出力信
号を、あらかじめICテスタのパタンメモリ部に記憶さ
せた期待値と比較することにより、被試験ICの電気的
特性を試験するのが一般的である。2. Description of the Related Art A conventional IC tester supplies a power supply voltage and a predetermined input signal to an IC under test, and outputs an output signal supplied from the IC under test in response to these input signals in advance. Generally, the electrical characteristics of the IC under test are tested by comparing with the expected value stored in the pattern memory unit.
【0003】従来のICテスタのパタンメモリ部とその
周辺部の要部の構成をブロック図で示した図3を参照す
ると、従来のICテスタは、制御部1、タイミング発生
部2、パタン制御部3、切換部4、パタンメモリ部5、
波形形成・比較部7およびピンエレクトロニクス部8と
を備え、制御部1はメモリ部(不図示)に格納されてい
るテストプログラムがデータバス11を経て供給され、
そのテストプログラムの命令に応答してICテスタ内部
のパタン制御部3、切換部4、パタンメモリ部5、波形
形成比較部7、およびピンエレクトロニクス部8に所定
の信号をそれぞれ供給する。タイミング発生部2は制御
部1、波形形成・比較部7、およびパタン制御部3に所
定のタイミングを生成するもとになる基本タイミング信
号を発生し供給する。パタン制御部3は制御部1から供
給される制御信号14に応答して、タイミング発生部2
から供給されるタイミングをもとに所定のサイクルタイ
ムでアドレスデータを生成し、パタンメモリ部5に供給
する。この従来例におけるテストパタンの一例を示す図
4(a)を参照すると、このテストパタンは被試験IC
の機能を試験するためのものであり、被試験ICの入出
力論理値、すなわち真理値表に相当するものである。パ
タンメモリ部5は格納されたテストパタンをパタン制御
部3の制御のもとで波形形成・比較部7に供給する。Referring to FIG. 3, which is a block diagram showing a configuration of a pattern memory section of a conventional IC tester and a main portion of a peripheral portion thereof, a conventional IC tester includes a control section 1, a timing generation section 2, a pattern control section 3, switching unit 4, pattern memory unit 5,
The control unit 1 is provided with a waveform forming / comparing unit 7 and a pin electronics unit 8, and a test program stored in a memory unit (not shown) is supplied via a data bus 11.
In response to the instruction of the test program, predetermined signals are supplied to the pattern control unit 3, the switching unit 4, the pattern memory unit 5, the waveform formation comparison unit 7, and the pin electronics unit 8 inside the IC tester. The timing generator 2 generates and supplies a basic timing signal that is used to generate a predetermined timing to the controller 1, the waveform forming / comparing unit 7, and the pattern controller 3. The pattern control unit 3 responds to the control signal 14 supplied from the control unit 1 and
The address data is generated at a predetermined cycle time on the basis of the timing supplied from. Referring to FIG. 4A showing an example of a test pattern in this conventional example, this test pattern is an IC under test.
, And corresponds to the input / output logical value of the IC under test, that is, a truth table. The pattern memory unit 5 supplies the stored test pattern to the waveform forming / comparing unit 7 under the control of the pattern control unit 3.
【0004】波形形成・比較部7ではパタンメモリ部5
から供給されるこのテストパタンを制御部1の指示に応
答して所定のタイミングで波形形成し、ピンエレクトロ
ニクス部8に供給する。この従来例におけるピンエレク
トロニクス部の出力波形の一例を示す図4(b)を参照
すると、ピンエレクトロニクス部8はテストパタンを所
定の電圧レベルに増幅し制御部1の制御信号に応答して
被試験ICに供給する。被試験ICではこれらの信号に
基づいて動作し、その結果の対応する信号がピンエレク
トロニクス部8を経て波形形成・比較部7に供給され
る。波形形成・比較部7ではこれらの出力信号がパタン
メモリ部5の前述した入出力論理値、すなわち期待値の
テストパタンと所定のサンプリングタイミングで比較さ
れ、その結果が制御部1に供給されそこで被試験ICの
良否判定が行われるように構成されている。[0004] In the waveform forming and comparing unit 7 pattern Nme memory unit 5
The test pattern supplied from the controller 1 is formed into a waveform at a predetermined timing in response to an instruction from the control unit 1 and supplied to the pin electronics unit 8. Referring to Figure 4 showing an example of an output waveform of the pin electronics unit in the conventional example (b), the pin electronics unit 8 is the control signal of the control unit 1 amplifies the Te Sutopata down the voltage level of Tokoro <br/> constant Is supplied to the IC under test. The IC under test operates based on these signals, and the corresponding signals are supplied to the waveform forming / comparing unit 7 via the pin electronics unit 8. In the waveform forming / comparing unit 7, these output signals are used as the input / output logical values of the pattern memory unit 5 , that is, the expected values.
The test pattern is compared with a predetermined sampling timing, and the result is supplied to the control unit 1 where the quality of the IC under test is determined.
【0005】再び図4(a)を参照すると、テストパタ
ンは行方向に被試験ICのピン数に対応して1〜256
分割され、列方向にアドレス値0,1,…,X,X+
1,…,1Mが設定され、その交点に所定のテストパタ
ンが書き込まれている。また図4(b)を併せて参照す
ると、例えばピンmおよびnにおいてアドレスx,x+
1,x+2,……,x7には図4(a)に示したパタン
に対応してピンmには1(ハイレベル),0(ロウレベ
ル),1,0,……,0、およびピンnには1,1,
0,0,1,0,0,0の波形信号が波形形成・比較部
7から出力される。Referring again to FIG. 4A, the test pattern is 1 to 256 in the row direction corresponding to the number of pins of the IC under test.
Is divided, the address value 0 in the column direction, ..., X, X +
1,..., 1M are set, and a predetermined test pattern
Has been written. Referring also to FIG. 4B, for example, at pins m and n, addresses x, x +
.., X7 correspond to the pattern shown in FIG. 4A, and pin m corresponds to 1 (high level), 0 (low level), 1, 0,. Has 1,1,
Waveform signals of 0, 0, 1, 0, 0, 0 are output from the waveform forming / comparing unit 7.
【0006】一方、ICの高集積化および多機能化に伴
ない、これらのICの電気的特性を試験するICテスタ
も多ピン化および高速化が図られてきた。この電気的特
性試験に用いられるテストパタンの容量もICの高集積
化、多機能化、および信頼性向上を達成するために数百
万パタンも必要となってきている。このような状況に対
応するために、ICテスタのパタンメモリ部も数百万パ
タンの容量を有するようになってきた。このICテスタ
のパタンメモリ部5のデータ保持およびスピード特性等
の電気的特性を診断することは、試験の信頼性を確保す
る意味でも重要である。このパタンメモリ部の診断をす
るには、例えば、制御部1によるテストパタンの書き込
みおよび読み出しで良否を確認するものと、被試験IC
を搭載するテストボード上で2対のテストピンを短絡
し、一方のピンから試験信号を供給し他方のピンでその
信号を受けて良否を確認するものとがある。[0006] On the other hand, as ICs become more highly integrated and multifunctional, IC testers for testing the electrical characteristics of these ICs have been increased in the number of pins and speed. The capacity of the test pattern used for the electrical characteristic test is required to be several millions in order to achieve high integration, multi-functionality and improved reliability of the IC. In order to cope with such a situation, the pattern memory section of the IC tester has come to have a capacity of several million patterns. Diagnosing the electrical characteristics such as the data retention and the speed characteristics of the pattern memory unit 5 of the IC tester is also important from the viewpoint of ensuring the reliability of the test. The diagnosis of the pattern memory unit is performed by, for example, checking the pass / fail by writing and reading a test pattern by the control unit 1 and an IC under test.
There is a method in which two pairs of test pins are short-circuited on a test board on which a test signal is mounted, a test signal is supplied from one pin, and the signal is received by the other pin to check the quality.
【0007】まず、前者の制御部によるパタンメモリ部
の自己診断技術について説明すると、制御部1は16ビ
ットあるいは32ビット系のコンピュータが用いられ
る。ここではパタンメモリ部5の容量を256ピン×百
万パタン(以下、1Mと称す)、制御部1のコンピュー
タが一度に処理できるデータを32ビットとした場合に
ついて説明する。パタンメモリのデータ格納領域を示す
図6を参照すると、パタンメモリ部5は行方向のメモリ
を256個のピンに対応させ、これを32分割すると1
ブロックが32ビットを有する131,072個のブロ
ックになる。これらのブロックに対し、制御部1のコン
ピュータはパタン制御部3と、切換部4とを制御しなが
らパタンメモリ部5にテストパタンを書き込み、その後
これらの書き込んだテストパタンを読み出してパタンメ
モリ部5の特性を判定する。First, the self-diagnosis technique of the pattern memory unit by the former control unit will be described. The control unit 1 is a 16-bit or 32-bit computer. Here, a case will be described in which the capacity of the pattern memory unit 5 is 256 pins × 1 million pattern (hereinafter, referred to as 1M), and the data that can be processed at one time by the computer of the control unit 1 is 32 bits. Referring to Figure 6 showing a data storage area of the pattern memory, the pattern memory section 5 is made to correspond to the row direction of the memory 256 of the pin, when this 32 divides 1
The blocks become 131,072 blocks having 32 bits. With respect to these blocks, the computer of the control unit 1 writes test patterns in the pattern memory unit 5 while controlling the pattern control unit 3 and the switching unit 4, and then reads out the written test patterns to read out the written test patterns. Is determined.
【0008】書込み動作を説明するためのタイミングチ
ャートを示した図5(a)、および読出し動作を説明す
るためのタイミングチャートを示した図5(b)を併せ
て参照すると、制御部1は処理サイクルに従って(図5
(a)の(イ))パタンメモリ部5を診断するアドレス
データ、つまりアドレスAmで列番号がB1、B2、
…、B8、アドレスA(m+1)で列番号B1、B2、
…に対応させたテストパタンをパタン制御部3に送出す
る(図5(a)の(ロ))。さらに診断されるピン群、
つまり32ピン分ずつが順次列番号B1、B2、…が選
択されるように切換部4に切換制御をさせる(図5
(a)の(ハ))。パタン制御部3は供給されたアドレ
スデータAm、A(m+1)、…でパタンメモリ部5を
アドレスする(図5(a)の(ニ))。この状態で制御
部1は切換部4を制御しながら順次32ピン分ずつのテ
ストパタンB1W、B2W、…をデータバス11からパ
タンメモリ部5に最終アドレスまで書き込む(図5
(a)の(ホ))。Referring to FIG. 5 (a) showing a timing chart for explaining a write operation and FIG. 5 (b) showing a timing chart for explaining a read operation, the control unit 1 performs processing. According to the cycle (Fig. 5
(A) (A)) Address data for diagnosing the pattern memory unit 5, that is, address Am and column numbers B1, B2,
, B8, column numbers B1, B2 at address A (m + 1),
Are transmitted to the pattern control unit 3 ((b) in FIG. 5A). Further diagnosed pins,
That is, the switching unit 4 controls the switching so that the column numbers B1, B2,...
(A) (c)). The pattern control unit 3 addresses the pattern memory unit 5 with the supplied address data Am, A (m + 1),... ((D) in FIG. 5A). In this state, the control unit 1 controls the switching unit 4 while sequentially controlling 32 pins of text.
Write the stop patterns B1W, B2W,... From the data bus 11 to the pattern memory unit 5 up to the final address (FIG. 5).
(E) of (a)).
【0009】さらに、制御部1は再度パタン制御部3お
よび切換部4を制御しながらパタンメモリ部5に書き込
んだテストパタンの読み出しを行なう。読み出し処理
は、上述した書き込み処理と同様に、制御部1はパタン
制御部3にアドレスデータを供給し(図5(b)の
(イ))、切換部4を制御しながらデータバス11を介
して読み出し対象ピンを選択するとともに、順次32ピ
ン分ずつのテストパタンを最終アドレスまでパタンメモ
リ部5から読み出す(図5(b)の(ロ)〜(ニ))。
これらの読み出されたテストパタンを制御部1は書き込
んだテストパタンと比較し一致しているか否か判定す
る。Further, the control unit 1 reads the test pattern written in the pattern memory unit 5 while controlling the pattern control unit 3 and the switching unit 4 again. In the read process, the control unit 1 supplies the address data to the pattern control unit 3 ((a) in FIG. 5B) and controls the switching unit 4 via the data bus 11 in the same manner as the write process described above. In addition to selecting the pins to be read, test patterns for 32 pins are sequentially read from the pattern memory unit 5 up to the final address ((b) to (d) in FIG. 5B).
The control unit 1 compares these read test patterns with the written test patterns and determines whether or not they match.
【0010】上述した従来技術と類似の技術を用いた他
の例が「特開昭59−146499号公報」に記載され
ている。図8を参照すると、同図に主要部をブロック図
で示した同公報記載のメモリ試験装置は、テストプロセ
ッサ1、パターン発生器2、タイミング発生器3、フェ
イルメモリ4、比較器5、およびマルチプレクサ6を備
え、テストプロッサ1とパターン発生器2とタイミング
発生器3とフェイルメモリ4とはバス(BUS)を介し
て共通接続され、タイミング発生器のストローブSTB
はパターン発生器2と比較器5とフェイルメモリ4とに
供給され、パターン発生器2の出力は比較器5とマルチ
プレクサ6に供給され、比較器5の出力はマルチプレク
サ6に供給される。このマルチプレクサ6の出力はフェ
イルメモリ4に供給されるように構成されている。Another example using a technique similar to the above-mentioned conventional technique is described in Japanese Patent Application Laid-Open No. Sho 59-146499. Referring to FIG. 8, a memory test apparatus described in the same publication whose main part is shown in a block diagram in FIG. 8 is a test processor 1, a pattern generator 2, a timing generator 3, a fail memory 4, a comparator 5, and a multiplexer. 6, the test processor 1, the pattern generator 2, the timing generator 3, and the fail memory 4 are commonly connected via a bus (BUS), and the strobe STB of the timing generator is provided.
Is supplied to the pattern generator 2, the comparator 5, and the fail memory 4. The output of the pattern generator 2 is supplied to the comparator 5 and the multiplexer 6, and the output of the comparator 5 is supplied to the multiplexer 6. The output of the multiplexer 6 is configured to be supplied to the fail memory 4.
【0011】このメモリ試験装置は、パターン発生器2
からアドレスAと期待値Bとを試験時のレイトで発生さ
せ、この期待値Bと比較器5の出力とをマルチプレクサ
6で切替え、期待値Bのテストパタンをフェイルメモリ
4に書き込む。書き込まれたテストパタンは、BUSを
通してテストプロッサ1に読み取られ、期待値Bのテス
トパタンと比較されて自己診断が行なわれる。This memory test apparatus includes a pattern generator 2
, An address A and an expected value B are generated at a test rate, the expected value B and the output of the comparator 5 are switched by the multiplexer 6, and the test pattern of the expected value B is written in the fail memory 4. Written test patterns are read in Tesutopurossa 1 through BUS, the expected value B Test
Self-diagnosis is performed in comparison with the topapattern .
【0012】次に、エレクトロニクス部8から信号を出
力しながらパタンメモリ部5を診断する場合について説
明する。対のテストピンによるパタンメモリ部の自己診
断処理に使用するテストパタンの一例を示す図7を参照
すると、ICテスタのパタンメモリ部5は1面が(ピン
数)×(パタンの深さ)で構成された複数の面(この例
ではパタンメモリA,B,およびCの3面)のパタンメ
モリが用いられる。Next, a case where the pattern memory unit 5 is diagnosed while outputting signals from the electronics unit 8 will be described. Referring to FIG. 7, which shows an example of a test pattern used for the self-diagnosis processing of the pattern memory unit by the pair of test pins, one surface of the pattern memory unit 5 of the IC tester is (number of pins) × (depth of the pattern). A pattern memory having a plurality of configured surfaces (in this example, three surfaces of pattern memories A, B, and C) is used.
【0013】これら3面のテストパタンを組み合せてピ
ンエレクトロニクス部8へ供給する出力信号としてドラ
イブ信号(DRV)、およびピンエレクトロニクス部8
に接続される被検査IC(不図示)の出力信号と比較す
るための期待値信号(CMP)の論理、つまりハイレベ
ルを1、ロウレベルを0として生成する。A drive signal (DRV) as an output signal to be supplied to the pin electronics section 8 by combining these three test patterns and a pin electronics section 8 are provided.
, The logic of the expected value signal (CMP) for comparison with the output signal of the IC under test (not shown), that is, the high level is set to 1 and the low level is set to 0.
【0014】例えば、パタンメモリA,B,およびCが
それぞれ0,0,1のときはDRVは0であり、CMP
はマスク(MASK)される。また、パタンメモリA,
B,Cがそれぞれ0,0,0のときはDRVはハイイン
ピーダンス(Hiz)であり、CMPはロウ(L)レベ
ルの期待値となるように設定されている。これらの信号
によるパタンメモリ部5の診断は次のとおりである。For example, when pattern memories A, B and C are 0, 0 and 1, respectively, DRV is 0 and CMP
Is masked (MASK). Also, the pattern memory A,
When B and C are 0, 0 and 0, respectively, DRV is high impedance (Hiz), and CMP is set to be an expected value of low (L) level. Diagnosis of the pattern memory unit 5 based on these signals is as follows.
【0015】すなわち、ここでは被検査ICではなくパ
タメモリ部5の診断であるから、ピンエレクトロニクス
部8のブロックPごとに設けられた対のテストピンを、
テストボード(不図示)上で短絡16し、その一方のピ
ンをDRVモードに、他方のピンをCMPモードにし
て、DRVモードのピン出力がCMPモードのピンに供
給されるようにする。この信号が再びブロックPから波
形形成・比較部7に戻され、上述した図7の3面のパタ
ンメモリによりDRVの信号の論理と一致するように予
じめ作成された期待値のテストパタンと波形形成・比較
部7において比較されてパタンメモリ部5の診断がなさ
れていた。That is, since the diagnosis is performed not on the IC to be inspected but on the pattern memory section 5, a pair of test pins provided for each block P of the pin electronics section 8 is used.
A short 16 is made on a test board (not shown), and one of the pins is set to the DRV mode and the other pin is set to the CMP mode so that the pin output in the DRV mode is supplied to the pin in the CMP mode. This signal is returned to the waveform forming and comparing unit 7 from the block P again, and Tesutopata down expectations created pre Ji order to match the logic of the DRV signal by three surfaces of the pattern memory of FIG. 7 described above The comparison is made in the waveform forming / comparing section 7 and the diagnosis of the pattern memory section 5 is made.
【0016】[0016]
【発明が解決しようとする課題】上述した従来のICテ
スタにおいては、パタンメモリ部の動作を診断する機能
がないために次のような欠点があった。すなわち、IC
テスタ内部の制御部によるパタンメモリ部の自己診断機
能は、制御部に用いられるコンピュータの処理ビット
幅、つまり16ビットおよび32ビットと、パタンメモ
リ部のデータ幅に対応させたピン数分とを比較すると、
パタンメモリ部の方がはるかに大きい。したがって、パ
タンメモリ部の行方向、つまりピン方向に対し、コンピ
ュータの処理ビット幅で分割しブロック化せざるを得な
い。図6に示したパタンメモリが1面(256ピン×1
M)の場合を参照すると、8,387,328ブロック
である。The above-described conventional IC tester has the following drawbacks because it does not have a function of diagnosing the operation of the pattern memory unit. That is, IC
The self-diagnosis function of the pattern memory unit by the control unit inside the tester compares the processing bit width of the computer used for the control unit, that is, 16 bits and 32 bits, with the number of pins corresponding to the data width of the pattern memory unit. Then
The pattern memory section is much larger. Therefore, it must be divided into blocks in the row direction of the pattern memory section, that is, the pin direction by the processing bit width of the computer. The pattern memory shown in FIG. 6 has one surface (256 pins × 1).
Referring to the case of M), there are 8,387,328 blocks.
【0017】これら各ブロックに対し、ピン群を選択す
るための切替制御、テストパタンの書込み、あるいは読
み出しおよび判定を行なう必要がある。一般に、制御部
に使用されるコンピュータの演算処理、つまりインスト
ラクション処理時間は数マイクロ時間から数十マイクロ
時間を要する。この時間単位でアドレス送出、テストパ
タン書き込み、テストパタン読み出し、および判定等を
処理するために、結局はメモリ診断処理時間としては数
十分から数時間を要することになり、ICテスタの稼働
時間の効率が低下することになる。[0017] For each of these blocks, switching control for selecting the pin group, the test pattern write, there have needs to perform reading <br/> seen out and determined. Generally, the arithmetic processing of the computer used for the control unit, that is, the instruction processing time requires several micro hours to several tens of micro hours. The address is sent and the test
In order to process the button writing, the test pattern reading, the determination, and the like, the memory diagnostic processing time eventually requires tens of minutes to several hours, and the efficiency of the operation time of the IC tester decreases.
【0018】さらに、制御部によるパタンメモリ部ある
いはフエイルメモリの診断ではコンピュータの処理時間
とICテスタのパタン発生サイクル時間とは大幅に異な
る。Further, in the diagnosis of the pattern memory unit or the file memory by the control unit, the processing time of the computer and the pattern generation cycle time of the IC tester are significantly different.
【0019】上述したように、コンピュータの処理時間
は数マイクロ時間から数十マイクロ時間を要するのに対
し、ICテスタのパタン発生サイクル時間は、例えば動
作周波数100MHz対応のICテスタで10ナノ秒と
なりはるかに速い。パタンメモリ部の処理時間で問題と
なるのはそのスピード特性であるから、このように動作
速度の遅いコンピュータの処理能力では、ICの実動作
時間に対応したパタンメモリ部の特性を診断できないと
いう重大な欠点があった。As described above, the processing time of a computer requires several micro-hours to several tens of micro-hours, whereas the pattern generation cycle time of an IC tester is, for example, 10 nanoseconds for an IC tester corresponding to an operating frequency of 100 MHz. Fast. It is the speed characteristic that poses a problem in the processing time of the pattern memory unit . Therefore, with the processing ability of a computer having such a low operating speed, it is not possible to diagnose the characteristic of the pattern memory unit corresponding to the actual operation time of the IC. There were serious disadvantages.
【0020】一方、パタンメモリ部5から読み出した内
容をエレクトロニクス部8から出力し、対のピンで診断
する場合は、上述した実動作時間に対応した診断が可能
である。しかし、診断されるべきパタンメモリ部5にそ
の診断の良否判定の基準となる期待値を記憶させること
は診断結果の品質に問題があり不合理である。また、図
7で示した多面のメモリで構成されるようなメモリパタ
ン部の診断の場合は、使用するテストパタンの種類が多
くなるから、これらテストパタンを格納する時間が長大
になり、ICテスタの稼働時間の効率が低下するという
欠点があった。さらに、波形形成・比較部、ピンエレク
トロニクス部等の経路、および対のパタンメモリ等によ
り故障個所の特定が困難という欠点があった。On the other hand, when the contents read from the pattern memory unit 5 are output from the electronics unit 8 and diagnosed with a pair of pins, the diagnosis corresponding to the actual operation time described above is possible. However, it is irrational to store the expected value, which is a reference for judging the quality of the diagnosis, in the pattern memory unit 5 to be diagnosed, because of the quality of the diagnosis result. Further, in the case of diagnosis of a memory pattern unit configured by a multi-sided memory shown in FIG. 7, since the types of test patterns used are increased, the time for storing these test patterns becomes longer, and the IC tester becomes longer. However, there is a disadvantage that the efficiency of the operation time is reduced. Further, there is a drawback that it is difficult to identify a faulty portion due to a path of a waveform forming / comparing section, a pin electronics section, and a pair of pattern memories.
【0021】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、パタンメモリ部の自己診断の処
理時間を短縮し、かつ実動作仕様での自己診断が可能な
ICテスタを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an IC tester capable of reducing the processing time of the self-diagnosis of the pattern memory unit and performing the self-diagnosis according to the actual operation specifications. Is to do.
【0022】[0022]
【課題を解決するための手段】本発明のIC試験装置
は、被試験半導体装置の入出力ピンと少なくとも同数の
テスタピンを有し、外部メモリから供給される所定のテ
ストプログラムに基づき内蔵するパタンメモリ部にあら
かじめ格納されたテストパタンを前記テスタピンを介し
て前記被試験半導体装置に供給することによって前記被
試験半導体装置の電気的特性を試験するとともに、前記
パタンメモリ部の自己診断の機能をも備える半導体集積
回路試験装置において、内蔵するタイミング発生部から
供給されるタイミング信号により前記自己診断用のテス
トパタンを発生するテストパタン発生部を備え、行方向
に前記テスタピンに対応する数のメモリが、列方向には
所定のアドレス数に対応する数のメモリがそれぞれ配置
される前記パタンメモリ部に対して、前記テストパタン
発生部から所定の制御信号に応答して出力される前記自
己診断用のテストパタンを伝達するデータバスは前記テ
スタピンに対応する数のビット幅で配設され、前記自己
診断時には、所定のアドレスで指定される前記列方向の
メモリに対して、前記データバスから前記ビット幅でか
つ前記タイミング信号に同期して一度に前記自己診断用
のテストパタンを書き込むことにより、前記被試験半導
体装置の実動作速度と同等のテストレートで試験するこ
とを特徴とする。IC testing device of the present invention SUMMARY OF THE INVENTION has at least the same number of tester pins and output pins of tested semiconductor devices, patterns built-out group Dzu a predetermined test program supplied from an external memory A test pattern previously stored in a memory unit is supplied to the semiconductor device under test via the tester pin to test the electrical characteristics of the semiconductor device under test, and also has a function of self-diagnosis of the pattern memory unit. From the built-in timing generator
The self-diagnosis test is performed by the supplied timing signal.
A test pattern generator for generating a pattern , wherein a number of memories corresponding to the tester pins are arranged in a row direction and a number of memories corresponding to a predetermined number of addresses are arranged in a column direction. , The test pattern
The self-signal output in response to a predetermined control signal from the generator.
Yourself data bus for transmitting the test pattern for diagnosis is arranged in the bit width of the number corresponding to the prior SL tester pin, wherein at the time of self-diagnosis with respect to the column direction of the memory specified by a given address, the data A test is performed at a test rate equivalent to the actual operation speed of the semiconductor device under test by writing the test pattern for the self-diagnosis at a time from the bus with the bit width and in synchronization with the timing signal. .
【0023】[0023]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の実施例を示すブロック図で
ある。図1を参照すると、本発明のICテスタは、制御
部1と、タイミング発生部2と、パタン制御部3と、切
換部4および6と、パタンメモリ部5と、波形形成・比
較部7と、ピンエレクトロニクス部8と、データバス1
1および12とを備える。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Referring to FIG. 1, an IC tester according to the present invention includes a control unit 1, a timing generation unit 2, a pattern control unit 3, switching units 4 and 6, a pattern memory unit 5, a waveform forming / comparing unit 7, , Pin electronics section 8 and data bus 1
1 and 12.
【0024】図4で示した従来のIC試験装置と異なる
構成要素は、制御部1から出力される制御信号に応答し
てテストパタンをパタンメモリ部5に選択的に供給する
ための切換部4と、パタンメモリ部5から読み出された
テストパタンを制御部1から出力される制御信号に応答
して波形形成・比較部7に選択的に供給する切換部6
と、タイミング発生部2から供給されるタイミング信号
により生成したテストパタンを制御部1から出力される
制御信号に応答して切換・判定部10およびパタンメモ
リ部5に供給するメモリデータ発生部9と、メモリデー
タ発生部9から供給されるテストパタンおよび切換部6
から供給されるパタンメモリ部5から読出したテストパ
タンとをタイミング発生部2のタイミングをもとに生成
した所定のタイミングと同期させながら比較し、その判
定結果を制御部1に供給する切換・判定部10と、メモ
リデータ発生部9のテストパタンをパタンメモリ部5に
供給するためのデータバス12とをさらに付加したこと
である。それ以外の構成要素は従来例と同一でありその
説明は省略する。A component different from the conventional IC test apparatus shown in FIG. 4 is a switching unit 4 for selectively supplying a test pattern to a pattern memory unit 5 in response to a control signal output from the control unit 1. When, the switching unit to selectively supply the waveform forming and comparing unit 7 in response to a control signal output Tesutopata emissions read from pattern memory unit 5 from the control unit 1 6
A memory data generator 9 for supplying a test pattern generated by a timing signal supplied from the timing generator 2 to the switching / determination unit 10 and the pattern memory unit 5 in response to a control signal output from the controller 1 , Tesutopata down your and switching unit is supplied from the memory data generator 9 6
Test pattern read from the pattern memory unit 5 supplied from the
The tongue and the timing of the timing generating portion 2 is compared while synchronizing with a predetermined timing generated on the basis of a switching-judgment unit 10 that supplies the determination result to the control unit 1, the test pattern of the memory data generator 9 And a data bus 12 for supplying the same to the pattern memory unit 5. The other components are the same as in the conventional example, and a description thereof will be omitted.
【0025】本実施例の動作説明用タイミングチャート
を示す図2および従来例と同様であるパタンメモリ部5
のデータ格納領域を示す図6を併せて参照すると、制御
部1からパタンメモリ部5に対する診断指示信号13が
メモリデータ発生部9に供給され、さらにパタン制御部
3に対しては診断開始アドレスデータ14(例えばA
m)が供給される。この診断処理の実行中において、制
御部1はデータバス11とパタンメモリ部5との経路を
切換部4で、パタンメモリ部5と波形形成・比較部6と
の経路を切換部6でそれぞれ遮断するように切換制御を
する。FIG. 2 shows a timing chart for explaining the operation of this embodiment, and a pattern memory section 5 which is the same as the conventional example.
Referring to FIG. 6 showing the data storage area of the memory, a diagnosis instruction signal 13 for the pattern memory unit 5 is supplied from the control unit 1 to the memory data generation unit 9, and the diagnosis start address data is transmitted to the pattern control unit 3. 14 (for example, A
m) is supplied. During the execution of the diagnostic processing, the control unit 1 cuts off the path between the data bus 11 and the pattern memory unit 5 by the switching unit 4 and cuts off the path between the pattern memory unit 5 and the waveform forming / comparing unit 6 by the switching unit 6. The switching control is performed so as to perform the switching.
【0026】パタン制御部3はメモリデータ発生部9と
同期しながら動作し、パタン発生サイクルにしたがいパ
タンメモリ部5にアドレスデータAm、A(m+1)、
A(m+2)、…を順次供給する(図2(a)の(イ〜
ハ))。メモリデータ発生部9は制御部1およびタイミ
ング発生部2から供給される信号に応答してパタンメモ
リ部5に書き込むテストパタンを生成し、データバス1
2を経由してパタンメモリ部5に供給する(図2(a)
の(ニ))。このデータバス12はテスタピン数に等し
いビット幅を有しており、パタン制御部1がアドレスデ
ータAm、A(m+1)、A(m+2)、…に対応し
て、テストパタンをパタンメモリ部5にテスタピン数の
幅で1度に書き込むことができる。The pattern emission control section 3 operates in synchronization with the memory data generator 9, the address in the pattern memory unit 5 in accordance with pattern generation cycle data Am, A (m + 1) ,
A (m + 2), the ... sequentially supplied (Fig. 2 (a) (i ~
C)). The memory data generator 9 generates a test pattern to be written to the pattern memory 5 in response to signals supplied from the controller 1 and the timing generator 2, and
2 to the pattern memory unit 5 via the line 2 (FIG. 2 (a)).
Of (d)). The data bus 12 has a bit width equal to the number of tester pins, and the pattern control unit 1 performs a test pattern corresponding to the address data Am, A (m + 1), A (m + 2) ,. Can be written into the pattern memory unit 5 at once with the width of the number of tester pins.
【0027】次に、読み出し処理は、制御部1が読み出
したアドレスデータをパタン制御部3に供給し(図2
(b)の(イ)(ロ))、パタン制御部3は読み出しア
ドレスデータをパタンメモリ部5に供給する。このアド
レスデータに応答して読み出されたテストパタンは切換
部6で制御部1の制御信号で切換えられて切換・判定部
10に供給される。切換・判定部10ではメモリデータ
発生部9で生成してパタンメモリ部5に書き込んだテス
トパタンが記憶されており、この記憶されたテス トパタ
ンと切換・判定部10を経て供給されるパタンメモリ部
5から読み出したテストパタンとが比較され良否が判定
される(図2(b)の(ハ)(ニ))。判定結果は信号
線15により制御部1に供給される。Next, in the reading process, the address data read by the control unit 1 is supplied to the pattern control unit 3 (FIG. 2).
(B) (a) (b)), the pattern control unit 3 supplies the read address data to the pattern memory unit 5. The test pattern read in response to the address data is switched by the switching unit 6 by the control signal of the control unit 1 and supplied to the switching / judgment unit 10. The switching / determining unit 10 generates a test generated by the memory data generating unit 9 and written in the pattern memory unit 5.
Topatan is stored, the stored test Topata
Pattern memory unit that will be supplied through the emission and switching-judgment unit 10
5 is compared with the test pattern read from No. 5 to judge the quality ((c) and (d) in FIG. 2B ). The determination result is supplied to the control unit 1 through the signal line 15.
【0028】上述したように本発明のICテスタは、制
御部1のアドレス発生サイクルが、ICテスタのテスト
レートとなるタイミング信号を発生するタイミング発生
部2の最高テストレートであっても、パタンメモリ部5
に書き込まれたテストパタンを読み出し、その良否判定
を実行することができる。[0028] As described above IC tester of the present invention, control
Address generation cycle of the control unit 1, IC tester test of
Timing generation that generates a timing signal that becomes a rate
Even at the highest test rate of section 2 , pattern memory section 5
The test pattern written in the read, it is possible to execute the quality determination.
【0029】また、ロジックICでもメモリを内蔵した
ICも多くなってきており、それに伴ってロジック用I
Cテスタにおいてもメモリテスト機能を備えたものが増
えている。これらのICテスタでも上述したメモリテス
ト回路、すなわち、アドレス、テストパタン発生、およ
び比較機能を用いてパタンメモリ部の診断が可能である
ことは勿論である。つまり、図1におけるパタンメモリ
部5にテストパタンを書き込むデータバス11と、パタ
ンメモリ部5から読み出したテストパタンを送出する経
路に相当するものとをこれらのICテスタのメモリテス
ト回路に備えることにより可能である。Further, the number of logic ICs having a built-in memory is increasing, and accordingly, the logic I
The number of C testers having a memory test function is increasing. Of course, these IC testers can diagnose the pattern memory unit using the above-described memory test circuit, that is, the address, test pattern generation, and comparison functions. That is, by providing a data bus 11 for writing a test pattern to the pattern memory unit 5 in FIG. 1 and a path corresponding to a path for transmitting the test pattern read from the pattern memory unit 5 to the memory test circuits of these IC testers. It is possible.
【0030】さらに、本発明では、パタンメモリ部の自
己診断について述べたが、ICテスタが有するフェイル
メモリ部(不図示)の自己診断にも容易に応用が可能で
ある。In the present invention, the self-diagnosis of the pattern memory section has been described. However, the present invention can be easily applied to the self-diagnosis of a fail memory section (not shown) of the IC tester.
【0031】[0031]
【発明の効果】以上説明したように、本発明のICテス
タは、行方向に前記テスタピンに対応する数のメモリ
が、列方向には所定のアドレス数に対応する数のメモリ
がそれぞれ配置されたパタンメモリ部に書き込むテスト
パタンを、タイミング発生部のタイミング信号に同期し
て発生するメモリデータ発生部と、これらのテストパタ
ンをパタンメモリ部へ送出するためのテスタピン数に等
しいビット幅をもつデータバスと、パタンメモリ部から
読み出したテストパタンを切換・判定部へ送出するため
の切換部と、この切換部から読み出したテストパタンを
書き込んだテストパタンと比較しその良否を判定するた
めの切換・判定部とを従来のICテスタにさらに付加
し、パタンメモリ部の自己診断をするようにした。した
がって、短時間で、かつICの実動作状態と同等な条件
のテストレートでパタンメモリ部の特性自己診断ができ
るという効果がある。As described above, the IC tester according to the present invention has a number of memories corresponding to the number of the tester pins in the row direction.
However, in the column direction, the number of memories corresponding to the predetermined number of addresses
Test but to write to pattern down memory portions arranged respectively
The pattern is synchronized with the timing signal of the timing generator.
A memory data generator for generating Te, these Tesutopata
The tester pin number for sending the down to pattern memory unit equal
A data bus having a new bit width, a switching unit for transmitting the test pattern read from the pattern memory unit to the switching / judgment unit, and comparing the test pattern read from this switching unit with the written test pattern to determine whether the test pattern is good or bad. further adding a switching-judgment unit for judging a conventional IC tester, was due you a self-diagnosis of the pattern memory section Unishi. Therefore, there is an effect that the characteristic self-diagnosis of the pattern memory unit can be performed in a short time and at a test rate under the same condition as the actual operation state of the IC.
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図2】(a)図1における書き込み動作を説明するた
めのタイミングチャートである。 (b)図1における読み出し動作を説明するためのタイ
ミングチャートである。FIG. 2A is a timing chart for explaining a write operation in FIG. 1; 2B is a timing chart for explaining a read operation in FIG.
【図3】従来のICテスタのパタンメモリ部とその周辺
部の要部を示すブロック図である。FIG. 3 is a block diagram showing a pattern memory section of a conventional IC tester and a main part of its periphery.
【図4】(a)従来例におけるテストパタンの一例を示
す図である。 (b)従来例におけるピンエレクトロニクス部の出力波
形の一例を示す図である。FIG. 4A is a diagram illustrating an example of a test pattern in a conventional example. (B) is a diagram showing an example of an output waveform of a pin electronics section in a conventional example.
【図5】(a)図3における書き込み動作を説明するた
めのタイミングチャートである。 (b)図3における読み出し動作を説明するためのタイ
ミングチャートである。FIG. 5A is a timing chart for explaining a write operation in FIG. 3; 4B is a timing chart for explaining the read operation in FIG.
【図6】図1および図3におけるパタンメモリ部のデー
タ格納領域を示す図である。FIG. 6 is a diagram showing a data storage area of a pattern memory unit in FIGS. 1 and 3;
【図7】従来例における対のテストピンによるパタンメ
モリ部の自己診断処理に使用するテストパタンの一例を
示す図である。FIG. 7 is a diagram showing an example of a test pattern used for self-diagnosis processing of a pattern memory unit using a pair of test pins in a conventional example.
【図8】従来のICテスタの他の例におけるテストプロ
セッサとその周辺部の要部を示すブロック図である。FIG. 8 is a block diagram showing a main part of a test processor and its peripheral part in another example of the conventional IC tester.
1 制御部 2 タイミング発生部 3 パタン制御部 4,6 切換部 5 パタンメモリ部 7 波形形成・比較部 8 ピンエレクトロニクス部 9 メモリデータ発生部 10 切換・判定部 11,12 データバス 13 診断指示信号 14 診断開始アドレスデータ 15 タイミング信号 Reference Signs List 1 control unit 2 timing generation unit 3 pattern control unit 4, 6 switching unit 5 pattern memory unit 7 waveform formation / comparison unit 8 pin electronics unit 9 memory data generation unit 10 switching / judgment unit 11, 12 data bus 13 diagnostic instruction signal 14 Diagnosis start address data 15 Timing signal
Claims (1)
とも同数のテスタピンを有し、外部メモリから供給され
る所定のテストプログラムに基づき内蔵するパタンメモ
リ部にあらかじめ格納されたテストパタンを前記テスタ
ピンを介して前記被試験半導体装置に供給することによ
って前記被試験半導体装置の電気的特性を試験するとと
もに、前記パタンメモリ部の自己診断の機能をも備える
半導体集積回路試験装置において、内蔵するタイミング
発生部から供給されるタイミング信号により前記自己診
断用のテストパタンを発生するテストパタン発生部を備
え、行方向に前記テスタピンに対応する数のメモリが、
列方向には所定のアドレス数に対応する数のメモリがそ
れぞれ配置される前記パタンメモリ部に対して、前記テ
ストパタン発生部から所定の制御信号に応答して出力さ
れる前記自己診断用のテストパタンを伝達するデータバ
スは前記テスタピンに対応する数のビット幅で配設さ
れ、前記自己診断時には、所定のアドレスで指定される
前記列方向のメモリに対して、前記データバスから前記
ビット幅でかつ前記タイミング信号に同期して一度に前
記自己診断用のテストパタンを書き込むことにより、前
記被試験半導体装置の実動作速度と同等のテストレート
で試験することを特徴とする半導体集積回路試験装置。[Claim 1] input and output pins of tested semiconductor device and has at least the same number of tester pins, the pre-stored test pattern in the pattern memory unit having a built-out group Dzu a predetermined test program supplied from the external memory tester pins in the addition to testing the electrical properties of the tested semiconductor device by supplying the tested semiconductor device, a semiconductor integrated circuit testing apparatus also includes a function of self-diagnosis of the pattern memory section via a built-in timing
The self-diagnosis is performed by a timing signal supplied from the generator.
A test pattern generator that generates a test pattern for
The number of memories corresponding to the tester pins in the row direction is
With respect to the pattern memory section in the column direction the number of memory corresponding to a predetermined number of addresses are respectively disposed, the Te
Output in response to a predetermined control signal from the stop pattern generator.
It said data bus for transmitting the test pattern for the self-diagnosis is provided by the bit width of the number corresponding to the prior SL tester pin, wherein at the time of self-diagnosis with respect to the column direction of the memory specified by a predetermined address, By writing the test pattern for self-diagnosis at once with the bit width and in synchronization with the timing signal from the data bus, a test is performed at a test rate equivalent to the actual operation speed of the semiconductor device under test. Semiconductor integrated circuit test equipment.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5191019A JP2720761B2 (en) | 1993-08-02 | 1993-08-02 | Semiconductor integrated circuit test equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5191019A JP2720761B2 (en) | 1993-08-02 | 1993-08-02 | Semiconductor integrated circuit test equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0744414A JPH0744414A (en) | 1995-02-14 |
JP2720761B2 true JP2720761B2 (en) | 1998-03-04 |
Family
ID=16267539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5191019A Expired - Lifetime JP2720761B2 (en) | 1993-08-02 | 1993-08-02 | Semiconductor integrated circuit test equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2720761B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62134900A (en) * | 1985-12-05 | 1987-06-17 | Nec Corp | Test circuit |
JPH03142536A (en) * | 1989-10-30 | 1991-06-18 | Nec Corp | Diagnostic system for storage |
JPH05107314A (en) * | 1991-10-16 | 1993-04-27 | Hitachi Ltd | Ic testing device |
-
1993
- 1993-08-02 JP JP5191019A patent/JP2720761B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0744414A (en) | 1995-02-14 |
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