JP2962552B2 - IC test equipment - Google Patents
IC test equipmentInfo
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばLSIのような大規模集積回路素子を
試験するIC試験装置に関する。The present invention relates to an IC test apparatus for testing a large-scale integrated circuit device such as an LSI.
「従来の技術」 IC試験装置は被試験ICの各入力端子に予め決められた
パターン信号が与えられ、そのパターン信号に対する応
動出力と期待値パターン信号とを比較し、一致、不一致
を見て良否を判定している。[Prior art] In an IC test apparatus, a predetermined pattern signal is given to each input terminal of an IC under test, and a response output corresponding to the pattern signal is compared with an expected value pattern signal. Is determined.
被試験ICの各端子に与えるパターン信号の立上り、立
下りのタイミングエッジ及び被試験ICの応答出力を読込
むタイミングエッジは各端子毎に設定しなければならな
い。The rising and falling timing edges of the pattern signal given to each terminal of the IC under test and the timing edge for reading the response output of the IC under test must be set for each terminal.
IC試験装置においてタイミングエッジの扱い方に関し
て分類すると、資源分配型(シェアード・リソース・タ
イプ)と、パーピンタイプとに大別される。Classification of how to handle timing edges in IC test equipment is broadly classified into resource distribution type (shared resource type) and per-pin type.
資源分配型のIC試験装置の場合、タイミングエッジを
ある決められた数だけ用意し、各タイミングエッジを被
試験ICの端子毎に割り当てる方法を採っている。In the case of a resource distribution type IC test apparatus, a method is used in which a predetermined number of timing edges are prepared and each timing edge is assigned to each terminal of the IC under test.
必要とされるタイミングエッジの総数がこの決められ
た数を越える場合は試験を数回に分割するか、或は比較
的近い値のタイミングエッジを用いて一つに丸め込む等
の操作が必要である。If the total number of required timing edges exceeds the predetermined number, it is necessary to divide the test into several times or to round the test edges using relatively close timing edges. .
またタイミングエッジの組合せ(タイミングセット)
を大規模集積回路の試験中に実時間で変更するオン・ザ
・フライ機能を実現するためには大幅な回路の追加が必
要であり、実装スペースやコストの増大を招いていた。Combination of timing edges (timing set)
In order to realize the on-the-fly function of changing the real time during the test of a large-scale integrated circuit, a large number of additional circuits are required, which leads to an increase in mounting space and cost.
これに対しパーピンタイプのIC試験装置の場合、被試
験ICの各端子毎にタイミング発生回路が設けられるた
め、各端子毎に与えられたタイミングエッジを自由に選
定することができる。On the other hand, in the case of a per-pin type IC test apparatus, since a timing generation circuit is provided for each terminal of the IC under test, a timing edge given to each terminal can be freely selected.
従ってタイミングエッジの丸め込みや試験を数回に分
割する必要がない。Therefore, there is no need to round the timing edge or divide the test into several times.
しかし全てのピン毎にタイミング発生回路が設けられ
るためハードウエアの規模はオン・ザ・フライ機能を考
慮に入れなくても資源分配型の試験機の構成より大きく
なる。従ってパーピンタイプのIC試験装置でオン・ザ・
フライ機能を実現する場合は更にハードウエアの規模は
大きくなり実装スペースやコストの増大を招く。However, since a timing generation circuit is provided for every pin, the scale of hardware is larger than that of a resource-distribution-type testing machine without considering the on-the-fly function. Therefore, on-the-
When the fly function is realized, the scale of the hardware is further increased, which leads to an increase in mounting space and cost.
「発明が解決しようとする課題」 従来のパーピンタイプのIC試験装置においてオン・ザ
・フライ機能を実現するにはオン・ザ・フライを必要と
する端子毎にタイミングエッジの数を複数用意する必要
がある。[Problems to be solved by the invention] To realize the on-the-fly function in the conventional per-pin type IC test equipment, it is necessary to prepare multiple timing edges for each terminal that requires on-the-fly There is.
従来の方法で各端子毎に複数のタイミングエッジを用
意するとタイミングエッジの数にほぼ比例してハードウ
エアの規模が増加する欠点がある。If a plurality of timing edges are prepared for each terminal by a conventional method, there is a disadvantage that the scale of hardware increases almost in proportion to the number of timing edges.
この発明の目的はパーピンタイプのIC試験装置におい
て、わずかなハードウエアの追加で一つの端子当りのタ
イミングセットを複数にすることができ、これによって
オン・ザ・フライ機能を持たせることができるIC試験装
置を提供しようとするものである。SUMMARY OF THE INVENTION An object of the present invention is to provide a per-pin type IC test apparatus in which the timing set per terminal can be made plural by adding a small amount of hardware, thereby providing an on-the-fly function. It is intended to provide a test device.
「課題を解決するための手段」 この発明ではパターンデータメモリ及びタイミング発
生回路と、上記パターンデータメモリから読出されるパ
ターンデータ及びタイミング発生回路から出力されるタ
イミング信号とが与えられて被試験ICの端子に印加する
パターン実波形信号を生成する波形発生回路とが被試験
ICの各端子毎に設けられて構成されたパーピン構造を採
るIC試験装置において、 タイミング発生回路と波形発生回路との間に信号切替
回路を設け、この信号切替回路によって他の端子用に設
けられたタイミング発生回路のタイミング信号と自己の
タイミング発生回路から出力されるタイミング信号とを
選択して波形発生回路に取込むことができるように構成
すると共に、 他の端子用タイミング発生回路と対をなすパターンデ
ータメモリに切替データを記憶させ、必要に応じてこの
切替データによって切替回路を切替制御するように構成
したものである。In the present invention, the pattern data memory and the timing generation circuit, and the pattern data read from the pattern data memory and the timing signal output from the timing generation circuit are supplied to the IC under test. Tested with a waveform generator that generates the actual waveform signal applied to the pins
In an IC test apparatus having a per-pin structure provided for each terminal of an IC, a signal switching circuit is provided between a timing generation circuit and a waveform generation circuit, and the signal switching circuit is provided for other terminals. And a timing signal output from its own timing generation circuit, and the timing signal output from its own timing generation circuit can be selected and taken into the waveform generation circuit. The switching data is stored in a pattern data memory, and the switching circuit is switched and controlled by the switching data as required.
この発明の構成によればオン・ザ・フライ機能を必要
とする被試験ICの端子にパターン信号を与える波形発生
回路と、この波形発生回路にタイミング信号を与えるタ
イミング発生回路との間に信号切替回路を設け、この信
号切替回路によって他の端子用に設けられたタイミング
発生回路から出力されるタイミング信号と、自己のタイ
ミング信号発生回路から出力されるタイミング信号とを
選択的に波形発生回路に取込むことができるように構成
したから、試験中に信号切替回路を実時間で切替ること
によってオン・ザ・フライにタイミングを切替ることが
できる。よって単に信号切替回路を設けるだけでオン・
ザ・フライ機能を付加することができる。According to the configuration of the present invention, a signal is switched between a waveform generating circuit that supplies a pattern signal to a terminal of an IC under test that requires an on-the-fly function and a timing generating circuit that supplies a timing signal to the waveform generating circuit. A signal switching circuit for selectively receiving a timing signal output from a timing generation circuit provided for another terminal and a timing signal output from its own timing signal generation circuit by the signal switching circuit. The timing can be switched on-the-fly by switching the signal switching circuit in real time during the test. Therefore, simply providing a signal switching circuit
The fly function can be added.
然も信号切替回路を切替る切替データは他の端子用の
タイミング発生回路と対をなすパターンデータメモリを
使って兼用するから、この点でもハードウエアの増大を
抑止することができる。Needless to say, the switching data for switching the signal switching circuit is shared by using the pattern data memory paired with the timing generation circuit for the other terminals, so that an increase in hardware can be suppressed also in this respect.
「実施例」 第1図にこの発明によるIC試験装置の概要を示す。図
中100は基準レート発生器、200はテスタコントローラ、
300は波形発生器群を示す。Embodiment FIG. 1 shows an outline of an IC test apparatus according to the present invention. In the figure, 100 is a reference rate generator, 200 is a tester controller,
Reference numeral 300 denotes a group of waveform generators.
この波形発生器群300を構成する各ユニット300A,300
B,300C・・・・300Nはこの例では2端子分の波形発生器
を一つのユニットとして組合せるように構成した場合を
示す。Each unit 300A, 300 constituting this waveform generator group 300
B, 300C,..., 300N show a case where a waveform generator for two terminals is configured to be combined as one unit in this example.
つまり奇数端子用の波形発生器と偶数端子用のタイミ
ング発生器を各一つのユニット300A〜300Nに組み込んで
いる。That is, the waveform generator for the odd-numbered terminal and the timing generator for the even-numbered terminal are incorporated in each of the units 300A to 300N.
基準レート発生器100は各ユニット300A〜300Nに対し
て基準レート信号400を出力する。The reference rate generator 100 outputs a reference rate signal 400 to each of the units 300A to 300N.
テスタコントローラ200と各ユニット300A〜300Nはデ
ータバスライン500と、コントロールバスライン600によ
って接続され、これらバスライン500と600を通じてテス
トパターンデータ及び期待値パターンデータ、タイミン
グエッジを決めるタイミングデータと、コントロール信
号を各ユニット300A〜300Nに配分する。The tester controller 200 and each of the units 300A to 300N are connected by a data bus line 500 and a control bus line 600, and test pattern data and expected value pattern data, timing data for determining a timing edge, and control signals through these bus lines 500 and 600. Is distributed to each of the units 300A to 300N.
第2図に各ユニット300A〜300Nの内部構造を示す。各
ユニット300A〜300Nは被試験ICの奇数端子用ユニット30
1と、偶数端子用ユニット302とによって構成される。こ
れらのユニット301と302を以下では単1ユニットと称す
ることにする。FIG. 2 shows the internal structure of each of the units 300A to 300N. Each unit 300A to 300N is a unit 30 for odd-numbered terminals of the IC under test.
1 and an even terminal unit 302. These units 301 and 302 are hereinafter referred to as single units.
単1ユニット301,302はパターンデータメモリ301A,30
2Aと、タイミング発生回路301B,302Bと、フェイルメモ
リ301C,302Cと、波形発生回路301D,302Dと、駆動回路30
1E,302Eと、論理比較回路301F,302Fとによって構成され
る。The single units 301 and 302 are the pattern data memories 301A and 30
2A, timing generation circuits 301B and 302B, fail memories 301C and 302C, waveform generation circuits 301D and 302D, and a driving circuit 30
1E, 302E and logical comparison circuits 301F, 302F.
この発明の特徴とする点は対をなす一方の単1ユニッ
ト、この例では301に信号切替回路301Gを設けた点であ
る。この信号切替回路301Gはこの単1ユニット301のタ
イミング発生回路301Bと波形発生回路301Dとの間に設け
られ、波形発生回路301Dに与えるタイミング信号を単1
ユニット301のタイミング発生回路301Bが出力するタイ
ミング信号と、対をなす他方の単1ユニット302のタイ
ミング発生回路302Bが出力するタイミング信号を選択し
て取込むことができるように構成したものである。The feature of the present invention is that a signal switching circuit 301G is provided in one of the paired single units, 301 in this example. The signal switching circuit 301G is provided between the timing generation circuit 301B and the waveform generation circuit 301D of the single unit 301, and outputs a single timing signal to the waveform generation circuit 301D.
The configuration is such that the timing signal output by the timing generation circuit 301B of the unit 301 and the timing signal output by the timing generation circuit 302B of the other single unit 302 forming the pair can be selectively captured.
尚論理比較器301Fに与えるストローブパルスの供給路
にストローブ切替回路301Hを設け、このストローブ切替
回路301Hによってストローブパルスの切替も行なうよう
に構成した場合を示す。Note that a case is shown in which a strobe switching circuit 301H is provided on a supply path of a strobe pulse supplied to the logical comparator 301F, and the strobe pulse is also switched by the strobe switching circuit 301H.
また図では切替回路301G,301Hを接点スイッチで構成
した場合を示すが、この切替回路301G,301Hは高速で動
作するものであるから、実際には半導体スイッチが用い
られる。また切替る信号は複数ビットから成る並列信号
である。The figure shows a case where the switching circuits 301G and 301H are configured by contact switches, but since the switching circuits 301G and 301H operate at high speed, semiconductor switches are actually used. The switching signal is a parallel signal composed of a plurality of bits.
これらの信号切替回路301G及びストローブ切替回路30
1Hは他方の単1ユニット302に設けられたパターンメモ
リに収納される切替データによって切替制御される。These signal switching circuit 301G and strobe switching circuit 30
Switching of 1H is controlled by switching data stored in a pattern memory provided in the other single unit 302.
通常の動作について説明する。被試験ICの端子P1,P2
が入出力兼用端子であった場合は単1ユニット301,302
に設けられたスイッチS1,S2が全てオンに制御されて駆
動回路301E,302Eと論理比較回路301F,302Fは被試験ICの
端子P1,P2に接続される。尚端子P1,P2が入力専用端子の
場合はスイッチS2はオフとされ、駆動回路301E,302Eだ
けが端子P1,P2に接続される。また端子P1,P2が出力専用
端子の場合はスイッチS2だけがオンにされ論理比較回路
301F,302Fが端子P1,P2に接続される。The normal operation will be described. Terminals P 1 and P 2 of the IC under test
Is a single unit 301, 302
, The switches S 1 and S 2 are controlled to be turned on, and the drive circuits 301E and 302E and the logic comparison circuits 301F and 302F are connected to the terminals P 1 and P 2 of the IC under test. When the terminals P 1 and P 2 are input-only terminals, the switch S 2 is turned off, and only the drive circuits 301 E and 302 E are connected to the terminals P 1 and P 2 . When the terminals P 1 and P 2 are output-only terminals, only the switch S 2 is turned on and the logic comparison circuit
301F and 302F are connected to terminals P 1 and P 2 .
以下は端子P1,P2が入出力兼用端子であるものとして
説明する。通常の試験状態では信号切替回路301Gとスト
ローブ切替回路301Hは接点A側を選択し、単1ユニット
301の波形発生回路301Dはパターンデータメモリ301Aと
タイミング発生回路301Bから出力されるパターンデータ
とタイミング信号を使ってパターン信号を生成し、この
パターン信号を端子P1に入力する。The following description is based on the assumption that the terminals P 1 and P 2 are input / output terminals. In the normal test state, the signal switching circuit 301G and the strobe switching circuit 301H select the contact A side, and the single unit
Waveform generating circuit 301 301D generates a pattern signal with the pattern data and the timing signal output from the pattern data memory 301A and the timing generator circuit 301B, and inputs the pattern signal to the terminal P 1.
端子P1が出力端子となるタイミングで論理比較回路30
1Fにタイミング発生回路301Bからストローブパルスを与
え、端子P1の論理状態を読み込む。この論理状態は期待
値パターンの対応するビットの論理と比較され、一致、
不一致が判定される。不一致が検出されるとフェイルメ
モリ301Cにその不一致が発生したアドレスに不良を表わ
すデータを書き込む。このとき単1ユニット302側も同
様に動作し、端子P2に出力される論理が正しいか否かを
判定する。Logical comparison circuits at a timing which the terminal P 1 is the output terminal 30
Give strobe pulse from the timing generator circuit 301B to 1F, read the logic state of the pin P 1. This logic state is compared with the logic of the corresponding bit in the expected value pattern,
A mismatch is determined. When a mismatch is detected, data indicating a failure is written to the fail memory 301C at the address where the mismatch occurred. At this time also works like a single 1 unit 302 side to judge whether the logical correct output to the terminal P 2.
次にオン・ザ・フライ機能を作動させる場合について
第3図、第4図によって説明する。Next, the operation of the on-the-fly function will be described with reference to FIGS.
オン・ザ・フライ機能を働かせるモードでは単1ユニ
ット302のスイッチS1,S2はオフにされ、単1ユニット30
2は被試験ICから切離される。In the mode for operating the on-the-fly function, the switches S 1 and S 2 of the single unit 302 are turned off, and the single unit 30 is switched off.
2 is disconnected from the IC under test.
オン・ザ・フライモードでは単1ユニット302のパタ
ーンデータメモリ302Aにテスタコントローラ200から切
替データが送られて記憶される。この切替データが順次
読出されて信号切替回路301Gとストローブ切替回路301H
が切替制御される。In the on-the-fly mode, the switching data is sent from the tester controller 200 to the pattern data memory 302A of the single unit 302 and stored. The switching data is sequentially read out, and the signal switching circuit 301G and the strobe switching circuit 301H
Are switched.
タイミング発生回路301B,302Bには異なるタイミング
データが設定され、この設定されたタイミングデータを
使って異なるタイミングを持つタイミング信号を生成す
る。Different timing data is set in the timing generation circuits 301B and 302B, and timing signals having different timings are generated using the set timing data.
このタイミング信号はパターンデータメモリ302Aに記
憶した切替データに従って選択され、波形発生回路301D
に取込まれパターン信号を生成する。This timing signal is selected in accordance with the switching data stored in the pattern data memory 302A, and the waveform generation circuit 301D
To generate a pattern signal.
このようにして必要に応じて信号切替回路301Gが切替
制御されることによって試験中の任意の時点でパターン
信号のタイミング及びストローブパルスのタイミングを
切替ることができ、オン・ザ・フライモードで動作させ
ることができる。By controlling the switching of the signal switching circuit 301G as necessary in this manner, the timing of the pattern signal and the timing of the strobe pulse can be switched at any time during the test, and the operation in the on-the-fly mode is performed. Can be done.
「発明の効果」 以上説明したようにこの発明によれば対をなす単1ユ
ニットの一方に信号切替回路301Gとストローブ切替回路
301Hを設けるだけでオン・ザ・フライモードで動作させ
ることができる。[Effects of the Invention] As described above, according to the present invention, the signal switching circuit 301G and the strobe switching circuit are provided in one of the paired single units.
It can be operated in on-the-fly mode only by providing 301H.
よって単1ユニット301の構成にわずかな部品を付加
するだけでオン・ザ・フライモードで動作させることが
できる。よってコストを大幅に高くすることなくオン・
ザ・フライ機能を持つIC試験装置を提供することができ
る効果が得られる。Therefore, it is possible to operate in the on-the-fly mode by adding only a few components to the configuration of the single unit 301. Therefore, it can be turned on without significantly increasing costs.
The effect of being able to provide an IC test apparatus having the fly function is obtained.
第1図はこの発明の一実施例を示すブロック図、第2図
はこの発明の要部を説明するためのブロック図、第3図
はこの発明のオン・ザ・フライモード時の一実施例を示
す図、第4図はこの発明のオン・ザ・フライモード時の
要部を説明するためのブロック図である。 301A,302A:パターンデータメモリ、301B,302B:タイミン
グ発生回路、301D,302D:波形発生回路、301G:信号切替
回路、301H:ストローブ切替回路。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram for explaining a main part of the present invention, and FIG. 3 is an embodiment of the present invention in an on-the-fly mode. FIG. 4 is a block diagram for explaining a main part in the on-the-fly mode of the present invention. 301A, 302A: pattern data memory, 301B, 302B: timing generation circuit, 301D, 302D: waveform generation circuit, 301G: signal switching circuit, 301H: strobe switching circuit.
Claims (1)
回路と、上記パターンデータメモリから読出されるパタ
ーンデータ及びタイミング発生回路から出力されるタイ
ミング信号とが与えられて被試験ICの端子に印加するパ
ターン信号を生成する波形発生回路とが被試験ICの各端
子毎に設けられて構成されたパーピン構造を採るIC試験
装置において、 上記タイミング発生回路と波形発生回路との間に信号切
替回路を設け、この信号切替回路によって他の端子用に
設けられたタイミング発生回路のタイミング信号と自己
のタイミング発生回路から出力されるタイミング信号と
を選択して波形発生回路に取込むことができるように構
成すると共に、 上記他の端子用タイミング発生回路と対をなすパターン
データメモリに切替データを記憶させ、必要に応じてこ
の切替データによって上記切替回路を切替制御するよう
に構成して成るIC試験装置。1. A pattern data memory and a timing generation circuit, and a pattern signal read from the pattern data memory and a timing signal output from the timing generation circuit are applied to apply a pattern signal to be applied to a terminal of an IC under test. An IC test apparatus having a per-pin structure in which a waveform generating circuit to be generated is provided for each terminal of an IC under test, a signal switching circuit is provided between the timing generating circuit and the waveform generating circuit, The switching circuit is configured to be able to select a timing signal of a timing generation circuit provided for another terminal and a timing signal output from its own timing generation circuit to be taken into a waveform generation circuit. The switching data is stored in the pattern data memory paired with the IC test equipment comprising configured to switch controlling the switching circuit by the switching data according to.
Priority Applications (1)
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