JP2000055987A - 混在ｉｃ試験装置及びこのｉｃ試験装置の制御方法 - Google Patents

混在ｉｃ試験装置及びこのｉｃ試験装置の制御方法

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JP2000055987A JP10227296A JP22729698A JP2000055987A JP 2000055987 A JP2000055987 A JP 2000055987A JP 10227296 A JP10227296 A JP 10227296A JP 22729698 A JP22729698 A JP 22729698A JP 2000055987 A JP2000055987 A JP 2000055987A
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Abstract

(57)【要約】 【課題】 メモリ部とロジック部とを内蔵した混在ＩＣ
を１台のＩＣ試験装置によって短時間にテストすること
ができる混在ＩＣ試験装置を提供する。 【解決手段】 所定の駆動信号チャンネルを具備したＩ
Ｃ試験装置と、このＩＣ試験装置の駆動チャンネルの数
に従ってメモリ部のテストが可能な数と等価な数のＩＣ
ソケットと、このＩＣソケットとＩＣ試験装置との間に
設けられ、ＩＣソケットに装着した全てのＤＵＴのメモ
リ部をテストする状態と、ＩＣソケットに装着した一部
のＤＵＴのロジック部をテストする状態に切替る切替回
路を設けた構成を特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はロジック部とメモ
リ部とを具備した混在ＩＣを試験する混在ＩＣ試験装置
とこのＩＣ試験装置の動作順序を規定したＩＣ試験装置
の制御方法に関する。
【０００２】
【従来の技術】ロジック部とメモリ部とを混在したＩＣ
はシステムＬＳＩ等と呼ばれ今後増加の傾向にある。シ
ステムＬＳＩの特徴としては、ロジック部で必要とする
ピン数が、メモリ部で必要なピン数と比較して数倍程度
多く、ロジック部をテストする場合にはピン数が多いこ
とから同時にテストすることができるＩＣの数が制限さ
れる。
【０００３】図７に混在ＩＣを試験する場合のＩＣ試験
装置と被試験ＩＣ（以下ＤＵＴと称す）との接続関係を
示す。ＩＣ試験装置にはＤＵＴに駆動信号（試験パター
ン信号・制御信号等）を与えるための駆動チャンネルが
多数用意されており、その駆動チャンネル数によって同
時にテストすることができるＤＵＴの数が決められる。
【０００４】図７に示す例ではＣＨ１〜ＣＨ５１２まで
の５１２チャンネルの駆動チャンネルを持つＩＣ試験装
置と、このＩＣ試験装置によってロジック部試験用のピ
ン数が２５６ピンのピン数を持つＤＵＴをテストする場
合を示す。ＤＵＴ１とＤＵＴ２はメモリ部用のピン数が
６４ピン用意され、ロジック部用としてはＰ６５〜Ｐ２
５６までの１９２ピンが用意された混在ＩＣの場合を示
す。ロジック部をテストする場合でもメモリ部を動作さ
せなくてはならないから、ロジック部をテストする場合
には２５６ピンの全てのピンをＩＣ試験装置に接続して
テストが行なわれる。
【０００５】従って、この条件下ではＩＣ試験装置には
ＤＵＴを２個しか接続できないことになり、２個のＤＵ
Ｔ１とＤＵＴ２を接続した状態でメモリ部とロジック部
をテストし、良否の判定を行なっている。メモリ部は必
要とするピン数が少ないことの反面、テストに要する時
間Ｍｔがロジック部のテスト時間Ｌｔより長く掛る特質
を持っている。一例としてはＭｔ＝６０秒、Ｌｔ＝５秒
程度である。従ってメモリ部とロジック部をテストする
と６５秒掛ることになり、例えば１０００個のＤＵＴを
テストすると６５×１０００×Ｌch／Ｔch＝３２５００
秒≒９時間となる。この約９時間と云う数値は試験に要
する時間であり、現実にはテストしたＩＣを良品と不良
品に仕分けするソーテングに要する時間も加えなくては
ならないから実際には更に長い時間となる。尚、ここで
Ｌchはロジック部のテストに用いるチャンネル数、Ｔch
はＩＣ試験装置で使用される全チャンネル数を示す。つ
まりＬch／Ｔchは同時にテストすることができるＤＵＴ
の数の逆数を表わす。
【０００６】上述したように１台のＩＣ試験装置で混在
ＩＣをテストすると、テストに要する時間が長くなる不
都合が生じる。このため２台のＩＣ試験装置を用意し、
一方のＩＣ試験装置でメモリ部をテストし、他方でロジ
ック部をテストする方法を採る場合がある。図８にメモ
リ部だけをテストする場合のＩＣ試験装置とＤＵＴの接
続状況を示す。図８に示すようにメモリ部をテストする
場合にはメモリ部用のピンにだけ駆動信号を供給すれば
よいから、１台のＩＣ試験装置に接続できるＤＵＴの数
は大幅に増加できることになる。図８に示すようにメモ
リ部で必要なピン数をＭch＝６４ピン、ＩＣ試験装置の
全チャンネル数Ｔchを５１２チャンネルとした場合には
５１２／６４＝８個のＤＵＴを接続できることになる。
従って一度にテストすることができるＤＵＴの数が８個
となるから例えば１０００個のＤＵＴをテストする時間
は６０×１０００×Ｍch／Ｔch＝７５００秒となる。
【０００７】他方のＩＣ試験装置で１０００個のＤＵＴ
のロジック部をテストすると、その時間は５×１０００
×Ｌch／Ｔch＝２５００秒となる。この結果、２台のＩ
Ｃ試験装置によってメモリ部とロジック部を個別にテス
トするとテストに要する時間の総和はＴtim ＝（７５０
０＋２５００）秒となり１台でテストする場合より短縮
できる利点が得られる。但し、この場合もメモリ部のテ
ストとロジック部のテストの双方においてソーテングを
行う必要がある。ソーテング時間としては例えば１０，
０００秒とするとその総和は約３０，０００秒を要する
ことになる。
【０００８】
【発明が解決しようとする課題】上述したように、混在
ＩＣをテストする場合、２台のＩＣ試験装置を用いるこ
とによりテストに要する時間を短縮することができる。
然し乍ら高価なＩＣ試験装置を２台も用意しなければな
らないことから、利用者には経済的な負担が重くなる不
都合がある。またテストに要するコストも上昇する不都
合もある。
【０００９】この発明の目的は１台のＩＣ試験装置によ
って２台のＩＣ試験装置を用いてテストしたとき等価な
速度でＤＵＴをテストすることができる混在ＩＣ試験装
置を提供しようとするものである。
【００１０】
【課題を解決するための手段】この発明では所定の数の
駆動チャンネルを具備したＩＣ試験装置と、このＩＣ試
験装置でテストすることができるメモリ部の数と同等の
数のＩＣソケットと、このＩＣソケットとＩＣ試験装置
との間に設けられ、ＩＣ試験装置の駆動チャンネルをＩ
Ｃソケットに対してメモリ部のテスト状態と、ロジック
部のテスト状態に切替る切替回路とを設けて混在ＩＣ試
験装置を構成したものである。
【００１１】メモリ部のテスト状態では設けられたＩＣ
ソケットの全てに対してメモリ部をテストするに必要な
数のチャンネルの駆動信号を供給し、一度に全てのＩＣ
ソケットに装着したＤＵＴをテストする。ロジック部の
テスト状態では設けられたＩＣソケットの中の一部のＩ
Ｃソケットに対して駆動信号を供給し、その一部のＩＣ
ソケットに装着したＤＵＴのロジック部をテストする。
テストを終了すると、他の一部のＩＣソケットに駆動信
号を供給して、そのＩＣソケットに装着したＤＵＴをテ
ストし、これを繰返して全てのＩＣソケットに装着した
ＤＵＴのロジック部をテストする。
【００１２】従ってこの発明によれば一度にテストでき
るメモリ部の数と同数のＩＣソケットの全てにＤＵＴを
装着すると、この全てのＤＵＴのメモリ部を一度にテス
トすることができる。またロジック部はテスト可能な個
数ずつテストを実行する。この結果、２台のＩＣ試験装
置でテストしたとほぼ等価な時間でメモリ部とロジック
部をテストすることができる。
【００１３】
【発明の実施の形態】図１にこの発明による混在ＩＣ試
験装置の一実施例を示す。この発明の特徴とする構成は
所定の駆動チャンネルを具備したＩＣ試験装置と、この
ＩＣ試験装置が持つ駆動チャンネルの数によってテスト
可能なメモリ部の数と同等の数のＩＣソケットＳＫ１〜
ＳＫ８と、このＩＣソケットＳＫ１〜ＳＫ８とＩＣ試験
装置との間に設けた切替回路２１とによって構成した点
である。
【００１４】切替回路２１はＩＣソケットＳＫ１〜ＳＫ
８に装着するＤＵＴのメモリ部をテストする状態と、一
部のソケットに装着したＤＵＴのロジック部をテストす
る状態とに切替を行なう。ＩＣソケットＳＫ１〜ＳＫ８
の数はＩＣ試験装置の駆動チャンネルの総数ＴchとＤＵ
Ｔのメモリ部で必要なピン数によって決定される。図１
に示す例ではＩＣ試験装置の総チャンネル数Ｔchが５１
２チャンネル、ＤＵＴのメモリ部で必要なピン数が６４
ピンの場合を示す。従ってＩＣソケットの数は５１２／
６４＝８となる。
【００１５】図１において、ＩＣ試験装置と切替回路２
１との間を結ぶチャンネル線２２及び切替回路２１と各
ＩＣソケットＳＫ１〜ＳＫ８との間を結ぶ出力線２３Ａ
〜２３Ｄはそれぞれ６４本分を１本として表わしてい
る。切替回路２１は各チャンネル線２２に対して４個の
切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３を具備し、これらの
各切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３によって出力線２
３Ａ，２３Ｂ，２３Ｃ，２３Ｄの何れかを選択してＩＣ
試験装置に接続し、その接続の組合せによってメモリ部
のテスト状態と、ロジック部の切替状態に切替を行なう
ように構成される。
【００１６】図１はメモリ部をテストする状態を説明す
るために出力線２３Ａだけを抜粋して示している。つま
り、切替回路２１を構成する切替スイッチの中のＭをオ
ンの状態にすると、チャンネル線２２は出力線２３Ａに
接続される。出力線２３Ａは各ＩＣソケットＳＫ１〜Ｓ
Ｋ８のピン番号Ｐ１〜Ｐ６４に接続され、これがＤＵＴ
のメモリ部に接続される。この状態で一度に８個のＤＵ
Ｔのメモリ部を試験する。
【００１７】図２乃至図５を用いて各ＩＣソケットＳＫ
１〜ＳＫ８に装着したＤＵＴのロジック部をテストする
切替状態を説明する。図２はＩＣソケットＳＫ１とＳＫ
２に装着したＤＵＴをテストする状態を示す。この場合
には、チャンネルＣＨ１〜ＣＨ６４を切替る切替スイッ
チはＭをオン、チャンネルＣＨ６５〜ＣＨ１２８を切替
る切替スイッチはＬ１をオン、チャンネルＣＨ１２９〜
ＣＨ１９２を切替る切替スイッチはＬ２をオン、チャン
ネルＣＨ１９３〜ＣＨ２５６を切替る切替スイッチはＬ
３をオン、にし各切替スイッチＭ，Ｌ１，Ｌ２，Ｌ３に
よって出力線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄを選択
し、ＩＣソケットＳＫ１のピン番号Ｐ１〜Ｐ６４、Ｐ６
５〜Ｐ１２８、Ｐ１２９〜Ｐ１９２、Ｐ１９３〜Ｐ２５
６の全てにロジックテスト用の駆動信号を入力する。Ｉ
ＣソケットＳＫ２も同様に全てのピン番号にロジックテ
スト用の駆動信号を入力し、ＩＣソケットＳＫ１とＳＫ
２に装着したＤＵＴのロジック部をテストする。
【００１８】図３はＩＣソケットＳＫ３とＳＫ４に装着
したＤＵＴをテストする状態の切替状態を示す。この場
合にはチャンネルＣＨ１〜ＣＨ６４を切替る切替スイッ
チはＬ３をオン、チャンネルＣＨ６５〜ＣＨ１２８を切
替る切替スイッチはＭをオン、チャンネルＣＨ１２９〜
ＣＨ１９２を切替る切替スイッチはＬ１をオン、チャン
ネルＣＨ１９３〜ＣＨ２５６を切替る切替スイッチはＬ
２をオン、に切替る。この切替によってＩＣソケットＳ
Ｋ３の全てのピン番号Ｐ１〜Ｐ６４、Ｐ６５〜Ｐ１２
８、Ｐ１２９〜Ｐ１９２、Ｐ１９３〜Ｐ２５６にロジッ
クテスト用の駆動信号が入力され、ＩＣソケットＳＫ３
に装着したＤＵＴのロジック部がテストされる。ＩＣソ
ケットＳＫ４側も同様にしてこのＩＣソケットＳＫ４に
装着されたＤＵＴのロジック部がテストされる。
【００１９】図４はＩＣソケットＳＫ５とＳＫ６に装着
したＤＵＴのロジック部をテストする切替状態、図５は
ＩＣソケットＳＫ７とＳＫ８のロジック部をテストする
切替状態を示す。図２乃至図５に示した各切替状態にお
いて、各ＩＣソケットＳＫ１〜ＳＫ８に接続される出力
線２３Ａ，２３Ｂ，２３Ｃ，２３Ｄが他の切替状態で使
用されていないことが確認できる。この点から各切替状
態は正常に切替が達せられることが理解できよう。
【００２０】以上により１台のＩＣ試験装置によって所
定個のＤＵＴのメモリ部を一度にテストし、この所定個
のＤＵＴの中の一部ずつをロジック部についてテストで
きることが理解できよう。図６を用いてこの発明による
ＩＣ試験装置の制御方法を説明する。図６において縦軸
Ｔは時間を示し、横軸にピン番号又はチャンネル番号を
示す。
【００２１】時点Ｔ0 で全てのＩＣソケットＳＫ１〜Ｓ
Ｋ８にＤＵＴ１〜ＤＵＴ８を装着する。時点Ｔ1 でＤＵ
Ｔ１とＤＵＴ２のロジック部をテストする。時点Ｔ2 で
ＤＵＴ３とＤＵＴ４のロジック部をテストする。ここで
装着したＤＵＴ１〜ＤＵＴ８の中の半分のＤＵＴのロジ
ック部をテストした状態となる。この状態で、時点Ｔ3
からＴ4 の時間でＤＵＴ１〜ＤＵＴ８のメモリ部をテス
トする。
【００２２】メモリ部をテストし終るとＤＵＴ１〜ＤＵ
Ｔ４はメモリ部とロジック部のテストが終了する。時点
Ｔ5 〜Ｔ6 でＤＵＴ１〜ＤＵＴ４を新たなＤＵＴ９〜Ｄ
ＵＴ１２に交換する（ハンドラが用いられる）と共に、
ＤＵＴ１〜ＤＵＴ４は良、不良の判定結果に従って分類
（ソート）する。この間にＤＵＴ５とＤＵＴ６をロジッ
ク部に関してテストし、更にＤＵＴ７とＤＵＴ８のロジ
ック部をテストする。
【００２３】ＤＵＴ７とＤＵＴ８のロジック部のテスト
が終了すると、時点Ｔ6 からＴ7 の時間でＤＵＴ９、Ｄ
ＵＴ１０及びＤＵＴ１１とＤＵＴ１２のロジック部をテ
ストする。これと共に時点Ｔ6 〜Ｔ7 の時間にＤＵＴ５
〜ＤＵＴ８を新たなＤＵＴ１３〜ＤＵＴ１６に交換する
と共に、ＤＵＴ５〜ＤＵＴ８を良否の判定結果に従って
ソートする。
【００２４】時点Ｔ8 〜Ｔ9 の時間にＤＵＴ９〜ＤＵＴ
１６のメモリ部を一度にテストし、以下同様のシーケン
スが繰返される。図６に示したシーケンスによって動作
させることによりＩＣ試験装置は休止時間が発生するこ
となく休みなく動作し、テストに要する時間を以下に示
す式で求められる時間Ｔtim と等価な時間とすることが
できる。
【００２５】Ｔtim ＝｛（Ｍt ×Ｍch／Ｔch）＋（Ｌt
×Ｌch／Ｔch）｝×Ｎ Ｍt ：メモリ部のテスト時間 Ｌt ：ロジック部のテスト時間 Ｎ ：テストするＤＵＴの数 となる。
【００２６】Ｍt ＝６０秒、Ｌt ＝５秒、Ｍch：６４、
Ｌch：２５６、Ｔch：５１２、Ｎ＝１０００とした場合 Ｔtim ＝１０，０００秒 となる。この時間はソーテング処理時間を含むものであ
るから従来の技術で説明した２台のＩＣ試験装置を用い
て１０００個のＤＵＴをテストした時間の約１／３にほ
ぼ等しい。従って、この発明によれば１台のＩＣ試験装
置によって２台のＩＣ試験装置を用いてテストした場合
より短いテスト時間を得ることができる。
【００２７】よって、テストに要するコストを大幅に低
減することができる利点が得られる。尚、上述ではＩＣ
試験装置の駆動チャンネルを２５６、ＤＵＴのメモリ部
で必要なピン数を６４とし、これによりＩＣソケットの
数を８個とした場合を説明したがこの数は一例であり、
発明の本質には何等係わりを持たないことは容易に理解
できよう。
【００２８】
【発明の効果】以上説明したように、この発明によれば
１台のＩＣ試験装置を用いて、従来は２台のＩＣ試験装
置を使ってテストしたテスト時間と等価なテスト時間を
得ることができるから、高価なＩＣ試験装置を２台用意
しなくて済む。この結果、テストに要するコストを低減
できる利点が得られる。
【図面の簡単な説明】
【図１】この発明による混在ＩＣ試験装置のメモリ部の
テストを行なう切替状態を示す図。
【図２】この発明による混在ＩＣ試験装置のロジック部
のテストを行なう切替状態を示すブロック図。
【図３】この発明による混在ＩＣ試験装置のロジック部
のテストを行なう他の切替状態を示すブロック図。
【図４】この発明による混在ＩＣ試験装置のロジック部
のテストを行なう更に他の切替状態を示すブロック図。
【図５】この発明による混在ＩＣ試験装置のロジック部
のテストを行なう更に他の切替状態を示すブロック図。
【図６】この発明による混在ＩＣ試験装置の制御方法を
説明するための図。
【図７】従来の技術を説明するためのブロック図。
【図８】図７と同様のブロック図。
【符号の説明】 ＳＫ１〜ＳＫ８ ＩＣソケット ２１ 切替回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｕ 21/822 Ｆターム(参考） 2G003 AA07 AA08 AC00 AE06 AG01 AG09 AH04 2G032 AA01 AA07 AB01 AC10 AE07 AE11 AE12 AF10 AG01 AJ02 AJ07 AK01 AK02 AK11 AK14 AK15 AK16 5F038 BE05 DF05 DF11 DT02 DT03 DT10 EZ20 5F064 BB02 BB12 BB31 FF12 HH10 5L106 AA00 DD01 DD21

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 Ａ．所定の駆動チャンネルを具備したＩ
    Ｃ試験装置と、 Ｂ．このＩＣ試験装置の上記駆動チャンネルの数とメモ
    リ部に必要なピン数とによって決まる同時にテスト可能
    なメモリ部の数と等価な数のＩＣソケットと、Ｃ．この
    ＩＣソケットと上記ＩＣ試験装置との間に接続され、上
    記ＩＣソケットの全てにメモリ部のテスト用駆動信号を
    与える状態と、上記ＩＣソケットの一部にロジック部の
    テスト用駆動信号を与える状態に切替る切替回路と、に
    よって構成したことを特徴とする混在ＩＣ試験装置。
  2. 【請求項２】 請求項１記載の混在ＩＣ試験装置におい
    て、上記ＩＣソケットに装着した被試験ＩＣの半分のＩ
    Ｃのロジック部のテストが完了した時点で上記被試験Ｉ
    Ｃのメモリ部を一度に試験し、次に上記被試験ＩＣの中
    の他の半分の被試験ＩＣのロジック部を試験し、この試
    験中に上記ロジック部の試験が終了した被試験ＩＣを次
    に試験すべき被試験ＩＣに交換し、上記被試験ＩＣの中
    の半分の被試験ＩＣのロジック部の試験が終了した時点
    で上記交換した被試験ＩＣのロジック部を試験し、この
    交換したロジック部の試験中に上記ロジック部の試験が
    終了した被試験ＩＣを交換し、この交換後に上記交換し
    た被試験ＩＣのロジック部の試験が終了した時点で上記
    全ての被試験ＩＣのメモリ部を試験し、これを繰返すこ
    とにより休止状態が発生することなくＩＣを試験するこ
    とを特徴とするＩＣ試験装置の制御方法。
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