KR20030068827A

KR20030068827A - 접점 개폐 장치 제어 회로 및 이를 이용한 반도체 칩테스트 시스템 및 테스트 방법

Info

Publication number: KR20030068827A
Application number: KR1020020008472A
Authority: KR
Inventors: 변도훈; 서기명
Original assignee: 삼성전자주식회사
Priority date: 2002-02-18
Filing date: 2002-02-18
Publication date: 2003-08-25
Also published as: KR100459701B1; US20030155941A1; US6943576B2; JP2003279627A

Abstract

접점 개폐 장치 제어 회로 및 이를 이용한 반도체 칩 테스트 시스템 및 테스트 방법이 개시된다. 본 발명의 접점 개폐 장치의 제어 회로는 단계별 테스트 결과 합성부 및 개폐 신호 제어부를 구비하는 것을 특징으로 한다.

단계별 테스트 결과 합성부는 소정의 제 1 리셋 신호에 응답하여 리셋되고 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호를 발생한다. 개폐 신호 제어부는 소정의 제 2 리셋 신호에 응답하여 리셋되고 상기 칩 테스트 결과 신호를 수신하여 저장하고 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터를 수신하여 상기 접점 개폐 장치의 접점 개폐를 제어하는 접점 개폐 제어 신호를 발생한다.

본 발명에 따른 접점 제어 회로와 접점 제어 방법 및 테스트 시스템 및 테스트 방법은 반도체 칩의 테스트 결과를 컨트롤러에서 분석하고 반도체 칩들의 정상 또는 불량을 판단하여 접점 개폐 장치의 접점의 개폐를 제어하는 접점 개폐 제어 신호를 발생하지 않고, 테스트 결과에 직접 응답하여 접점 개폐 제어 신호를 발생하므로 반도체 칩을 테스트하는데 걸리는 시간을 감소시킬 수 있는 장점이 있다.

Description

접점 개폐 장치 제어 회로 및 이를 이용한 반도체 칩 테스트 시스템 및 테스트 방법{Relay control circuit, semiconductor chip test system using relay control circuit and method thereof}

본 발명은 접점 개폐 장치 제어 회로와 이를 이용한 반도체 칩의 테스트 시스템 및 반도체 칩의 테스트 방법에 관한 것이다.

반도체 칩들의 정상 또는 결함을 테스트하는 방법 중에는 1개의 반도체 칩을 검사하는 방법과 테스트 비용(Test Cost)의 절감을 위해서 복수개의 반도체 칩을 동시에 검사하는 방법이 있다.

도 1은 복수개의 반도체 칩을 동시에 테스트하는 테스트 시스템을 나타낸 도면이다.

도 1을 참조하면, 종래의 테스트 시스템(100)은 테스트 조건 및 복수개의 테스트 항목을 저장하고 반도체 칩들을 테스트하기 위한 테스트 신호(TESTS)를 발생하는 컨트롤러(110), 컨트롤러(110)에서 발생되는 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)에 응답하여 테스트 신호(TESTS)를 소정의 테스트 보드부들(120, 130, 140, 150)로 인가하거나 테스트 신호(TESTS)를 차단하는 제 1 내지 제 m 접점 개폐 장치들(RL1, RL2, RL3, ~ RLm), 제 1 내지 제 m 접점 개폐 장치들(RL1, RL2, RL3, ~ RLm)로부터 테스트 신호(TESTS)를 수신하여 복수개의 반도체 칩들을 테스트하고 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)을 발생하는 제 1 내지 제 m 테스트 보드부들(120, 130, 140, 150) 및 상기 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)을 일시적으로 저장하여 컨트롤러(110)로 인가하는 저장부(160)를 구비한다.

이하에서, 도 1에 도시된 종래의 테스트 시스템(100)의 동작이 설명된다.

컨트롤러(110)의 테스트 프로그램에 의하여 설정된 테스트 조건에 따라 테스트 신호(TESTS)가 발생된다. 반도체 칩들의 테스트는 하나의 항목만을 테스트 할 수도 있고 또는 수십에서 수백 개의 테스트 항목을 계속하여 테스트 할 수도 있다. 컨트롤러(110)는 테스트 신호(TESTS)를 복수개의 반도체 칩들로 인가하기 위한 분배기(미도시) 및 복수개의 드라이버들(미도시)을 구비한다.

컨트롤러(110)에서 발생된 테스트 신호(TESTS)는 제 1 내지 제 m 접점 개폐 장치들(RL1, RL2, RL3, ~ RLm)을 통하여 제 1 내지 제 m 테스트 보드부들(120, 130, 140, 150)로 인가된다. 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3, ~ RLm)는 테스트를 하기 위한 초기 단계에서는 접점들이 연결되어 있다. 여기서 접점 개폐 장치들은 스위칭 역할을 하는 릴레이나 스위치들일 수 있다.

제 1 내지 제 m 테스트 보드부들(120, 130, 140, 150)은 각각 대응하는 제 1 내지 제 m 디유티 보드들(DUT1, DUT2, DUT3, ~ ,DUTm)과 제 1 내지 제 m 비교부들 (125, 135, 145, 155)을 구비한다.

제 1 내지 제 m 디유티 보드들(DUT1, DUT2, DUT3, ~ ,DUTm)은 각각 반도체칩을 장착하고 테스트 신호(TESTS)를 수신하여 반도체 칩의 테스트를 수행한 후 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)을 발생한다.

반도체 칩에는 복수개의 핀들이 존재하므로, 핀의 수가 n 이라고 한다면, 각각의 디유티 신호(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)는 복수개의 핀들을 각각 테스트한 n 비트의 신호가 된다. 여기서 반도체 칩의 핀들은 출력을 발생할 수 있는 핀들, 즉, 테스트 신호를 반도체 칩으로 입력하여 그 결과를 발생할 수 있는 핀들을 의미한다.

제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)은 각각 대응하는 제 1 내지 제 m 비교부들(125, 135, 145, 155)로 인가되어 반도체 칩의 복수개의 핀들이 정상인지 아닌지를 판단한다. 제 1 내지 제 m 비교부들(125, 135, 145, 155)에는 정상적인 반도체 칩들의 핀들을 테스트한 경우의 정상 데이터가 저장되어 있다. 즉, 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3, ~ DUTSm) 은 정상 데이터와 비교된다. 정상 데이터와 비교된 제 1 내지 제 m 디유티 신호들 (DUTS1, DUTS2, DUTS3, ~ ,DUTSm)은 반도체 칩들이 정상인지 결함인지에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)로서 저장부(160)로 인가된다.

저장부(160)에 저장된 제 1 내지제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)은 순차적으로 저장 테스트 결과 신호(CTSTRS)로서 컨트롤러(110)로 인가된다. 컨트롤러(110)는 저장 테스트 결과 신호(CTSTRS)를 분석하여 제 1 내지 제 m 접점 개폐 장치들(RL1, RL2, RL3, ~ RLm)을 제어하는 제 1내지 제 m 접점 개폐 제어 신호들(RLCT1, RLCT2, RLCT3 ~ RLCTm)을 발생한다. 저장 테스트 결과 신호(CTSTRS)를 분석한 결과, 예를 들어 제 1 내지 제 3 디유티 보드들(DUT1, DUT2, DUT3)에 장착된 반도체 칩들이 불량으로 판정된다면, 컨트롤러(110)는 제 1 내지 제 3 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3)를 이용하여 제 1 내지 제 3 접점 개폐 장치(RL1, RL2, RL3)의 연결을 끊고 나머지 접점 개폐 장치들(RL4, ~ ,RLm)은 계속 연결을 유지하도록 한다.

그리고 컨트롤러(110)는 다음 테스트 항목을 테스트하기 위하여 테스트 시스템(100)을 초기화하는 경우에도 제 1 내지 제 3 접점 개폐 장치(RL1, RL2, RL3)를 끊어놓은 상태로 계속 유지시키기 위하여 여러 가지 데이터들을 기억하고 처리해야한다.

그런데 종래의 테스트 시스템(100)은 복수개의 반도체 칩들에 대하여 복수개의 테스트 항목을 가지고 테스트하는 경우 매번 테스트 결과를 각각의 반도체 칩별로 읽고 컨트롤러(110)에서 정상 또는 불량을 판정하는 프로세스(Process)이므로, 테스트 시간이 매우 길다.

예를 들어 종래의 테스트 시스템(100)이 각각의 핀의 수가 8개인 100개의 반도체 칩들에 대하여 100개의 테스트 항목을 가지고 테스트를 하는 경우 컨트롤러가 처리해야할 데이터의 양은 다음과 같다.

즉, 반도체 칩의 수 × 반도체 칩의 핀의 수 ×테스트 항목 = 100 ×8 ×100 = 80,000 이다. 앞의 계산 결과와 같이 100개의 반도체 칩들에 대한 테스트를 동시에 완료하기 위해서는 80,000개의 데이터를 읽고 처리해주어야 하므로 테스트 시간이 매우 크다는 문제가 있다.

또한 테스트 시스템과 컨트롤러간에 많은 데이터 송수신이 이루어지므로, 이에 따라 테스트 시간이 길어지는 문제점이 있다.

따라서, 본 발명의 목적은 반도체 테스트 시스템에서 복수개의 반도체 칩들을 동시에 테스트 할 경우에 제 1 내지 제 m 테스트 결과 신호들을 컨트롤러에서 프로그램에 의하여 분석하고 반도체 칩들의 정상 또는 불량을 판단하여 접점 개폐 제어 신호를 발생하는 대신, 제 1 내지 제 m 테스트 결과 신호들에 응답하여 접점 개폐 제어 신호를 직접 발생하는 접점 개폐 장치 제어 회로 및 이를 이용한 테스트 시스템을 이용하여 테스트 시간을 감소시키는데 있다. 예를 들어 본 발명에 의한 테스트 시스템의 경우, 각각의 핀의 수가 8개인 100개의 반도체 칩들에 대하여 100개의 테스트 항목을 가지고 테스트를 하는 경우 반도체 칩의 수 × 반도체 칩의 핀의 수 = 100 ×8 = 800개의 데이터만 컨트롤러가 처리하면 되므로 데이터 처리 시간이 단축되며, 또한 테스트 시스템과 컨트롤러 사이의 데이터 송수신 시간도 단축될 수 있다.

본 발명이 이루고자하는 기술적 과제는, 테스트 결과에 직접 응답하여 접점 개폐 장치의 접점을 제어하는 제어회로 및 이를 이용한 테스트 시스템을 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 테스트 결과에 직접 응답하여 접점 개폐 장치의 접점을 제어하는 방법 및 이를 이용한 테스트 시스템의 테스트방법을 제공하는데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 2는 본 발명의 제 1 실시예에 따른 접점 개폐 장치의 제어 회로를 나타내는 회로도이다.

도 3은 본 발명의 제 2 실시예에 따른 테스트 시스템을 나타내는 블럭도이다.

도 4는 본 발명의 제 3 실시예에 따른 접점 제어 방법을 나타내는 플로우 차트이다.

도 5는 도 4의 제 410 단계의 동작을 상세히 나타낸 플로우 차트이다.

도 6은 도 4의 제 420 단계의 동작을 상세히 나타낸 플로우 차트이다.

도 7은 본 발명의 제 4 실시예에 따른 반도체 칩들의 테스트 방법을 나타내는 플로우 차트이다.

도 8은 도 7의 제 730 단계의 동작을 상세히 나타낸 플로우 차트이다.

도 9는 도 7의 제 740 단계의 동작을 상세히 나타낸 플로우 차트이다.

도 10은 도 7의 제 750 단계의 동작을 상세히 나타낸 플로우 차트이다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 접점 개폐 장치의 제어 회로는 단계별 테스트 결과 합성부 및 개폐 신호 제어부를 구비하는 것을 특징으로 한다.

단계별 테스트 결과 합성부는 소정의 제 1 리셋 신호에 응답하여 리셋되고 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호를 발생한다.

개폐 신호 제어부는 소정의 제 2 리셋 신호에 응답하여 리셋되고 상기 칩 테스트 결과 신호를 수신하여 저장하고 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터를 수신하여 상기 접점 개폐 장치의 접점 개폐를 제어하는 접점 개폐 제어 신호를 발생한다.

바람직하기로는, 상기 단계별 테스트 결과 합성부는 상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호로서 발생하는 핀 데이터 저장부, 상기 제 1 내지 제 n 핀 테스트 결과 신호를 수신하여 칩 테스트 결과 신호를 발생하는 핀 데이터 합성부 및 상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 일시 저장부를 구비하는 것을 특징으로 한다.

상기 핀 데이터 저장부 및 상기 일시 저장부는 플립 플랍이다. 상기 핀 데이터 합성부는 논리합 수단이다.

상기 핀 데이터 저장부는 상기 제 1 내지 제 n 플립 플랍들에 저장된 제 1 내지 제 n 핀 데이터 신호들을 외부에서 읽어낼 수 있는 제 1 버스를 더 구비하고, 상기 일시 저장부는 저장된 상기 칩 테스트 결과 신호를 외부에서 읽어낼 수 있는 제 2 버스를 더 구비할 수 있다.

바람직하기로는, 상기 개폐 신호 제어부는 상기 제 2 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 저장하고 소정의 제어 신호를 발생하는 누적 결과 저장부 및 상기 제어 신호에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 접점 개폐 데이터를 수신하여 상기 접점 개폐 제어 신호를 발생하는 접점 개폐 제어 신호 발생부를 구비한다. 상기 누적 결과 저장부 및 상기 접점 개폐 제어 신호 발생부는 플립 플랍이다. 또한 상기 누적 결과 저장부는 저장된 상기 칩 테스트 결과 신호를 외부에서 읽어낼 수 있는 제 3 버스를 더 구비한다.

상기 제 1 리셋 신호는 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생된다. 또한 상기 단계별 테스트 결과 합성부는 시스템 리셋 신호 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호를 수신하고 상기 두 신호들중 하나의 신호만이라도 발생되면 상기 제 1 리셋 신호를 발생하는 제 1 리셋 합성부를 더 구비한다.

상기 제 2 리셋 신호는 반도체 칩의 테스트가 모두 종료되면 발생되는 것을특징으로 한다. 상기 개폐 신호 제어부는 시스템 리셋 신호 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호를 수신하고 상기 두 신호들중 하나의 신호만이라도 발생되면 상기 제 2 리셋 신호를 발생하는 제 2 리셋 합성부를 더 구비한다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 테스트 시스템은 컨트롤러, 제 1 내지 제 m 접점 개폐 장치, 제 1 내지 제 m 테스트 보드부, 제 1 내지 제 m 단계별 테스트 결과 합성부 및 제 1 내지 제 m 개폐 신호 제어부를 구비하는 것을 특징으로 한다.

컨트롤러는 상기 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호를 발생하며, 테스트의 시작 및 종료를 제어한다.

제 1 내지 제 m 접점 개폐 장치는 소정의 제 1 내지 제 m 접점 개폐 제어 신호에 응답하여 상기 테스트 신호를 상기 반도체 칩들이 장착되는 제 1 내지 제 m 테스트 보드부들로 전달하거나 차단한다. 제 1 내지 제 m 테스트 보드부는 상기 제 1 내지 제 m 접점 개폐 장치로부터 전달되는 상기 테스트 신호를 수신하여 장착된 상기 반도체 칩들을 테스트하고 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호를 발생한다.

제 1 내지 제 m 단계별 테스트 결과 합성부는 소정의 제 1 리셋 신호에 응답하고 상기 제 1 내지 제 m 테스트 결과 신호를 수신하여 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호를 발생한다.

제 1 내지 제 m 개폐 신호 제어부는 소정의 제 2 리셋 신호에 응답하여 상기제 1 내지 제 m 칩 테스트 결과 신호를 수신하여 저장하고 상기 제 1 내지 제 m 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 제 1 내지 제 m 접점 개폐 데이터를 수신하여 상기 제 1 내지 제 m 접점 개폐 장치의 접점 개폐를 제어하는 상기 제 1 내지 제 m 접점 개폐 제어 신호를 발생한다.

바람직하기로는, 상기 제 1 내지 제 m 테스트 보드부는 상기 테스트 신호를 수신하여 장착된 상기 반도체 칩들을 테스트하고 각각 제 1 내지 제 n 핀 신호들을 구비하는 제 1 내지 제 m 디유티 신호들을 발생하는 제 1 내지 제 m 디유티(DUT : Device Under Test)보드들 및 상기 제 1 내지 제 m 디유티 신호들을 수신하고, 상기 반도체의 핀들의 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 각각 구비하는 제 1 내지 제 m 테스트 결과 신호들을 발생하는 제 1 내지 제 n 비교부들을 구비한다.

상기 제 1 내지 제 m 단계별 테스트 결과 합성부는 각각, 상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호로서 발생하는 핀 데이터 저장부, 상기 제 1 내지 제 n 핀 테스트 결과 신호들을 수신하여 칩 테스트 결과 신호를 발생하는 핀 데이터 합성부 및 상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 일시 저장부를 구비하는 것을 특징으로 한다. 제 1 내지 제 m 단계별 테스트 결과 합성부는 본 발명의 제 1 실시예의 단계별 테스트 결과 합성부와 동일한 구성을 가지며 동일한 기능을 한다.

바람직하기로는 상기 제 1 내지 제 m 개폐 신호 제어부는 각각, 상기 제 2 리셋 신호에 응답하여 리셋 되고, 대응하는 상기 칩 테스트 결과 신호를 수신하여 저장하고 소정의 제어 신호를 발생하는 누적 결과 저장부 및 상기 제어 신호에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 접점 개폐 데이터를 수신하여 대응하는 상기 접점 개폐 제어 신호를 발생하는 접점 개폐 제어 신호 발생부를 구비하는 것을 특징으로 한다. 제 1 내지 제 m 개폐 신호 제어부는 본 발명의 제 1 실시예의 개폐 신호 제어부와 동일한 구성을 가지며 동일한 기능을 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 접점 개폐 장치의 접점을 개폐하는 접점 제어 방법은 (a) 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호를 발생하는 단계 및 (b) 상기 칩 테스트 결과 신호를 수신하여 저장하고 상기 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터를 수신하여 상기 접점 개폐 장치의 접점 개폐를 제어하는 접점 개폐 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 한다.

바람직하기로는 상기 (a) 단계는 (a1) 상기 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하는 단계, (a2) 상기 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호로서 발생하는 단계, (a3) 상기 제 1 내지 제 n 핀 테스트 결과 신호를 수신하여 상기 반도체 칩에 결함이 존재하는 지에 대한 정보를 가지는 칩 테스트 결과 신호를 발생하는 단계 및 (a4) 상기 칩 테스트 결과 신호를수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 단계를 구비한다.

또한 상기 (b) 단계는 (b1) 상기 칩 테스트 결과 신호를 수신하여 저장하고 소정의 제어 신호를 발생하는 단계 및 (b2) 상기 제어 신호에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 접점 개폐 데이터를 수신하여 상기 접점 개폐 제어 신호를 발생하는 단계를 구비한다.

상기 (a4) 단계는 제 1 리셋 신호에 의하여 리셋 되며, 상기 제 1 리셋 신호는 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생된다. 또한 상기 제 1 리셋 신호는 시스템 리셋 신호 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 1 리셋 신호가 발생되는 것을 특징으로 한다.

상기 (b1) 단계는, 제 2 리셋 신호에 의하여 리셋 되며, 상기 제 2 리셋 신호는 반도체 칩의 테스트가 모두 종료되면 발생된다. 또한 상기 제 2 리셋 신호는 시스템 리셋 신호 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 2 리셋 신호가 발생되는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 4 실시예에 따른 제 1 내지 제 m 접점 개폐 장치를 구비하는 반도체 칩들의 정상 또는 결함을 판단하는 테스트 시스템의 테스트 방법은 (a) 상기 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호를 발생하는 단계, (b) 소정의 제 1 내지 제 m 접점 개폐 제어 신호에 응답하여 상기 제 1 내지 제 m 접점 개폐 장치를 통하여 상기 테스트 신호를 (c) 단계로 전달하거나 차단하는 단계, (c) 상기 (b) 단계에서 전달되는 상기 테스트 신호를 수신하여 상기 반도체 칩들을 테스트하고 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호를 발생하는 단계, (d) 상기 제 1 내지 제 m 테스트 결과 신호를 수신하여 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호를 발생하는 단계 및 (e) 상기 제 1 내지 제 m 칩 테스트 결과 신호를 수신하여 저장하고 상기 제 1 내지 제 m 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 제 1 내지 제 m 접점 개폐 데이터를 수신하여 상기 제 1 내지 제 m 접점 개폐 장치의 접점 개폐를 제어하는 상기 제 1 내지 제 m 접점 개폐 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 한다.

바람직하기로는, 상기 (c) 단계는 (c1) 상기 테스트 신호를 수신하여 상기 반도체 칩들을 테스트하고, 각각 제 1 내지 제 n 핀 신호들을 구비하는 제 1 내지 제 m 디유티 신호들을 발생하는 단계 및 (c2) 상기 제 1 내지 제 m 디유티 신호들을 수신하고, 상기 반도체의 핀들의 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 각각 구비하는 제 1 내지 제 m 테스트 결과 신호들을 발생하는 단계를 구비하는 것을 특징으로 한다.

상기 (d) 단계 및 상기 (e) 단계는 본 발명의 제 3 실시예의 (a) 단계 및 (b) 단계와 동일한 방법에 의하여 수행된다.

상기 (d4) 단계는 제 1 리셋 신호에 의하여 리셋 되며, 상기 제 1 리셋 신호는 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생된다. 또한 상기 제 1리셋 신호는 시스템 리셋 신호 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 1 리셋 신호가 발생되는 것을 특징으로 한다.

상기 (e1) 단계는 제 2 리셋 신호에 의하여 리셋 되며, 상기 제 2 리셋 신호는 반도체 칩의 테스트가 모두 종료되면 발생된다. 또한 상기 제 2 리셋 신호는 시스템 리셋 신호 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 2 리셋 신호가 발생되는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2를 참조하면, 본 발명의 제 1 실시예에 따른 접점 개폐 장치의 제어 회로(200)는 단계별 테스트 결과 합성부(220) 및 개폐 신호 제어부(260)를 구비하는 것을 특징으로 한다.

단계별 테스트 결과 합성부(220)는 소정의 제 1 리셋 신호(RST1)에 응답하여리셋 되고 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3, ~, PDn)을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호(CHTRS)를 발생한다.

좀더 상세히 설명하면, 단계별 테스트 결과 합성부(220)는 제 1 리셋 신호(RST1)에 응답하여 리셋 되고, 제 1 내지 제 n 핀 데이터 신호(PD1, PD2, PD3 ~ PDn)들을 수신하여 저장하고 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)을 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)로서 발생하는 핀 데이터 저장부(230), 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)를 수신하여 칩 테스트 결과 신호(CHTRS)를 발생하는 핀 데이터 합성부(240) 및 제 1 리셋 신호(RST1)에 응답하여 리셋 되고, 칩 테스트 결과 신호(CHTRS)를 수신하여 반도체 칩에 대한 테스트 결과를 저장하는 일시 저장부(250)를 구비하는 것을 특징으로 한다.

핀 데이터 저장부(230) 제 1 리셋 신호(RST1)에 응답하여 리셋 되고, 반도체 칩의 각각의 핀에 대한 테스트 결과를 저장하고 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)를 발생하는 제 1 내지 제 n 플립 플랍들(FF1, FF2, FF3 ~ FFn)을 구비한다. 일시 저장부(250)는 플립 플랍이다. 또한 핀 데이터 합성부(240)는 논리합 수단일 수 있다.

핀 데이터 저장부(230)는 제 1 내지 제 n 플립 플랍들(FF1, FF2, FF3 ~ FFn)에 저장된 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~PDn)반도체 칩의 각각의 핀에 대한 테스트 결과를 외부에서 읽어낼 수 있는 제 1 버스(RBUS1)를 더 구비하고, 일시 저장부(250)는 저장된 칩 테스트 결과 신호(CHTRS)를 외부에서 읽어낼 수 있는 제 2 버스(RBUS2)를 더 구비할 수 있다.

바람직하기로는, 제 1 리셋 신호(RST1)는 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생된다. 또한 단계별 테스트 결과 합성부(220)는 시스템 리셋 신호(SYSRST) 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호(SEQRST)를 수신하고 두 신호들 중 하나의 신호만이라도 발생되면 제 1 리셋 신호(RST1)를 발생하는 제 1 리셋 합성부(285)를 더 구비한다. 제 1 리셋 합성부(285)는 논리합 수단일 수 있다.

개폐 신호 제어부(260)는 소정의 제 2 리셋 신호(RST2)에 응답하여 리셋 되고 칩 테스트 결과 신호(CHTRS)를 수신하여 저장하고 접점 개폐 장치(RL)의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터(RLDATA)를 수신하여 접점 개폐 장치(RL)의 접점 개폐를 제어하는 접점 개폐 제어 신호(RSCT)를 발생한다.

좀더 상세히 설명하면, 개폐 신호 제어부(260)는 제 2 리셋 신호(RST2)에 응답하여 리셋 되고, 칩 테스트 결과 신호(CHTRS)를 수신하여 저장하고 소정의 제어 신호(CTRS)를 발생하는 누적 결과 저장부(280) 및 제어 신호(CTRS)에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭(ICLK)에 응답하여 접점 개폐 데이터(RLDATA)를 수신하여 접점 개폐 제어 신호(RLCT)를 발생하는 접점 개폐 제어 신호 발생부(280)를 구비한다.

누적 결과 저장부(270) 및 접점 개폐 제어 신호 발생부(280)는 플립 플랍일 수 있다. 또한 누적 결과 저장부(270)는 저장된 칩 테스트 결과 신호(CHTRS)를 외부에서 읽어낼 수 있는 제 3 버스(RBUS3)를 더 구비한다.

제 2 리셋 신호(RST2)는 반도체 칩의 테스트가 모두 종료되면 발생되는 것을 특징으로 한다. 또한 개폐 신호 제어부(260)는 시스템 리셋 신호(SYSRST) 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호(ENDRST)를 수신하고 두 신호들 중 하나의 신호만이라도 발생되면 제 2 리셋 신호(RST2)를 발생하는 제 2 리셋 합성부(290)를 더 구비한다. 여기서 제 2 리셋 합성부(290)는 논리합 수단일 수 있다.

이하 도 2를 참고하여 본 발명의 제 1 실시예에 따른 접점 개폐 장치의 제어 회로의 동작이 상세히 설명된다.

본 발명의 접점 개폐 장치의 제어 회로(200)의 동작을 설명하기 위해서 먼저 제어 회로(200)로 인가되는 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)의 발생에 대하여 살펴본다. 디유티 보드(210)에는 n 개의 핀을 가지는 반도체 칩이 장착되어 있다. 테스트 신호를 수신하여 각각의 핀들을 테스트한 제 1 내지 제 n 핀 신호들(PS1, PS2, PS3 ~ PSn)이 발생되어 대응되는 비교부들(CP1, CP2, CP3 ~CPn)로 인가된다. 비교부들(CP1, CP2, CP3 ~CPn)은 비교기를 구비하며, 반도체 칩의 각 핀이 정상적인 경우의 테스트 데이터를 가지고 있다. 비교부들(CP1, CP2, CP3 ~CPn)은 제 1 내지 제 n 핀 신호들(PS1, PS2, PS3 ~ PSn)을 수신하고 반도체 칩의 각 핀이 정상적인 경우의 테스트 데이터와 비교하여 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)을 발생한다. 따라서 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)은 디유티 보드(210)에 장착된 반도체 칩의 각각의핀에 대한 테스트 결과를 나타낸다.

본 발명의 제 1 실시예에 따른 접점 개폐 장치의 제어 회로(200)는 위와 같은 과정에 의해서 발생된 제1 내지 제 n 피 데이터 신호들(PD1, PD2, PD3 ~ PDn)에 응답하여 접점 개폐 장치(RL)를 연결하거나 끊는 접점 개폐 제어 신호(RLCT)를 발생하는 회로이다.

단계별 테스트 결과 합성부(220)는 소정의 제 1 리셋 신호(RST1)에 응답하여 리셋 되고 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호(CHTRS)를 발생한다.

좀더 상세히 설명하면, 단계별 테스트 결과 합성부(220)는 핀 데이터 저장부(230), 핀 데이터 합성부(240) 및 일시 저장부(250)를 구비한다.

핀 데이터 저장부(230)는 제 1 리셋 신호(RST1)에 응답하여 리셋 되고, 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)을 수신하여 저장하고 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)을 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)로서 발생한다. 이러한 동작을 위하여 핀 데이터 저장부(230)는 제 1 내지 제 n 플립 플랍들(FF1, FF2, FF3, ~ FF4)을 구비한다.

제 1 내지 제 n 플립 플랍들(FF1, FF2, FF3, ~ FF4)은 저장된 제1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)을 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)로서 발생한다. 결국, 제 1 내지 제 n 핀 테스트 결과 신호들(PTRS1, PTRS2, PTRS3 ~ PTRSn)은 디유티 보드(210)에 장착된 반도체 칩의 각각의 핀들에 결함이 존재하는지에 관한 정보를 가진다. 반도체 칩의 제 1 핀을 테스트 한 결과는 제 1 핀 테스트 결과신호(PTRS1)에 나타나고, 제 2 핀을 테스트한 결과는 제 2 핀 테스트 결과신호(PTRS2)에 나타난다. 마찬가지로 제 n 핀을 테스트한 결과는 제 n 핀 테스트 결과 신호(PTRSn)에 나타난다. 제 1 내지 제 n 핀 테스트 결과신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)가 로우 레벨일 경우에는 반도체 칩의 핀들에 결함이 없는 것을 나타내고, 하이 레벨일 경우에는 반도체 칩의 핀들에 결함이 있는 것을 나타낸다. 그러나 회로를 달리 구성한다면, 제 1 내지 제 n 핀 테스트 결과신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)가 로우 레벨일 경우에는 반도체 칩의 핀들에 결함이 있는 것을 나타내고, 하이 레벨일 경우에는 반도체 칩의 핀들에 결함이 없는 것을 나타낼 수도 있다. 이하에서는 설명의 편의를 위하여 제 1 내지 제 n 핀 테스트 결과신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)가 로우 레벨일 경우에는 반도체 칩의 핀들에 결함이 없는 것을 나타내고, 하이 레벨일 경우에는 반도체 칩의 핀들에 결함이 있는 것을 나타내는 경우에 대하여 설명한다.

핀 데이터 합성부(240)는 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)를 수신하여 칩 테스트 결과 신호(CHTRS)를 발생한다. 핀 데이터 합성부(240)는 논리합 수단일 수 있으며, 제 1 내지 제 n 핀 테스트 결과 신호들(PTRS1, PTRS2, PTRS3 ~ PTRSn)중 하나라도 논리 하이 레벨이라면, 즉, 디유티 보드(210)에 장착된 반도체 칩의 핀들중 하나의 핀에라도 결함이 존재한다면 칩 테스트 결과 신호(CHTRS)는 하이 레벨로 발생된다. 따라서 칩 테스트 결과 신호(CHTRS)의 논리 레벨에 의하여 디유티 보드(210)에 장착된 반도체 칩에 결함이존재하는지 여부를 알 수 있다. 핀 테스트 결과 신호들(PTRS1, PTRS2, PTRS3 ~ PTRSn)의 논리 레벨이 로우 일 때 반도체 칩의 핀에 결함이 존재하는 것으로 설정한다면 데이터 합성부(240)를 논리곱 수단으로 구성할 수 있음은 당연하다.

일시 저장부(250)는 제 1 리셋 신호(RST1)에 응답하여 리셋 되고, 칩 테스트 결과 신호(CHTRS)를 수신하여 저장한다. 이러한 기능을 하는 일시 저장부(250)는 플립 플랍 일 수 있다.

제 1 리셋 신호(RST1)는 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생된다. 따라서 핀 데이터 저장부(230) 및 일시 저장부(240)는 하나의 테스트 항목에 대하여 테스트된 결과가 일시적으로 저장된 후에 다음 테스트 항목을 가지고 반도체 칩을 테스트 할 경우에는 제 1 리셋 신호(RST1)에 의하여 저장된 내용이 리셋된다.

제 1 리셋 신호(RST1)를 발생하기 위하여 단계별 테스트 결과 합성부(220)는 시스템 리셋 신호(SYSRST) 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호(SEQRST)를 수신하고, 두 신호들 중 하나의 신호만이라도 발생되면 제 1 리셋 신호(RST1)를 발생하는 제 1 리셋 합성부(285)를 더 구비할 수 있다. 제 1 리셋 합성부(285)는 논리합 수단일 수 있다. 따라서 시스템 리셋 신호(SYSRST)나 연속 리셋 신호(SEQRST)중 하나라도 하이 레벨로 발생되면 제 1 리셋 신호(RST1)가 발생된다. 그러나 시스템 리셋 신호(SYSRST)나 연속 리셋 신호(SEQRST)의 논리 레벨을 반대로 하여 제 1 리셋 합성부(285)를 논리곱 수단으로 할 수 있음은 당연하다.

개폐 신호 제어부(260)는 소정의 제 2 리셋 신호(RST2)에 응답하여 리셋 되고 칩 테스트 결과 신호(CHTRS)를 수신하여 저장하고 접점 개폐 장치(RL)의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터(RLDATA)를 수신하여 접점 개폐 장치(RL)의 접점 개폐를 제어하는 접점 개폐 제어 신호(RLCT)를 발생한다.

좀더 설명하면, 개폐 신호 제어부(260)는 누적 결과 저장부(270) 및 접점 개폐 제어 신호 발생부(280)를 구비한다. 누적 결과 저장부(270)는 제 2 리셋 신호(RST2)에 응답하여 리셋 되고, 칩 테스트 결과 신호(CHTRS)를 수신하여 저장하고 소정의 제어 신호(CTRS)를 발생한다. 이와 같은 기능을 하는 누적 결과 저장부(270)는 플립 플랍일 수 있다.

제 2 리셋 신호(RST2)는 반도체 칩의 테스트가 모두 종료되면 발생되는 것을 특징으로 하므로 누적 결과 저장부(270)에는 모든 테스트 항목을 가지고 반도체 칩을 테스트하여 발생된 칩 테스트 결과 신호(CHTRS)가 저장된다. 그리고 칩 테스트 결과 신호(CHTRS)를 저장함과 동시에 칩 테스트 결과 신호(CHTRS)에 대응하는 제어 신호(CTRS)를 발생하여 접점 개폐 제어 신호 발생부(280)로 인가한다. 제어 신호(CTRS)는 칩 테스트 결과 신호(CHTRS)가 반도체 칩에 결함이 존재한다는 것을 의미하는 하이 레벨로 발생되면 접점 개폐 제어 신호 발생부(280)를 리셋 시킨다. 그러나 칩 테스트 결과 신호(CHTRS)와 제어 신호(CTRS)의 논리 레벨의 대응관계는 앞의 경우와 반대로 될 수도 있음은 당연하다.

접점 개폐 제어 신호 발생부(280)는 제어 신호(CTRS)에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭(ICLK)에 응답하여 접점 개폐 데이터(RLDATA)를 수신하여접점 개폐 제어 신호(RLCT)를 발생한다. 이와 같은 기능을 하는 접점 개폐 제어 신호 발생부(280)는 플립 플랍일 수 있다. 접점 개폐 데이터(RLDATA)는 접점 개폐 장치(RL)를 연결시켜주거나 끊어주는 역할을 한다. 만일 접점 개폐 장치가 복수 개라면 접점 개폐 데이터(RLDATA)에 의하여 복수개의 접점 개폐 장치를 선택적으로 연결하거나 끊을 수 있다. 여기서 접점 개폐 장치(RL)는 스위치나 릴레이등의 스위칭 소자들을 의미한다. 접점 개폐 제어 신호 발생부(280)는 내부 클럭(ICLK)에 응답하여 접점 개폐 데이터(RLDATA)를 수신하여 접점 개폐 장치(RL)를 연결한 후, 제어 신호(CTRS)에 응답하여 접점 개폐 제어 신호(RLCT)를 발생한다. 제어 신호(CTRS)가 하이 레벨로 인가되면 접점 개폐 제어 신호(RLCT)는 접점 개폐 장치(RL)의 접점을 끊고, 제어 신호(CTRS)가 로우 레벨로 인가되면 접점 개폐 제어 신호(RLCT)는 접점 개폐 장치(RL)의 접점의 연결을 계속 유지한다. 이러한 제어 신호(CTRS)와 접점 개폐 제어 신호(RLCT)의 논리 관계는 앞의 경우와 반대로 될 수도 있음은 당연하다.

접점 개폐 제어 신호(RLCT)에 의하여 접점 개폐 장치(RL)의 접점이 끊어지면, 반도체 칩에 대한 테스트는 더 이상 진행되지 않는다.

제 2 리셋 신호(RST2)를 발생하기 위하여 개폐 신호 제어부(260)는 시스템 리셋 신호(SYSRST) 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호(ENDRST)를 수신하고 두 신호들 중 하나의 신호만이라도 발생되면 제 2 리셋 신호(RST2)를 발생하는 제 2 리셋 합성부(290)를 더 구비할 수 있다. 제 2 리셋 합성부(290)는 논리합 수단일 수 있다. 따라서 시스템 리셋 신호(SYSRST)나 종료 리셋 신호(ENDRST)중 하나라도 하이 레벨로 발생되면 제 2 리셋 신호(RST2)가 발생된다.그러나 시스템 리셋 신호(SYSRST)나 종료 리셋 신호(ENDRST)의 논리 레벨을 반대로 하여 제 2 리셋 합성부(290)를 논리곱 수단으로 할 수 있음은 당연하다.

단계별 테스트 결과 합성부(220)의 핀 데이터 저장부(230)는 제 1 내지 제 n 플립 플랍들(FF1, FF2, FF3, ~,FFn)에 저장된 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)을 외부에서 읽어낼 수 있는 제 1 버스(RBUS1)를 더 구비하고, 일시 저장부(250)는 저장된 칩 테스트 결과 신호(CHTRS)를 외부에서 읽어낼 수 있는 제 2 버스(RBUS2)를 더 구비할 수 있다. 제 1 버스(RBUS1) 및 제 2 버스(RBUS2)를 통하여 매 테스트 항목마다 반도체 칩의 핀들에 대한 테스트 결과를 외부로 읽어 낼 수 있다.

또한 데이터 누적 결과 저장부(260)의 누적 결과 저장부(270)는 저장된 칩 테스트 결과 신호(CHTRS)를 외부에서 읽어낼 수 있는 제 3 버스(RBUS3)를 더 구비할 수 있다. 모든 테스트 항목에 대하여 테스트가 종료된 후 누적 결과 저장부(270)에는 반도체 칩에 결함이 존재하는지 존재하지 않는 지의 정보를 가지는 칩 테스트 결과 신호(CHTRS)가 누적되며 제 3 버스(RBUS3)를 이용하여 필요한 경우 누적된 칩 테스트 결과 신호(CHTRS)를 외부로 읽어낼 수 있는 것이다.

다시 한번 설명하면, 핀 데이터 저장부(230)에는 반도체 칩의 각각의 핀들에 대한 테스트 결과인 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)이 저장되며 제 1 리셋 신호(RST1)가 발생되면 제거된다. 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)은 핀 데이터 합성부(240)에 의하여 칩 테스트 결과 신호(CHTRS)로서 발생되며, 칩 테스트 결과 신호(CHTRS)는 반도체 칩에 결함이 존재하는지 존재하지 않는 지에 대한 정보를 가지며 일시 저장부(250)에 저장된다. 핀 데이터 저장부(230)와 일시 저장부(250)는 테스트 항목이 바뀔 때마다 제 1 리셋 신호(RST1)에 의하여 리셋 되므로 하나의 테스트 항목에 대한 테스트 결과만이 저장된다. 복수개의 테스트 항목을 가지고 반도체 칩을 테스트한 결과는 누적 결과 저장부(270)에 저장되며, 누적 결과 저장부(270)는 저장되는 칩 테스트 결과 신호(CHTRS)에 응답하여 제어 신호(CTRS)를 발생한다. 제어 신호(CTRS)는 접점 개폐 제어 신호 발생부(280)를 리셋 시켜 접점 개폐 장치(RL)의 연결을 끊는다. 이러한 접점 개폐 장치의 제어 회로(200)에 의하여, 반도체 칩을 테스트한 테스트 결과에 직접 응답하여 접점 개폐 장치의 접점의 개폐가 가능해질 수 있다.

도 3을 참조하면 본 발명의 제 2 실시예에 따른 테스트 시스템은, 컨트롤러(310), 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~RLm), 제 1 내지 제 m 테스트 보드부(320, 330, 340, 350), 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390) 및 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)를 구비하는 것을 특징으로 한다.

컨트롤러(310)는 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호(TESTS)를 발생하며, 테스트의 시작 및 종료를 제어한다.

제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~RLm)는 소정의 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~RLCTm)에 응답하여 테스트신호(TESTS)를 반도체 칩들이 장착되는 제 1 내지 제 m 테스트 보드부들(320, 330, 340, 350)로 전달하거나 차단한다.

제 1 내지 제 m 테스트 보드부(320, 330, 340, 350)는 상기 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~RLm)로부터 전달되는 테스트 신호(TESTS)를 수신하여 장착된 상기 반도체 칩들을 테스트하고 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)를 발생한다.

좀더 설명하면, 제 1 내지 제 m 테스트 보드부(320, 330, 340, 350)는 테스트 신호(TESTS)를 수신하여 장착된 반도체 칩들을 테스트하고 각각 제 1 내지 제 n 핀 신호들(PS1, PS2, PS3 ~ PSn)을 구비하는 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3 ~ DUTSm)을 발생하는 제 1 내지 제 m 디유티(DUT : Device Under Test)보드들(DUT1, DUT2, DUT3 ~ DUTm) 및 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3 ~ DUTSm)을 수신하고, 반도체 칩의 핀들의 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3, ~ PDn)을 각각 구비하는 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)을 발생하는 제 1 내지 제 n 비교부들(325, 335, 345, 355)을 구비한다.

제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)는 소정의 제 1 리셋 신호(RST1)에 응답하고 제 1 내지 제 m 테스트 결과 신호(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)를 수신하여 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호(CHTRS1, CHTRS2, CHTRS3 ~ CHTRSm)를 발생한다.

도 2를 참조하여 좀더 설명하면, 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)는 각각, 제 1 리셋 신호(RST1)에 응답하여 리셋 되고, 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3, ~ PDn)을 수신하여 저장하고 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3, ~ PDn)을 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3, ~ PTRSn)로서 발생하는 핀 데이터 저장부(230), 제 1 내지 제 n 핀 테스트 결과 신호들(PTRS1, PTRS2, PTRS3, ~ PTRSn)을 수신하여 칩 테스트 결과 신호(CHTRS)를 발생하는 핀 데이터 합성부(240) 및 제 1 리셋 신호(RST1)에 응답하여 리셋 되고, 칩 테스트 결과 신호(CHTRS)를 수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 일시 저장부(250)를 구비하는 것을 특징으로 한다. 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)는 본 발명의 제 1 실시예의 단계별 테스트 결과 합성부(220)와 동일한 구성을 가지며 동일한 기능을 한다.

제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)는 소정의 제 2 리셋 신호(RST2)에 응답하여 제 1 내지 제 m 칩 테스트 결과 신호(CHTRS1, CHTRS2, CHTRS3 ~ CHTRSm)를 수신하여 저장하고 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점의 개폐에 관한 정보를 가지는 제 1 내지 제 m 접점 개폐 데이터(RLDATA1, RLDATA2, RLDATA3 ~ RLDATAm)를 수신하여 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점 개폐를 제어하는 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)를 발생한다.

도 2를 참조하여 좀더 설명하면, 제 1 내지 제 m 개폐 신호 제어부(365,375, 385, 395)는 각각, 제 2 리셋 신호(RST2)에 응답하여 리셋 되고, 대응하는 칩 테스트 결과 신호(CHTRS)를 수신하여 저장하고 소정의 제어 신호(CTRS)를 발생하는 누적 결과 저장부(270) 및 제어 신호(CTRS)에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭(ICLK)에 응답하여 접점 개폐 데이터를(RLDATA) 수신하여 대응하는 접점 개폐 제어 신호(RLCT)를 발생하는 접점 개폐 제어 신호 발생부(280)를 구비하는 것을 특징으로 한다. 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)는 본 발명의 제 1 실시예의 개폐 신호 제어부(260)와 동일한 구성을 가지며 동일한 기능을 한다.

이하, 도 3을 참고하여 본 발명의 제 2 실시예에 따른 테스트 시스템의 동작이 상세히 설명된다.

컨트롤러(310)는 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호(TESTS)를 발생하며, 테스트의 시작 및 종료를 제어한다. 테스트 신호(TESTS)는 하나의 테스트 항목에 관한 정보만을 가질 수도 있고, 또는 수십에서 수백 개의 테스트 항목에 관한 정보를 가질 수도 있다. 컨트롤러(310)는 테스트 신호(TESTS)를 복수개의 반도체 칩들로 인가하기 위한 분배기(미도시) 및 복수개의 드라이버들(미도시)을 구비한다.

컨트롤러(310)에서 발생된 테스트 신호(TESTS)는 제 1 내지 제 m 접점 개폐 장치들(RL1, RL2, RL3, ~ RLm)을 통하여 제 1 내지 제 m 테스트 보드부들(320, 330, 340, 350)로 인가된다. 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3, ~ RLm)는 테스트를 하기 위한 초기 단계에서는 접점들이 연결되어 있다. 여기서 접점개폐 장치들은 스위칭 역할을 하는 릴레이나 스위치들일 수 있다.

제 1 내지 제 m 테스트 보드부들(320, 330, 340, 350)은 각각 대응하는 제 1 내지 제 m 디유티 보드들(DUT1, DUT2, DUT3, ~ ,DUTm)과 제 1 내지 제 m 비교부들 (325, 335, 345, 355)을 구비한다.

제 1 내지 제 m 디유티 보드들(DUT1, DUT2, DUT3, ~ ,DUTm)은 각각 반도체 칩을 장착하고 테스트 신호(TESTS)를 수신하여 반도체 칩의 테스트를 수행한 후 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)을 발생한다.

반도체 칩에는 복수개의 핀들이 존재하므로, 핀의 수가 n 이라고 한다면, 각각의 디유티 신호(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)는 복수개의 핀들을 각각 테스트한 n 비트의 신호가 된다. 즉, 디유티 신호(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)의 각각은 도 2의 접점 개폐 장치의 제어 회로(200)의 제 1 내지 제 n 핀 신호들((PS1, PS2, PS3 ~ PSn)을 구비한다.

제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)은 각각 대응하는 제 1 내지 제 m 비교부들(325, 335, 345, 355)로 인가되고 제 1 내지 제 m 비교부들(325, 335, 345, 355)은 반도체 칩의 복수개의 핀들이 정상인지 아닌지를 판단한다. 제 1 내지 제 m 비교부들(325, 335, 345, 355)은 각각 n 개의 비교기들(미도시)을 구비한다. 제 1 내지 제 m 비교부들(325, 335, 345, 355)에는 정상적인 반도체 칩들의 핀들을 테스트한 경우의 테스트 결과를 나타내는 정상 데이터가 저장되어 있다. 즉, 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3, ~ DUTSm)은 정상 데이터와 비교된다. 정상 데이터와 비교된 제 1 내지 제 m 디유티신호들(DUTS1, DUTS2, DUTS3, ~ ,DUTSm)은 반도체 칩들이 정상인지 결함인지에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)로서 발생되어 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)로 인가된다. 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)은 각각 도 2의 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3, ~, PDn)을 구비한다.

도 1의 종래의 테스트 시스템(100)은 제 1 내지 제 m 테스트 보드부(120, 130, 140, 150)에서 발생되는 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)을 저장부(160)로 인가하고, 저장부(160)는 저장된 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)을 저장 테스트 결과 신호(CTSTRS)로서 순차적으로 컨트롤러(110)로 인가한다. 컨트롤러(110)는 저장 테스트 결과 신호(CTSTRS)를 분석하여 제 1 내지 제 m 접점 개폐 장치들(RL1, RL2, RL3, ~ RLm)을 제어하는 제 1 내지 제 m 접점 개폐 제어 신호들(RLCT1, RLCT2, RLCT3 ~ RLCTm)을 발생하여 제 1 내지 제 m 접점 개폐 장치들(RL1, RL2, RL3, ~ RLm)의 접점을 개폐한다.

그러나 도 3의 본 발명의 제 2 실시예에 따른 테스트 시스템(300)은 반도체 칩들이 정상인지 결함인지에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)이 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)로 인가된다.

제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)의 각각의내부 구성 및 동작은 도 2의 단계별 테스트 결과 합성부(220)와 동일하다. 따라서 상세한 설명은 생략한다. 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)는 제 1 내지 제 m 칩 테스트 결과 신호들(CHTRS1, CHTRS2, CHTRS3, ~, CHTRSm)을 발생하여 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)로 인가한다. 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)의 각각의 내부 구성 및 동작은 도 2의 개폐 신호 제어부(260)와 동일하다. 따라서 상세한 설명은 생략된다. 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)는 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)를 발생하여 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점을 연결하거나 끊는다.

제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)에 대응되는 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점이 끊어지면, 접점이 끊어진 접점 개폐 장치와 연결된 테스트 보드부의 반도체 칩은 컨트롤러(310)로부터 더 이상 테스트 신호(TESTS)를 수신할 수 없으므로 테스트가 진행되지 않는다. 따라서 컨트롤러(310)는 테스트 결과 신호(TSTRS)를 분석하여 결함의 존재 여부를 판단하는 동작을 할 필요가 없으며, 단지 프로그램 된 테스트 항목들만을 계속하여 테스트 신호(TESTS)로서 발생하면 된다.

다시 말하면, 종래에는 결함이 존재하는 반도체 칩에 대해서도 컨트롤러까지 테스트 결과를 전송하고 그 테스트 결과를 분석하여 양품인지 불량품인지를 판단하여, 불량품일 경우 접점 개폐 장치를 제어하는 접점 개폐 제어 신호를 발생한다. 따라서 반도체 칩 한 개를 테스트하여 결과를 얻는데 일정한 시간이 필요하며, 테스트 시스템의 경우 여러 개의 반도체 칩들을 한번에 테스트하므로 많은 시간 지연이 발생된다.

그러나 도 3의 테스트 시스템(300)은 수십 내지 수백개의 테스트 항목에 대한 테스트가 완료되면, 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)이 컨트롤러(310)가 아닌 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390) 및 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)로 인가되어 지연 시간 없이 바로 접점을 제어할 수 있는 장점이 있다. 또한 테스트 중이라도 제 1 버스, 제 2 버스 내지 제 3 버스를 이용하여 각각의 테스트 항목에 대한 테스트 결과들을 외부에서 읽어낼 수도 있다.

도 4, 도 5 및 도 6을 참조하면, 본 발명의 제 3 실시예에 따른 접점 제어 방법(400)은 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호를 발생하는 단계(410 단계) 및 상기 칩 테스트 결과 신호를 수신하여 저장하고 상기 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터를 수신하여 상기 접점 개폐 장치의 접점 개폐를 제어하는 접점 개폐 제어 신호를 발생하는 단계(420 단계)를 구비한다.

좀더 상세히 설명하면 제 410 단계는 상기 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하는 단계(510 단계), 상기 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호로서 발생하는 단계(520 단계) 상기 제 1 내지 제 n 핀 테스트 결과 신호를 수신하여 상기 반도체 칩에 결함이 존재하는 지에 대한 정보를 가지는 칩 테스트 결과 신호를 발생하는 단계(530 단계) 및 제 1 리셋 신호에 응답하며, 상기 칩 테스트 결과 신호를 수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 단계(540 단계)를 구비한다.

또한 상기 제 420 단계는 제 2 리셋 신호에 응답하며, 상기 칩 테스트 결과 신호를 수신하여 저장하고 소정의 제어 신호를 발생하는 단계(610 단계) 및 상기 제어 신호에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 접점 개폐 데이터를 수신하여 상기 접점 개폐 제어 신호를 발생하는 단계(620 단계)를 구비한다.

이하, 도 2, 도 4, 도 5 및 도 6을 참고하여 본 발명의 제 3 실시예에 따른 접점 제어 방법이 상세히 설명된다.

먼저 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호를 발생한다.(410 단계)

제 410 단계의 동작을 좀 더 상세하게 설명하면, 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)이 수신된다. 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)은 반도체 칩의 각각의 핀을 테스트한 결과에 관한 정보를 가지는신호들이다. 예를 들어, 결함이 존재하는 핀에서 발생되는 핀 데이터 신호는 하이 레벨이고 결함이 존재하지 않는 핀에서 발생되는 핀 데이터 신호는 로우 레벨일 수 있다. 그러나 이와 같은 결함의 존재와 핀 데이터 신호의 논리 관계는 위의 경우와 반대로 될 수도 있음은 물론이다. 다만 설명의 편의를 위하여 이하에서는 결함이 존재하는 핀에서 발생되는 핀 데이터 신호는 하이 레벨인 것으로 한다.

수신된 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)은 도 2의 핀 데이터 저장부(230)에 저장된다.(510 단계) 핀 데이터 저장부(230)는 제 1 리셋 신호(RST1)에 의하여 리셋 된다. 제 1 리셋 신호(RST1)는 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생된다. 따라서 테스트 항목이 바뀔 때마다 핀 데이터 저장부(230)에 저장된 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)은 리셋 되고 다음 테스트 항목에 의하여 테스트된 결과인 새로운 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)이 핀 데이터 저장부(230)에 저장된다. 핀 데이터 저장부(230)에 저장된 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)은 제 1 버스(RBUS1)를 통하여 외부에서 읽어낼 수 있다.

제 1 리셋 신호(RST1)는 시스템 리셋 신호(SYSRST) 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호(SEQRST)들 중 하나의 신호만이라도 발생되면 제 1 리셋 신호(RST1)가 발생된다.

그리고 저장된 제 1 내지 제 n 핀 데이터 신호들(PD1, PD2, PD3 ~ PDn)은 제 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)로서 발생된다.(520 단계)

1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)를 수신하여 반도체 칩에 결함이 존재하는 지에 대한 정보를 가지는 칩 테스트 결과 신호 (CHTRS)를 발생한다.(530 단계) 반도체 칩의 n 개의 핀들 중 하나에라도 결함이 존재하면 결함이 존재하는 핀에 대응되는 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)는 하이 레벨로 발생된다. 그리고 1 내지 제 n 핀 테스트 결과 신호(PTRS1, PTRS2, PTRS3 ~ PTRSn)들이 논리합 되어 칩 테스트 결과 신호 (CHTRS)로서 발생된다. 따라서 반도체 칩의 n 개의 핀들 중 하나에라도 결함이 존재하면 칩 테스트 결과 신호(CHTRS)도 하이 레벨로 발생된다. 즉, 칩 테스트 결과 신호(CHTRS)의 논리 레벨에 의하여 반도체 칩에 결함이 존재하는 지 아닌지를 판단할 수 있다. 만일, 결함이 있는 핀에 대응되는 핀 테스트 결과 신호의 논리 레벨을 로우 레벨로 가정한다면, 핀 테스트 결과 신호들을 논리곱 하여 칩 테스트 결과 신호(CHTRS)로서 발생시키면 된다.

칩 테스트 결과 신호(CHTRS)를 수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 단계(540 단계)를 구비한다. 칩 테스트 결과 신호(CHTRS)는 일시 저장부(250)에 저장되며 제 1 리셋 신호(RST1)에 의하여 리셋 된다.

칩 테스트 결과 신호(CHTRS)를 수신하여 저장하고 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터를 수신하여 상기 접점 개폐 장치의 접점 개폐를 제어하는 접점 개폐 제어 신호를 발생한다.(420 단계)

제 420 단계의 동작을 좀 더 상세하게 설명하면, 제 2 리셋 신호에 응답하며, 칩 테스트 결과 신호(CHTRS)를 수신하여 저장하고 소정의 제어 신호(CTRS)를발생한다.(610 단계)

제어 신호(CTRS)는 후술하는 접점 개폐 제어 신호(RLCT)를 제어하는 신호이다.

칩 테스트 결과 신호(CHTRS)는 누적 결과 저장부(270)에 저장되는데 누적 결과 저장부(270)는 반도체 칩의 테스트가 모두 종료되면 발생되는 제 2 리셋 신호(RST2)에 의하여 리셋 된다. 따라서 누적 결과 저장부(270)에는 수십 내지는 수백개의 테스트 항목에 의하여 반도체 칩을 테스트한 결과를 가지는 칩 테스트 결과 신호(CHTRS)가 저장된다. 제 2 리셋 신호(RST2)는 시스템 리셋 신호(SYSRST) 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호(ENDRST)들 중 하나의 신호만이라도 발생되면 제 2 리셋 신호(RST2)가 발생된다.

제어 신호(CTRS)에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭(ICLK)에 응답하여 접점 개폐 데이터(RLDATA)를 수신하여 접점 개폐 제어 신호(RLCT)를 발생한다.(620 단계)

접점 개폐 데이터(RLDATA)는 접점 개폐 장치(RL)를 연결시켜주거나 끊어주는 역할을 한다. 테스트의 시작과 동시에 접점 개폐 데이터(RLDATA)가 인가되면 접점 개폐 데이터(RLDATA)에 의하여 선택된 접점 개폐 장치(RL)의 접점이 연결된다. 여기서 접점 개폐 장치(RL)는 스위치나 릴레이등의 스위칭 소자들을 의미한다.

반도체 칩에 결함이 존재하여 제어 신호(DTRS)가 하이 레벨로 발생되면 접점 개폐 제어 신호(RLCT)도 소정의 논리 레벨(예컨대 하이 레벨)로 발생되고 접점 개폐 제어 신호(RLCT)에 의하여 대응되는 접점 개폐 장치(RL)의 접점의 연결이 끊어진다. 따라서 반도체 칩의 테스트가 더 이상 진행되지 않는다.

본 발명의 제 3 실시예에 따른 접점 제어 방법(400)은, 반도체 칩의 테스트 결과를 컨트롤러에 의하여 분석하고 결함의 존재 여부를 판단하는 단계를 거치지 아니한다. 그리고 반도체 칩의 테스트 결과에 직접 응답하여 접점 개폐 장치의 접점의 개폐를 제어할 수 있다. 따라서 반도체 칩의 테스트에 드는 시간을 절약할 수 있다.

도 7, 도 8, 도 9 및 도 10을 참조하면, 본 발명의 제 4 실시예에 따른 제 1 내지 제 m 접점 개폐 장치를 구비하는 반도체 칩들의 정상 또는 결함을 판단하는 테스트 시스템의 테스트 방법(700)은 상기 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호를 발생하는 단계(710 단계), 소정의 제 1 내지 제 m 접점 개폐 제어 신호에 응답하여 상기 제 1 내지 제 m 접점 개폐 장치를 통하여 상기 테스트 신호를 제 730 단계로 전달하거나 차단하는 단계(720 단계), 상기 제 720 단계에서 전달되는 상기 테스트 신호를 수신하여 상기 반도체 칩들을 테스트하고 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호를 발생하는 단계(730 단계), 상기 제 1 내지 제 m 테스트 결과 신호를 수신하여상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호를 발생하는 단계(740 단계) 및 상기 제 1 내지 제 m 칩 테스트 결과 신호를 수신하여 저장하고 상기 제 1 내지 제 m 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 제 1 내지 제 m 접점 개폐 데이터를 수신하여 상기 제 1 내지 제 m 접점 개폐 장치의 접점 개폐를 제어하는 상기 제 1 내지 제 m 접점 개폐 제어 신호를 발생하는 단계(750 단계)를 구비한다.

좀더 상세히 설명하면, 제 730 단계는 상기 테스트 신호를 수신하여 상기 반도체 칩들을 테스트하고, 각각 제 1 내지 제 n 핀 신호들을 구비하는 제 1 내지 제 m 디유티 신호들을 발생하는 단계(810 단계) 및 상기 제 1 내지 제 m 디유티 신호들을 수신하고, 상기 반도체의 핀들의 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 각각 구비하는 제 1 내지 제 m 테스트 결과 신호들을 발생하는 단계(820 단계)를 구비한다.

또한 제 740 단계는 상기 제 1 내지 제 m 테스트 결과 신호들을 수신하여 저장하는 단계(910 단계), 상기 제 1 내지 제 m 테스트 결과 신호들을 제 1 내지 제 m 핀 데이터 저장 신호들로서 발생하는 단계(920 단계), 상기 제 1 내지 제 m 핀 데이터 저장 신호들을 수신하여 상기 반도체 칩에 결함이 존재하는 지에 대한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호를 발생하는 단계(930 단계) 및 제 1 리셋 신호에 응답하며, 상기 제 1 내지 제 m 칩 테스트 결과 신호들을 수신하여 일시적으로 저장하는 단계(940 단계)를 구비한다.

제 750 단계는 제2 리셋 신호에 응답하며, 상기 제 1 내지 제 m 칩 테스트결과 신호들을 수신하여 저장하고 소정의 제 1 내지 제 m 제어 신호들을 발생하는 단계(950 단계) 및 상기 제 1 내지 제 m 제어 신호들에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 제 1 내지 제 m 접점 개폐 데이터들을 수신하여 대응하는 상기 제 1 내지 제 m 접점 개폐 제어 신호를 발생하는 단계(960 단계)를 구비한다.

이하, 도 3, 도 7, 도 8, 도 9 및 도 10을 참조하여 본 발명의 제 4 실시예에 따른 테스트 방법이 상세히 설명된다.

먼저 상기 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호(TESTS)를 발생한다.(710 단계) 테스트 신호(TESTS) 컨트롤러(310)에 프로그램 되어 저장되며 수십 내지 수백 개의 테스트 항목들에 대한 정보를 가진다.

소정의 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3, ~ RLCTm)에 응답하여 상기 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3, ~ RLm)를 통하여 테스트 신호 (TESTS)를 제 730 단계로 전달하거나 차단한다.(720 단계)

상기 제 720 단계에서 전달되는 상기 테스트 신호(TESTS)를 수신하여 상기 반도체 칩들을 테스트하고 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호(TSTRS1, TSTRS2, TSTRS3 ~TSTRSm)를 발생한다.(730 단계)

좀더 상세히 설명하면, 제 730 단계는 상기 테스트 신호(TESTS)를 수신하여 상기 반도체 칩들을 테스트하고, 각각 제 1 내지 제 n 핀 신호들을 구비하는 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3 ~ DUTSm)을 발생한다.(810 단계)

하나의 디유티 보드에 장착된 하나의 반도체 칩은 테스트 신호(TESTS)를 수신하여 반도체 칩의 n 개의 핀들을 테스트하고 제 1 내지 제 n 핀 신호들을 발생한다. 제 1 내지 제 n 핀 신호들은 하나의 디유티 신호를 구성한다.

제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3 ~ DUTSm)을 수신하고, 상기 반도체의 핀들의 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 각각 구비하는 제 1 내지 제 m 테스트 결과 신호들을 발생한다.(820 단계) 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3 ~ DUTSm)은 비교부들(325, 335, 345, 355)로 인가된다. 비교부들(325, 335, 345, 355)은 결함이 없는 반도체 칩의 핀들을 테스트 할 경우 발생되는 정상 테스트 결과를 저장하고 있다. 따라서 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3 ~ DUTSm)은 정상 테스트 결과와 비교된다. 비교된 제 1 내지 제 m 디유티 신호들(DUTS1, DUTS2, DUTS3 ~ DUTSm)은 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)로서 발생된다. 따라서 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)은 반도체 칩의 핀들에 결함이 존재하는지에 관한 정보를 가지고 있으며, 결함이 존재하는 경우 소정의 논리 레벨(예를 들어 하이 레벨)로 발생된다. 그러나 결함이 존재하는 경우 로우 레벨로 발생되도록 할 수도 있음은 당연하다.

제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)을 수신하여 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호(CHTRS1, CHTRS2, CHTRS3 ~ CHTRSm)를 발생한다.(740 단계)

제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)은 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390)로 인가된다. 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3 ~ TSTRSm)의 각각은 제 1 내지 제 n 핀 데이터 신호들을 구비하므로, 결국 제 740 단계의 동작은 본 발명의 제 3 실시예의 접점 제어 방법(400)의 제 410 단계와 동일하다. 즉, 제 1 내지 제 n 핀 데이터 신호들로 구성되는 테스트 결과 신호는 반도체 칩의 핀들에 결함이 존재하는지에 관한 정보를 가지고 있으며 단계별 테스트 결과 합성부에 저장되고 반도체 칩에 결함이 존재하는지 여부에 관한 정보를 가지는 칩 테스트 결과 신호로서 발생된다. 제 740 단계의 상세한 동작은 제 410 단계의 동작에서 이미 설명되었으므로 상세한 설명을 생략한다.

제 1 내지 제 m 칩 테스트 결과 신호(CHTRS1, CHTRS2, CHTRS3 ~ CHTRSm)를 수신하여 저장하고 상기 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점의 개폐에 관한 정보를 가지는 제 1 내지 제 m 접점 개폐 데이터를 수신하여 상기 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점 개폐를 제어하는 상기 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)를 발생하는 단계(750 단계)를 구비한다.

제 1 내지 제 m 칩 테스트 결과 신호(CHTRS1, CHTRS2, CHTRS3 ~ CHTRSm)의 논리 레벨에 따라 반도체 칩에 결함이 존재하는지 여부를 판단할 수 있으며 제 1 내지 제 m 칩 테스트 결과 신호(CHTRS1, CHTRS2, CHTRS3 ~ CHTRSm)는 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)에 저장된다. 제 1 내지 제 m 칩 테스트결과 신호(CHTRS1, CHTRS2, CHTRS3 ~ CHTRSm)에 응답하여 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)의 내부에서 제 1 내지 제 m 제어신호가 발생되고, 제 1 내지 제 m 제어 신호에 응답하여 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)가 발생된다. 제 1 내지 제 m 접점 개폐 데이터는 접점 개폐 장치의 접점을 연결하거나 끊어주는 정보를 가지고 있으며 테스트의 시작시 제 1 내지 제 m 접점 개폐 데이터에 의하여 접점들이 연결된다. 제 1 내지 제 m 제어 신호가 반도체 칩에 결함이 존재하는 것을 의미하는 일정한 레벨로 발생되면(예컨대, 하이 레벨) 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)도 소정의 논리 레벨(예컨대 하이 레벨)로 발생되고, 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)에 대응되는 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점이 끊어진다. 따라서 반도체 칩의 테스트가 더 이상 진행되지 않는다. 이러한 제 750 단계의 상세한 동작은 제 420 단계의 동작에서 이미 설명되었으므로 상세한 설명을 생략한다.

본 발명의 제 4 실시예에 따른 테스트 방법(700)에 따르면, 제 1 내지 제 m 접점 개폐 제어 신호(RLCT1, RLCT2, RLCT3 ~ RLCTm)에 대응되는 제 1 내지 제 m 접점 개폐 장치(RL1, RL2, RL3 ~ RLm)의 접점이 끊어지면, 반도체 칩은 컨트롤러 (310)로부터 더 이상 테스트 신호(TESTS)를 수신할 수 없으므로 테스트가 진행되지 않는다.

즉, 종래의 테스트 방법은 결함이 존재하는 반도체 칩에 대해서도 컨트롤러까지 테스트 결과를 전송하고 그 테스트 결과를 분석하여 양품인지 불량품인지를판단하여, 불량품일 경우 접점 개폐 장치를 제어하는 접점 개폐 제어 신호를 발생한다. 따라서 반도체 칩 한 개를 테스트하여 결과를 얻는데 일정한 시간이 필요하며, 테스트 시스템의 경우 여러 개의 반도체 칩들을 한번에 테스트하므로 많은 시간 지연이 발생된다.

그러나 도 7의 테스트 방법(700)은 수십 내지 수백 개의 테스트 항목에 대한 테스트가 완료되면, 제 1 내지 제 m 테스트 결과 신호들(TSTRS1, TSTRS2, TSTRS3, ~ TSTRSm)이 컨트롤러(310)가 아닌 제 1 내지 제 m 단계별 테스트 결과 합성부(360, 370, 380, 390) 및 제 1 내지 제 m 개폐 신호 제어부(365, 375, 385, 395)로 인가되어 지연 시간 없이 바로 접점을 제어할 수 있는 장점이 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 접점 제어 회로와 접점 제어 방법 및 테스트 시스템 및 테스트 방법은 반도체 칩의 테스트 결과를 컨트롤러에서 분석하고 반도체 칩들의 정상 또는 불량을 판단하여 접점 개폐 장치의 접점의 개폐를 제어하는접점 개폐 제어 신호를 발생하지 않고, 테스트 결과에 직접 응답하여 접점 개폐 제어 신호를 발생하므로 반도체 칩을 테스트하는데 걸리는 시간을 감소시킬 수 있는 장점이 있다.

Claims

소정의 제 1 리셋 신호에 응답하여 리셋되고 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호를 발생하는 단계별 테스트 결과 합성부 ; 및

소정의 제 2 리셋 신호에 응답하여 리셋되고 상기 칩 테스트 결과 신호를 수신하여 저장하고 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터를 수신하여 상기 접점 개폐 장치의 접점 개폐를 제어하는 접점 개폐 제어 신호를 발생하는 개폐 신호 제어부를 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 1항에 있어서, 상기 단계별 테스트 결과 합성부는,

상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호로서 발생하는 핀 데이터 저장부 ;

상기 제 1 내지 제 n 핀 테스트 결과 신호를 수신하여 칩 테스트 결과 신호를 발생하는 핀 데이터 합성부 ; 및

상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 일시 저장부를 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 2항에 있어서, 상기 핀 데이터 저장부는,

상기 제 1 리셋 신호에 응답하여 리셋되고, 반도체 칩의 각각의 핀에 대한 테스트 결과를 저장하고 상기 제 1 내지 제 n 핀 테스트 결과 신호를 발생하는 제 1 내지 제 n 플립 플랍들을 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 2항에 있어서, 상기 핀 데이터 합성부는,

논리합 수단인 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 2항에 있어서, 상기 일시 저장부는,

상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 저장하는 플립 플랍인 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 2 항에 있어서, 상기 핀 데이터 저장부는,

상기 제 1 내지 제 n 플립 플랍들에 저장된 상기 제 1 내지 제 n 핀 데이터신호들을 외부에서 읽어낼 수 있는 제 1 버스를 더 구비하고,

상기 일시 저장부는,

저장된 상기 칩 테스트 결과 신호를 외부에서 읽어낼 수 있는 제 2 버스를 더 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 1항에 있어서, 상기 개폐 신호 제어부는,

상기 제 2 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 저장하고 소정의 제어 신호를 발생하는 누적 결과 저장부 ; 및

상기 제어 신호에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 접점 개폐 데이터를 수신하여 상기 접점 개폐 제어 신호를 발생하는 접점 개폐 제어 신호 발생부를 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 7항에 있어서, 상기 누적 결과 저장부 및 상기 접점 개폐 제어 신호 발생부는,

플립 플랍인 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 7항에 있어서, 상기 누적 결과 저장부는,

저장된 상기 칩 테스트 결과 신호를 외부에서 읽어낼 수 있는 제 3 버스를 더 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 1항에 있어서, 상기 단계별 테스트 결과 합성부는,

시스템 리셋 신호 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호를 수신하고 상기 두 신호들중 하나의 신호만이라도 발생되면 상기 제 1 리셋 신호를 발생하는 제 1 리셋 합성부를 더 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 1항에 있어서, 상기 개폐 신호 제어부는,

시스템 리셋 신호 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호를 수신하고 상기 두 신호들중 하나의 신호만이라도 발생되면 상기 제 2 리셋 신호를 발생하는 제 2 리셋 합성부를 더 구비하는 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
제 10 또는 제 11항에 있어서, 상기 제 1 및 제 2 리셋 합성부는,

논리합 수단인 것을 특징으로 하는 접점 개폐 장치의 제어 회로.
반도체 칩들의 정상 또는 결함을 판단하는 테스트 시스템에 있어서,

상기 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호를 발생하며, 테스트의 시작 및 종료를 제어하는 컨트롤러 ;

소정의 제 1 내지 제 m 접점 개폐 제어 신호에 응답하여 상기 테스트 신호를 상기 반도체 칩들이 장착되는 제 1 내지 제 m 테스트 보드부들로 전달하거나 차단하는 제 1 내지 제 m 접점 개폐 장치 ;

상기 제 1 내지 제 m 접점 개폐 장치로부터 전달되는 상기 테스트 신호를 수신하여 장착된 상기 반도체 칩들을 테스트하고 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호를 발생하는 상기 제 1 내지 제 m 테스트 보드부 ;

소정의 제 1 리셋 신호에 응답하고 상기 제 1 내지 제 m 테스트 결과 신호를 수신하여 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호를 발생하는 제 1 내지 제 m 단계별 테스트 결과 합성부 ; 및

소정의 제 2 리셋 신호에 응답하여 상기 제 1 내지 제 m 칩 테스트 결과 신호를 수신하여 저장하고 상기 제 1 내지 제 m 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 제 1 내지 제 m 접점 개폐 데이터를 수신하여 상기 제 1 내지 제 m 접점 개폐 장치의 접점 개폐를 제어하는 상기 제 1 내지 제 m 접점 개폐 제어 신호를 발생하는 제 1 내지 제 m 개폐 신호 제어부를 구비하는 것을 특징으로 하는 테스트 시스템.
제 13항에 있어서, 상기 제 1 내지 제 m 테스트 보드부는,

상기 테스트 신호를 수신하여 장착된 상기 반도체 칩들을 테스트하고 각각 제 1 내지 제 n 핀 신호들을 구비하는 제 1 내지 제 m 디유티 신호들을 발생하는 제 1 내지 제 m 디유티(DUT : Device Under Test)보드 ; 및

상기 제 1 내지 제 m 디유티 신호들을 수신하고, 상기 반도체의 핀들의 정상또는 결함에 관한 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 각각 구비하는 제 1 내지 제 m 테스트 결과 신호들을 발생하는 제 1 내지 제 n 비교부들을 구비하는 것을 특징으로 하는 테스트 시스템.
제 13항에 있어서, 상기 제 1 내지 제 m 단계별 테스트 결과 합성부는 각각,

상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호로서 발생하는 핀 데이터 저장부 ;

상기 제 1 내지 제 n 핀 테스트 결과 신호들을 수신하여 칩 테스트 결과 신호를 발생하는 핀 데이터 합성부 ; 및

상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 상기 반도체 칩에 대한 테스트 결과를 저장하는 일시 저장부를 구비하는 것을 특징으로 하는 테스트 시스템.
제 15항에 있어서, 상기 핀 데이터 저장부는,

상기 제 1 리셋 신호에 응답하여 리셋되고, 상기 제 1 내지 제 n 핀 데이터 신호들을 저장하고 상기 제 1 내지 제 n 핀 테스트 결과 신호를 발생하는 제 1 내지 제 n 플립 플랍들을 구비하는 것을 특징으로 하는 테스트 시스템.
제 15항에 있어서, 상기 핀 데이터 합성부는,

논리합 수단인 것을 특징으로 하는 테스트 시스템.
제 15항에 있어서, 상기 일시 저장부는,

상기 제 1 리셋 신호에 응답하여 리셋 되고, 상기 칩 테스트 결과 신호를 수신하여 저장하는 플립 플랍인 것을 특징으로 하는 테스트 시스템.
제 15 항에 있어서, 상기 핀 데이터 저장부는,

상기 제 1 내지 제 n 플립 플랍들에 저장된 제 1 내지 제 n 핀 데이터 신호들을 외부에서 읽어낼 수 있는 제 1 버스를 더 구비하고,

상기 일시 저장부는,

저장된 상기 칩 테스트 결과 신호를 외부에서 읽어낼 수 있는 제 2 버스를 더 구비하는 것을 특징으로 하는 것을 특징으로 하는 테스트 시스템.
제 13항에 있어서, 상기 제 1 내지 제 m 개폐 신호 제어부는 각각,

상기 제 2 리셋 신호에 응답하여 리셋 되고, 대응하는 상기 칩 테스트 결과 신호를 수신하여 저장하고 소정의 제 1 제어 신호를 발생하는 누적 결과 저장부 ; 및

상기 제 1 제어 신호에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 접점 개폐 데이터를 수신하여 대응하는 상기 접점 개폐 제어 신호를 발생하는 접점 개폐 제어 신호 발생부를 구비하는 것을 특징으로 하는 테스트 시스템.
제 20항에 있어서, 상기 누적 결과 저장부 및 상기 접점 개폐 제어 신호 발생부는,

플립 플랍인 것을 특징으로 하는 테스트 시스템.
제 13항에 있어서, 상기 제 1 내지 제 m 단계별 테스트 결과 합성부 각각은,

시스템 리셋 신호 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호를 수신하고 상기 두 신호들중 하나의 신호만이라도 발생되면 상기 제 1 리셋 신호를 발생하는 제 1 리셋 합성부를 더 구비하는 것을 특징으로 하는 테스트 시스템.
제 13항에 있어서, 상기 제 1 내지 제 m 개폐 신호 제어부 각각은,

시스템 리셋 신호 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호를 수신하고 상기 두 신호들중 하나의 신호만이라도 발생되면 상기 제 2 리셋 신호를 발생하는 제 2 리셋 합성부를 더 구비하는 것을 특징으로 하는 테스트 시스템.
제 22항 또는 제 23항에 있어서, 상기 제 1 및 제 2 리셋 합성부는,

논리합 수단인 것을 특징으로 하는 테스트 시스템.
접점 개폐 장치의 접점을 개폐하는 접점 제어 방법에 있어서,

(a) 반도체 칩의 각각의 핀에 대한 테스트 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하고 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 칩 테스트 결과 신호를 발생하는 단계 ; 및

(b) 상기 칩 테스트 결과 신호를 수신하여 저장하고 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 접점 개폐 데이터를 수신하여 상기 접점 개폐 장치의 접점 개폐를 제어하는 접점 개폐 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 접점 제어 방법.
제 25항에 있어서, 상기 (a) 단계는,

(a1) 상기 제 1 내지 제 n 핀 데이터 신호들을 수신하여 저장하는 단계 ;

(a2) 상기 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호로서 발생하는 단계 ;

(a3) 상기 제 1 내지 제 n 핀 테스트 결과 신호를 수신하여 상기 반도체 칩에 결함이 존재하는 지에 대한 정보를 가지는 칩 테스트 결과 신호를 발생하는 단계 ; 및

(a4) 상기 칩 테스트 결과 신호를 수신하여 저장하는 단계를 구비하는 것을 특징으로 하는 접점 제어 방법.
제 26항에 있어서, 상기 (a4) 단계는,

제 1 리셋 신호에 의하여 리셋 되며, 상기 제 1 리셋 신호는,

시스템 리셋 신호 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 1 리셋 신호가 발생되는 것을 특징으로 하는 접점 제어 방법.
제 25항에 있어서, 상기 (b) 단계는,

(b1) 상기 칩 테스트 결과 신호를 수신하여 저장하고 소정의 제어 신호를 발생하는 단계 ; 및

(b2) 상기 제어 신호에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 접점 개폐 데이터를 수신하여 상기 접점 개폐 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 접점 제어 방법.
제 28항에 있어서, 상기 (b1) 단계는,

제 2 리셋 신호에 의하여 리셋 되며, 상기 제 2 리셋 신호는,

시스템 리셋 신호 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 2 리셋 신호가 발생되는 것을 특징으로 하는 접점 제어 방법.
제 1 내지 제 m 접점 개폐 장치를 구비하는 반도체 칩들의 정상 또는 결함을판단하는 테스트 시스템의 테스트 방법에 있어서,

(a) 상기 반도체 칩들을 테스트하는 테스트 항목들에 관한 정보를 가지는 테스트 신호를 발생하는 단계 ;

(b) 소정의 제 1 내지 제 m 접점 개폐 제어 신호에 응답하여 상기 제 1 내지 제 m 접점 개폐 장치를 통하여 상기 테스트 신호를 (c) 단계로 전달하거나 차단하는 단계 ;

(c) 상기 (b) 단계에서 전달되는 상기 테스트 신호를 수신하여 상기 반도체 칩들을 테스트하고 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 m 테스트 결과 신호를 발생하는 단계 ;

(d) 상기 제 1 내지 제 m 테스트 결과 신호를 수신하여 상기 반도체 칩의 테스트 결과에 관한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호를 발생하는 단계 ; 및

(e) 상기 제 1 내지 제 m 칩 테스트 결과 신호를 수신하여 저장하고 상기 제 1 내지 제 m 접점 개폐 장치의 접점의 개폐에 관한 정보를 가지는 제 1 내지 제 m 접점 개폐 데이터를 수신하여 상기 제 1 내지 제 m 접점 개폐 장치의 접점 개폐를 제어하는 상기 제 1 내지 제 m 접점 개폐 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
제 30항에 있어서, 상기 (c) 단계는,

(c1) 상기 테스트 신호를 수신하여 상기 반도체 칩들을 테스트하고, 각각 제1 내지 제 n 핀 신호들을 구비하는 제 1 내지 제 m 디유티 신호들을 발생하는 단계 ; 및

(c2) 상기 제 1 내지 제 m 디유티 신호들을 수신하고, 상기 반도체의 핀들의 정상 또는 결함에 관한 정보를 가지는 제 1 내지 제 n 핀 데이터 신호들을 각각 구비하는 제 1 내지 제 m 테스트 결과 신호들을 발생하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
제 30항에 있어서, 상기 (d) 단계는,

(d1) 상기 제 1 내지 제 m 테스트 결과 신호들을 수신하여 저장하는 단계 ;

(d2) 상기 제 1 내지 제 m 테스트 결과 신호들의 각각이 구비하는 제 1 내지 제 n 핀 데이터 신호들을 제 1 내지 제 n 핀 테스트 결과 신호들을 각각 구비하는 제 1 내지 제 m 핀 데이터 저장 신호들로서 발생하는 단계 ;

(d3) 상기 제 1 내지 제 m 핀 데이터 저장 신호들을 수신하여 상기 반도체 칩에 결함이 존재하는 지에 대한 정보를 가지는 제 1 내지 제 m 칩 테스트 결과 신호를 발생하는 단계 ; 및

(d4) 상기 제 1 내지 제 m 칩 테스트 결과 신호들을 수신하여 상기 반도체 칩에 대한 테스트 결과를 일시적으로 저장하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
제 32항에 있어서, 상기 (d4) 단계는,

제 1 리셋 신호에 의하여 리셋 되며, 상기 제 1 리셋 신호는,

시스템 리셋 신호 및 반도체 칩을 테스트하는 테스트 항목이 바뀔 때마다 발생되는 연속 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 1 리셋 신호가 발생되는 것을 특징으로 하는 테스트 방법.
제 30항에 있어서, 상기 (e) 단계는,

(e1) 상기 제 1 내지 제 m 칩 테스트 결과 신호들을 수신하여 저장하고 소정의 제 1 내지 제 m 제어 신호들을 발생하는 단계 ; 및

(e2) 상기 제 1내지 제 m 제어 신호들에 응답하여 셋 또는 리셋 되고 소정의 내부 클럭에 응답하여 상기 제 1 내지 제 m 접점 개폐 데이터들을 수신하여 대응하는 상기 제 1 내지 제 m 접점 개폐 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
제 34항에 있어서,

상기 (e1) 단계는,

제 2 리셋 신호에 의하여 리셋 되며, 상기 제 2 리셋 신호는,

시스템 리셋 신호 및 반도체 칩의 테스트가 모두 종료되면 발생되는 종료 리셋 신호들 중 하나의 신호만이라도 발생되면 상기 제 2 리셋 신호가 발생되는 것을 특징으로 하는 테스트 방법.